JPH08241589A

JPH08241589A - 半導体記憶装置

Info

Publication number: JPH08241589A
Application number: JP7044074A
Authority: JP
Inventors: Shinichi Sato; 眞一佐藤; Tamihiro Ishimura; 民弘石村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-03-03
Filing date: 1995-03-03
Publication date: 1996-09-17
Anticipated expiration: 2016-10-29
Also published as: JP3222345B2

Abstract

(57)【要約】【目的】ワード線のリーク電流による電位低下を検出
する。【構成】例えば、Ｘデコーダの出力ノードＸＤ₁によ
って、ワード線駆動回路がノードＰＷ₁とワード線ＷＬ
₁を選択接続する。ワード線ＷＬ₁は昇圧電源発生回路
３０₁からの電荷を受けて昇圧する。一方、アドレスに
よって選択信号Ｃ1 が活性化され、ノードＰＷ₁と測定
用パッド４１₁が接続される。これによって、選択的に
ワード線ＷＬ₁と測定用パッド４１₁が接続され、ワー
ド線ＷＬ₁の電位が測定用パッド４１₁に伝達される。
測定用パッド４１₁に特性評価装置の探針を当てること
で、昇圧したワード線ＷＬ₁の電位低下が測定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭ等
の半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来のダイナミックＲＡＭ等の半導体記
憶装置は、例えば、複数のワード線及び複数のビット線
の各交点に配置された複数のメモリセルをそれぞれ有す
る複数のメモリセルアレイと、複数の昇圧電源発生回路
と、複数のワード線駆動回路と、制御回路等の他の回路
とで、構成されている。各メモリセルはキャパシタをそ
れぞれ有し、それらのキャパシタが、例えばＮチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）を介し
てビット線にそれぞれ接続されている。その各ＮＭＯＳ
のゲートには、ワード線がそれぞれ接続されている。各
昇圧電源発生回路は、昇圧電位ＶＣＣ＋Ｖtn＋α（ただ
し、ＶＣＣは電源電位、Ｖtnは前記ＮＭＯＳの閾値、α
＞０である）を周期的にそれぞれ発生する回路である。

【０００３】選択した“０”の情報をもつメモリセルに
情報の“１”を書込む場合、アドレスによって選択され
た昇圧電源発生回路は、昇圧ノードに電荷を供給し、そ
の昇圧ノードの電位が昇圧される。この昇圧電位がＸア
ドレスによって選択されたワード線に与えられ、前記Ｎ
ＭＯＳがオンして、ビット線からキャパシタに電荷が流
入する。これによって、ビット線対間に微小電位差ΔＶ
が発生する。電位差ΔＶがセンスラッチ回路で増幅さ
れ、ビット線のレベルは接地電位ＶＳＳに遷移する。そ
の後、ビット線はデータバスから電荷を受取り、このビ
ット線のレベルが“１”の情報を示すＶＣＣとなる。そ
のため、メモリセル内のキャパシタとＮＭＯＳ間のスト
レージノード（記憶ノード）には、ビット線からの電荷
が流れ込み、“１”の情報が書込まれる。ここで、ワー
ド線にリーク電流が発生してそのワード線の電位がＶＣ
Ｃ＋Ｖtnよりも下がってしまうと、ストレージノードに
は“１”の情報の電位ＶＣＣが書込めなくなる。次にス
トレージノードに書込まれた“１”の情報を読出す場
合、十分な微小電圧ΔＶが得られず、センスラッチ回路
が動作しない場合がある。或いは動作をしても、情報が
ラッチされるまでに時間がかかる。そこで、リーク電流
によるワード線の電位低下をリカバリするために、各昇
圧電源発生回路は昇圧動作を周期的に行い、そのワード
線に電荷をそれぞれ供給している。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。図２
は、メモリセルを示す断面図である。このメモリセルで
は、基準電位となるセルプレート１とストレージノード
２との間に、キャパシタ３が形成されている。キャパシ
タ３は、ゲート４に入力されたワード線ＷＬのレベルで
オンまたはオフ状態となるＮＭＯＳを介して、ビット線
ＢＬに接続される構造となっている。即ち、ＮＭＯＳの
ソース５がストレージノードに接続され、ドレイン６が
ビット線ＢＬに接続されている。ワード線ＷＬにリーク
電流が発生し、該リーク電流が昇圧電源発生回路からの
電荷のリカバリ量よりも多いとき、そのワード線ＷＬの
レベルは、電位ＶＣＣ＋Ｖtnよりも低下する。この場
合、キャパシタ３に電源電位ＶＣＣでの電荷蓄積ができ
なくなる。リーク電流には、メモリセルアレイにおける
ワード線ＷＬがセルプレート１やビット線ＢＬと高抵抗
でショートして発生する場合や、ワード線ＷＬが接続さ
れる昇圧電源発生回路等で発生する場合等がある。リー
ク電流が発生した場合、初期段階で不良箇所を冗長回路
或いはスペアセルに置換しなければならないが、従来技
術では各ワード線ＷＬにおける微小なリーク電流による
電圧低下を検出する方法がなかったので、その置換が行
われていなかった。

【０００５】

【課題を解決するための手段】第１の発明は、上記課題
を解決するために、半導体記憶装置において、複数の第
１の信号線と複数の第２の信号線との交点に接続された
複数のメモリセルをそれぞれ有する複数のメモリセルア
レイと、複数のノードのうちの各ノードを介して選択的
に前記各メモリセルアレイ内の第１の信号線に対して第
１の電位よりも高い第２の電位をそれぞれ供給する複数
の電位供給手段と、複数のスイッチ手段と、端子とを備
えている。ここで、前記複数のスイッチ手段は、前記各
ノードにそれぞれ接続され、それらのノードのうちの１
つを選択するものである。また、前記端子は、前記複数
のスイッチ手段に共通接続され、それらのスイッチ手段
の１つを介して前記ノードの１つに接続される構成とな
っている。第２の発明は、半導体記憶装置において、複
数の第１の信号線と複数の第２の信号線との交点に接続
された複数のメモリセルをそれぞれ有する複数のメモリ
セルアレイと、第２の電位を供給する電位供給手段と、
複数の昇圧手段と、複数のスイッチ手段と、端子とを備
えている。ここで、前記電位供給手段及び複数の昇圧手
段は、前記第１の電位を昇圧して第２の電位を生成し、
複数のノードにおける各ノードを介して選択的に前記各
メモリセルアレイ内の第１の信号線に対して該第２の電
位をそれぞれ供給する機能を有している。前記複数のス
イッチ手段は、前記各ノードにそれぞれ接続され、それ
らのノードのうちの１つを選択するものである。また、
前記端子は、前記複数のスイッチ手段に共通接続され、
それらのスイッチ手段の１つを介して前記ノードの１つ
に接続される構成となっている。

【０００６】第３の発明は、第２の発明の電位供給手段
を、制御信号に基づき所定の電位のパルスを発生するパ
ルス信号発生回路と、前記パルスの遷移を受けて昇圧さ
れる前記第２の電位を供給する昇圧回路とで、構成して
いる。第４の発明は、半導体記憶装置において、複数の
第１の信号線と複数の第２の信号線との交点に接続され
た複数のメモリセルをそれぞれ有する複数のメモリセル
アレイと、複数のノードにおける各ノードを介して選択
的に前記各メモリセルアレイ内の第１の信号線に対して
第１の電位よりも高い第２の電位をそれぞれ供給する１
つまたは複数の電位供給手段と、複数の第１のスイッチ
手段と、第２のスイッチ手段と、電位可変手段と、端子
とを備えている。ここで、前記複数の第１のスイッチ手
段は、前記各ノードにそれぞれ接続され、それらのノー
ドのうちの１つを選択するものである。前記第２のスイ
ッチ手段は、制御信号によりオン、オフ動作する構成に
なっている。前記電位可変手段は、前記第１及び第２の
スイッチ手段を介して前記選択された１つのノードの電
位に基づき、前記第１の信号線のリーク電流に対応した
電位を生成する機能を有している。また、前記端子は、
前記電位可変手段で生成された電位を出力するものであ
る。第５の発明は、第１、２、３または第４の発明にお
いて、前記第１の信号線をワード線、前記第２の信号線
をビット線、及び前記第１の電位を電源電位でそれぞれ
構成している。第６の発明は、第１、２、３または第４
の発明の端子を、測定用パッドで構成している。第７の
発明は、第４の発明の端子を、データ出力パッドで構成
している。

【０００７】

【作用】本発明は、以上のように半導体記憶装置を構成
しているので、選択された第１の信号線には、電位供給
手段或いは複数の昇圧手段によって各ノードを介して第
２の電位が与えられる。この選択された第１の信号線に
接続されたノードはスイッチ手段の選択によって端子に
接続されるか、或いは、該選択された第１の信号線に接
続されたノードは、第１のスイッチ手段の選択と第２の
スイッチ手段のオン、オフによって電位可変手段に接続
される。端子に接続された場合、選択された第１の信号
線の電位がその端子に伝達される。また、電位可変手段
に接続された場合、第１の信号線の電位が電位可変手段
に伝達され、その電位に対応した電位が電位可変手段に
よって生成されて端子に与えられる。端子に例えば特性
評価装置の探針を当てることにより、第１の信号線にお
ける電位の低下が測定される。従って、前記課題を解決
できるのである。

【０００８】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す半導体記憶装置の
概略の構成図である。この半導体記憶装置は、複数のメ
モリセルアレイ１０₁〜１０_M（Ｍは整数）を備えてい
る。各メモリセル１０_m（ｍは１からＭまでの整数）
は、ｉ本の第１の信号線であるワード線をそれぞれ有
し、この記憶装置におけるワード線の全本数はＮ（Ｎは
整数）本となっている。図１中の各ワード線ＷＬ_n（ｎ
は１からＮまでの整数）には、ワード線駆動回路２０₁
〜２０_Nがそれぞれ接続されている。各ワード線駆動回
路２０_nはワード線ＷＬ_nを選択駆動する回路であり、
図示しないＸデコーダの出力ノードＸＤ₁〜ＸＤ_Nが、
それぞれ接続されている。また、各ワード線駆動回路２
０_nは、各メモリセルアレイ１０_mに対応して設けられ
た複数の昇圧電源発生回路３０₁〜３０_Mの昇圧ノード
ＰＷ₁〜ＰＷ_Mにそれぞれ接続されている。各昇圧電源
発生回路３０_mはメモリセルアレイ１０_m中の選択され
たワード線ＷＬ_nに対する電位供給手段であり、外部か
ら選択信号Ｂ１〜Ｂ_Mがそれぞれ与えられる構成になっ
ている。各昇圧電源発生回路３０_mは、選択信号Ｂ１〜
Ｂ_Mによって選択され、第１の電位である電源電位ＶＣ
Ｃを昇圧した第２の電位を供給する機能を有している。

【０００９】各昇圧ノードＰＷ_mには、該昇圧ノードＰ
Ｗ_mを選択する複数のスイッチ手段であるＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）４１₁〜
４１_Mのソースがそれぞれ接続されている。各ＰＭＯＳ
４１_mのゲートには、アドレスによって指定される選択
信号Ｃ₁〜Ｃ_Mが、それぞれ入力される構成になってい
る。各ＰＭＯＳ４１_mのドレインは探針用端子である測
定用パッド４２に共通接続されている。測定用パッド４
２はパッシベーション膜等の絶縁膜で被膜されていない
金属薄膜で形成され、該測定用パッド４２がメモリテス
タ等の特性評価装置で探針できる程度の大きさを有して
いる。各ワード線駆動回路２０_nは、ドレイン同士が接
続されたＮＭＯＳ２１とＰＭＯＳ２２をそれぞれ備えて
いる。各ＮＭＯＳ２１のソースが接地電位ＶＳＳにそれ
ぞれ接続され、各ＰＭＯＳ２２のソースがノードＰＷ_m
にそれぞれ接続されている。各ＮＭＯＳ２１とＰＭＯＳ
２２のゲートに出力ノードＸＤ_nがそれぞれ接続され、
それらＮＭＯＳ２１とＰＭＯＳ２２のドレインがワード
線ＷＬ_nにそれぞれ接続されている。各昇圧電源発生回
路３０_mは、電位ＶＣＣと電位ＶＳＳとを周期的に振幅
する信号Ｓ３１_mを発生するパルス信号発生回路（ＯＳ
Ｃ）３１と、昇圧回路（ＣＰ）３２とを、それぞれ備え
ている。その昇圧回路３２に各選択信号Ｂ_mが入力され
る構成になっている。

【００１０】図３は、図１中のメモリセルアレイを示す
回路図である。この図３ではメモリセルアレイ１０₁を
例にとって示しているが、他のメモリセルアレイ１０_m
も同様の構成となっている。メモリセルアレイ１０₁に
は、ワード線ＷＬ１〜ＷＬｉに直交して複数の第２の信
号線のビット線対ＢＬ₁，ＢＬ_1/〜ＢＬ_j，ＢＬ_j/が設
けられ、各ワード線ＷＬ１〜ＷＬｉとビット線対Ｂ
Ｌ₁，ＢＬ_1/〜ＢＬ_j，ＢＬ_j/の交点には、メモリセル
１１がそれぞれ接続されている。各ビット線ＢＬ₁〜Ｂ
Ｌ_j或いはＢＬ_1/〜ＢＬ_j/とセルプレート１との間に
は、キャパシタ１１ａとストレージノード１１ｂとＮＭ
ＯＳ１１ｃとが、直列接続されている。各キャパシタ１
１ａとストレージノード１１ｂとＮＭＯＳ１１ｃの構造
は、図２に示したようになっており、各ＮＭＯＳ１１ｃ
のゲートが、ワード線ＷＬ_nにそれぞれ接続されてい
る。

【００１１】図４は、図１における動作電圧を示す波形
図である。この図４を参照しつつ、図１の半導体記憶装
置の動作を説明する。例として、ワード線ＷＬ₁に接続
されたメモリセル１１の１つに“１”の情報を書込む動
作を説明する。ここでは、ワード線ＷＬ₁にリーク電流
がない場合を想定している。アドレスによって選択され
て選択信号Ｂ₁のレベルが、電位ＶＳＳから電位ＶＣＣ
に変化し、該選択信号Ｂ₁によって昇圧電源発生回路３
０₁が活性化する。昇圧電源発生回路３０₁中の昇圧回
路３２は、昇圧ノードＰＷ₁に電荷を供給するので、そ
の昇圧ノードＰＷ₁のレベルが上昇する。ここで、昇圧
回路３２は、パルス信号発生回路３１からの信号Ｓ３１
の遷移を受けて昇圧した電位ＶＣＣ＋Ｖtn＋α（以下、
この電位をＶＰＷという）を出力する。そのため、昇圧
ノードＰＷ₁のレベルは電位ＶＰＷに遷移する。

【００１２】続いて、Ｘデコーダの出力ノードＸＤ₁が
選択されて、例えば電位ＶＰＷからＶＳＳに遷移する
と、ワード線駆動回路２０₁中のＮＭＯＳ２１がオフ
し、ＰＭＯＳ２２がオンする。これにより、ワード線Ｗ
Ｌ₁が選択され、該ワード線ＷＬ₁のレベルは電位ＶＳ
Ｓから電位ＶＰＷに遷移する。ワード線ＷＬ₁に接続さ
れたメモリセル中の各ＮＭＯＳ１１ｃが、それぞれオン
する。この時点では各ストレージノード１１ｂのレベル
は、初めに保持している情報に応じて、電位ＶＳＳ或い
は電位ＶＣＣをとるので、該ストレージノード１１ｂ
と、レベルが電位ＶＣＣ／２のビット線ＢＬ₁〜ＢＬ_j
或いはビット線ＢＬ_1/〜ＢＬ_j/との間で電荷の移動が行
なわれる。そのため、各ビット線対ＢＬ₁，ＢＬ_1/〜Ｂ
Ｌ_j，ＢＬ_j/に微小電位差ΔＶが発生する。電位差ΔＶ
は図示しないセンスラッチ回路によって増幅され、ビッ
ト線ＢＬ₁〜ＢＬ_jは電位ＶＳＳ或いは電位ＶＣＣに遷
移する。その後、ビット線ＢＬ₁〜ＢＬ_jのうち、選択
されたビット線の例えばＢＬ₁が、データバスから電荷
を受取って、“１”の情報を示す電位ＶＣＣに遷移す
る。よって、選択されたメモリセル１１中のストレージ
ノード１１ｂには電荷が流込み、“１”の情報が書込ま
れる。読出しの場合、書込みの場合と同様にしてワード
線ＷＬ₁が選択される。このワード線ＷＬ₁に接続され
たメモリセル１１において、ビット線対ＢＬ₁，ＢＬ_1/
〜ＢＬ_j，ＢＬ_j/間の微小電位差ΔＶが増幅される。そ
して、ビット線ＢＬ₁〜ＢＬ_jのうちの選択された例え
ばビット線ＢＬ₁の電位がＶＣＣに遷移し、“１”のデ
ータが読出される。

【００１３】図５は、図１のリーク電流補償の動作を示
す波形図である。ワード線ＷＬ_nにリーク電流が発生し
た場合、該ワード線ＷＬ_nとそれに接続された昇圧ノー
ドＰＷ_mの電位は、時間の経過と共に低下する。ワード
線ＷＬ_nに対応する昇圧電源発生回路３０_mは、周期的
にその電位低下を補償する。即ち、パルス信号発生回路
３１が、一定時間毎に電位ＶＳＳと電位ＶＣＣ間を遷移
する信号Ｓ３１を昇圧回路３２に供給する。昇圧回路３
２が、信号Ｓ３１の遷移を受けて、昇圧ノードＰＷ_mを
ＶＰＷに昇圧する。これにより、ワード線ＷＬ_nとそれ
に接続された昇圧ノードＰＷ_mの電位は、周期的にＶＰ
Ｗとなり、図５のように、選択されたストレージノード
１１ｂには、電位ＶＣＣの“１”の情報が書込まれる。

【００１４】図６は、図１におけるリーク電流検出動作
を説明する波形図である。本実施例の半導体記憶装置で
は、測定用パッド４２を有しているので、昇圧電源発生
回路３０_mで補償できないリーク電流が発生した場合
に、それを検出して例えば不良箇所をスペアセル等に置
換することができる。例えば、選択されたワード線ＷＬ
₁にリーク電流が発生していることを検出するために、
アドレスによって指定された選択信号Ｃ₁のレベルが、
電位ＶＰＷから電位ＶＳＳに遷移する。これにより、選
択されたＰＭＯＳ４１₁がオンし、昇圧ノードＰＷ₁が
測定用パッド４２に接続される。測定用パッド４２に特
性評価装置の測定針を当てられる。選択信号Ｂ₁及び出
力ノードＸＤ₁によって、ワード線ＷＬ₁が選択され、
該ワード線ＷＬ₁の電位が立ち上がった後、昇圧ノード
ＰＷ₁（即ち、選択されたワード線ＷＬ_{1 n}）の電圧レ
ベル及び電流値が、その特性評価装置で測定される。メ
モリセルアレイ１０₁中の他のワード線ＷＬ₂，Ｗ
Ｌ₃，…，ＷＬ_iにおけるリーク電流の検出は、出力ノ
ードＸＤ₁の選択をＸＤ₂，ＸＤ₃，…，ＸＤ_iに切替
えて行われる。メモリセルアレイ１０₁以外のメモリセ
ルアレイ１０_mにおけるワード線ＷＬ_nのリーク電流の
検出も、信号Ｂ₁，Ｃ₁の選択を順次切替えることによ
り、同様に行われる。

【００１５】以上のように、本実施例によれば、半導体
記憶装置にスイッチ手段である複数のＰＭＯＳ４１
_mと、測定用パッド４２とを設け、選択信号Ｃ_mに基づ
き各昇圧ノードＰＷ_mを測定用パッド４２にそれぞれ接
続する構成にしている。また、Ｘデコーダの各出力ノー
ドＸＤn の電位レベルにより、ワード線ＷＬ_nと測定用
パッド４２が接続される構成になっている。そのため、
特性評価装置を用いて容易に、各ワード線ＷＬ_nの電位
及び電流をそれぞれ測定することができ、該ワード線Ｗ
Ｌ_nのうちリーク電流で電位ＶＰＷを保持できないもの
を検出することができる。さらに、各検出結果を比較す
ることで、不良の原因となる部分の特定をすることも可
能である。例えば、昇圧電源発生回路３０₁中の昇圧回
路３２でリーク電流が発生している場合、メモリセルア
レイ１０₁中のワード線ＷＬ₁〜ＷＬ_iの検出結果と他
の各メモリセルアレイ１０₂〜１０_Nの対応する検出結
果とを比較すると、ワード線ＷＬ₁〜ＷＬ_iの検出結果
における電圧降下または電流値が、他より大きくなる。
また、ワード線ＷＬ₁にリーク電流が発生している場
合、同じ昇圧電源発生回路３０₁で昇圧されるワード線
ＷＬ₁〜ＷＬ_iの検出結果同士を比較すれば、ワード線
ＷＬ₁の電圧降下または電流値が他より大きくなり、ワ
ード線ＷＬ₁の不良が検出される。従って、初期段階で
ワード線及び昇圧電源発生回路における不良選別が可能
となり、該不良部分を冗長回路あるいはスペアセルに置
換えることができる。

【００１６】第２の実施例図７は、本発明の第２の実施例を示す半導体記憶装置の
概略の構成図であり、図１との共通要素には共通の符号
が付されている。この半導体記憶装置は、第１の実施例
と同様の構成の複数のメモリセルアレイ１０₁〜１０_M
と、複数のワード線駆動回路２０₁〜２０_Nと、複数の
スイッチ手段であるＰＭＯＳ４１₁〜４１_Mと、測定用
パッド４２とを備え、それらが第１の実施例と同様に接
続されている。さらに、この半導体記憶装置には第１の
実施例における複数の昇圧電源発生回路３０₁〜３０_M
の代わりに、第２の電位である電位ＶＰＷを供給する電
位供給手段である昇圧電源発生回路５０と、電位ＶＣＣ
を第２の電位ＶＰＷに昇圧する複数の昇圧手段である昇
圧回路６０₁〜６０_Mとが、設けられている。各昇圧回
路６０_mは昇圧電源発生回路５０の昇圧ノードＰＶに共
通接続され、該各昇圧回路６０_mの昇圧ノードＰＷ₁〜
ＰＷ_Mが、ワード線駆動回路２０_nを介してワード線Ｗ
Ｌ_nに接続される構成になっている。各昇圧回路６０_m
はメモリセルアレイ１０_mにそれぞれ対応しており、そ
れら昇圧回路６０_mに選択信号Ｂ_mがそれぞれ入力され
る構成になっている。各昇圧ノードＰＷ_mにワード線駆
動回路２０_nが共通に接続されている。昇圧電源発生回
路５０は、電源電位ＶＣＣと接地電位ＶＳＳとを周期的
に振幅する信号Ｓ５１_mを発生するパルス信号発生回路
（ＯＳＣ）５１と、昇圧回路（ＣＰＡ）５２とを備えて
いる。

【００１７】図８は、図７の動作電圧を示す波形図であ
り、この図８を参照しつつ、図７の半導体記憶装置の動
作を説明する。ここでは、ワード線ＷＬ₁が選択されて
該ワード線ＷＬ₁のレベルが電位ＶＳＳから電位ＶＰＷ
に遷移するまでを説明する。まず、昇圧回路５２はパル
ス信号発生回路５１からパルスを受けて、周期的に昇圧
ノードＰＶへ電荷を供給する。その後、選択信号Ｂ₁が
電位ＶＳＳから電位ＶＣＣに遷移すると、昇圧回路６０
₁の昇圧ノードＰＷ₁のレベルは、電位ＶＣＣから電位
ＶＰＷに昇圧する。これと同時に、昇圧ノードＰＶと昇
圧ノードＰＷ₁が導通し、昇圧ノードＰＷ₁に対して周
期的に電荷が供給される。即ち、昇圧ノードＰＷ₁のレ
ベルは、図８のように電位ＶＰＷに補償される。続い
て、出力ノードＸＤ₁が選択されて、該出力ノードＸＤ
₁のレベルが電位ＶＰＷから電位ＶＳＳに遷移する。ワ
ード線駆動回路２０₁中のＮＭＯＳ２２がオフし、ＰＭ
ＯＳ２１がオンする。ワード線ＷＬ₁のレベルは、電位
ＶＳＳから電位ＶＰＷに遷移する。以降のデータ書込み
動作及び読出し動作は、第１の実施例と同様である。

【００１８】図９は、図７におけるリーク電流検出動作
を説明する波形図である。例えば、選択されたワード線
ＷＬ₁にリーク電流が発生していることを検出するため
に、第１の実施例と同様、選択信号Ｃ₁のレベルを電位
ＶＰＷから電位ＶＳＳに遷移させる。これにより、ＰＭ
ＯＳ４１₁がオンし、昇圧ノードＰＷ₁が選択されて測
定用パッド４２に接続される。出力ノードＸＤ₁のレベ
ルを電位ＶＳＳにすることで、ワード線ＷＬ₁が昇圧ノ
ードＰＷ₁に接続され、ワード線ＷＬ₁が測定用パッド
４２に接続される。測定用パッド４２に特性評価装置の
測定針を当てられ、ワード線ＷＬ₁の電位が立ち上がっ
た後の昇圧ノードＰＷ₁の電圧レベル及び電流値が、そ
の特性評価装置で測定される。メモリセルアレイ１０₁
中の他のワード線ＷＬ₂，ＷＬ₃，…，ＷＬ_iにおける
リーク電流の検出は、出力ノードＸＤ₁の選択をＸ
Ｄ₂，ＸＤ₃，…，ＸＤ_iに切替えて行われる。メモリ
セルアレイ１０₁以外のメモリセルアレイ１０_mにおけ
るワード線ＷＬ_nにおけるリーク電流検出も、信号
Ｂ₁，Ｃ₁の選択を順次切替えることにより、同様に行
われる。以上のように、この第２の実施例では、半導体
記憶装置に複数のスイッチ手段であるＰＭＯＳ４１
_mと、測定用パッド４２を設け、各昇圧ノードＰＷ_mを
選択信号Ｃ_mに基づき該測定用パッド４２にそれぞれ接
続する構成にしている。そのため、第１の実施例と同様
に、各ワード線ＷＬ_nの電位及び電流を容易にそれぞれ
測定することができる。よって、ワード線ＷＬ_nのうち
電位ＶＰＷを保持できないものを検出することができ、
不良部分を冗長回路あるいはスペアセルに置換えること
ができる。さらに、本実施例では、１つの昇圧電源発生
回路５０で各昇圧回路６０_mの動作を補償する構成にし
ているので、半導体記憶装置のレイアウト面積を小さく
できる。

【００１９】第３の実施例図１０は、本発明の第３の実施例を示す半導体記憶装置
の概略の構成図であり、図１及び図７との共通要素には
共通の符号が付されている。この半導体記憶装置は、第
２の実施例と同様の構成の複数のメモリセルアレイ１０
₁〜１０_Mと、複数のワード線駆動回路２０₁〜２０_N
と、複数のＰＭＯＳ４１₁〜４１_Mと、１つの測定用パ
ッド４２と、複数の昇圧回路６０₁〜６０_Mとを備え、
それらが第２の実施例と同様に接続されている。本実施
例の記憶装置では、昇圧電源発生回路５０の代わりに、
昇圧電源発生回路７０を設けている。昇圧電源発生回路
７０は、制御信号ＳＣ１に基づいて動作が制御されて電
位ＶＣＣとなるパルス信号Ｓ７１を発生するパルス信号
発生回路（ＯＳＣ）７１と、パルス信号Ｓ７１を昇圧す
る昇圧回路（ＣＰＡ）７２とを備えている。昇圧電源発
生回路７０は昇圧ノードＰＶを介して各昇圧回路６０_m
に接続されている。制御信号ＳＣ１は、図示しないセン
サ回路によって生成される信号であり、例えばワード線
ＷＬ_nにおける電位ＶＰＷが低下したときに制御信号Ｓ
Ｃ１のレベルは電位ＶＣＣから電位ＶＳＳに遷移する構
成となっている。図１０の半導体記憶装置において、選
択されたワード線ＷＬ_nのレベルが、電位ＶＳＳから電
位ＶＰＷに遷移する間での動作、及びそれ以降の書込み
動作は第２の実施例と同様である。

【００２０】図１１は、図１０におけるリーク電流検出
動作を説明する波形図である。この半導体記憶装置でリ
ーク電流の検出をする方法には、第１及び第２の方法の
２通りがある。第１の方法は、パルス信号発生回路７１
を動作させた状態で、各ワード線ＷＬ_nのリーク電流を
検出する方法であり、第２の方法はパルス信号発生回路
７１の動作を止めた状態で、各ワード線ＷＬ_nのリーク
電流を検出する方法である。第１の方法は第２の実施例
と同様の動作でリーク電流が検出される。第２の方法で
は、例えば、ワード線ＷＬ₁のリーク電流を検出するた
めに、まず、制御信号ＳＣ１のレベルを例えば、センサ
回路の動作を外部からの制御信号により止めることで電
位ＶＳＳから電位ＶＣＣに遷移させる。制御信号ＳＣ１
のレベルの遷移によって、パルス信号発生回路７１は停
止する。例えば、信号Ｓ７１のレベルは電位ＶＣＣに維
持される。選択されたワード線ＷＬ₁のレベルが電位Ｖ
ＰＷが立上がった後、選択信号Ｃ₁のレベルを電位ＶＰ
Ｗから電位ＶＳＳに遷移させ、ＰＭＯＳ４１₁をオンす
る。これにより、昇圧ノードＰＷ₁が測定用パッド４２
に接続される。出力ノードＸＤ₁のレベルを電位ＶＳＳ
にすることで、ワード線ＷＬ₁が昇圧ノードＰＷ₁に接
続され、ワード線ＷＬ₁が測定用パッド４２に接続され
る。測定用パッド４２に特性評価装置の測定針が当てら
れ、ワード線ＷＬ₁の電位が立ち上がった後の昇圧ノー
ドＰＷ₁の電圧レベル及び電流値が、その特性評価装置
で測定される。メモリセルアレイ１０₁中の他のワード
線ＷＬ₂，ＷＬ₃，…，ＷＬ_iにおけるリーク電流の検
出は、出力ノードＸＤ₁の選択をＸＤ₂，ＸＤ₃，…，
ＸＤ_iに切替えて行われる。メモリセルアレイ１０₁以
外のメモリセルアレイ１０_mにおけるワード線ＷＬ_nに
おけるリーク電流の検出も、信号Ｂ₁，Ｃ₁の選択を順
次切替えることにより、同様に行われる。

【００２１】以上のように、この第３の実施例では、半
導体記憶装置にスイッチ手段である複数のＰＭＯＳ４１
_mと、測定用パッド４２とを設け、各昇圧ノードＰＷ_m
を選択信号Ｃ_mに基づき該測定用パッド４２にそれぞれ
接続する構成にしている。そのため、第１の実施例と同
様に、各ワード線ＷＬ_nの電位及び電流を容易にそれぞ
れ測定することができる。ワード線ＷＬ_nのうちリーク
電流で電位ＶＰＷを保持できないものを検出することが
でき、不良部分を冗長回路あるいはスペアセルに置換え
ることができる。さらに、本実施例では、昇圧電源発生
回路７０中のパルス信号発生回路７１を制御信号ＳＣ１
で動作制御できる構成にしているので、リーク電流を検
出するときに、検出対象のワード線ＷＬ_nに対する電荷
供給をなくすことができる。そのため、昇圧回路７２に
おけるリーク電流がなくなり、ワード線ＷＬ_nのリーク
電流の検出が、第２の実施例よりも容易になる。また、
リーク電流の検出以外の時でも、昇圧回路７２の動作を
停止できるので、例えば、ワード線ＷＬ_nが電位ＶＰＷ
を保持しているとき、及びスタンバイ時に昇圧回路７２
を停止して消費電流を少なくすることができる。

【００２２】第４の実施例図１２は、本発明の第４の実施例を示す半導体記憶装置
の概略の構成図であり、図１、図７及び図１０との共通
要素には共通の符号が付されている。本実施例の半導体
記憶装置は、第１〜第３の実施例で採用した測定パッド
を用いず、半導体記憶装置の有するデータ出力パッド
で、ワード線ＷＬ_nのリーク電流を測定するものであ
る。この半導体記憶装置は、第１の実施例と同様の複数
のメモリセルアレイ１０₁〜１０_Mと、複数のワード線
駆動回路２０₁〜２０_Nと、電位供給手段である複数の
昇圧電源発生回路３０₁〜３０_Mと、第１のスイッチ手
段である複数のＰＭＯＳ４１₁〜４１_Mとを備え、それ
らが第１の実施例と同様に接続されている。各ＰＭＯＳ
４１_mのドレインが、ノードＰＡＤＶで第２のスイッチ
手段であるスイッチ８０に共通接続され、スイッチ８０
の出力側が電位可変手段であるＮＭＯＳ８１のゲートに
接続されている。ＮＭＯＳ８１のドレインは電源電位Ｖ
ＣＣに接続され、該ＮＭＯＳ８１のソースが、データ出
力端子であるデータ出力パッド９０に接続されている。
スイッチ８０は外部からの制御信号ＳＣ２に基づいて制
御され、リーク電流の検出時にオンとなって各ＰＭＯＳ
４１_mのドレインの電位を出力する機能を有している。
制御信号ＳＣ２は、例えば、あるアドレスピンにスーパ
ーボルテージを印加することで、発生する構成となって
いる。この半導体記憶装置における書込み動作及び書込
み動作は、第１の実施例と同様に行われる。

【００２３】図１３は、図１２におけるリーク電流検出
動作を説明する波形図である。例えば、ワード線ＷＬ₁
のリーク電流を検出する場合、まず、図示しない半導体
記憶装置のアドレスピンにスーパーボルテージを与え、
制御信号ＳＣ２のレベルを電位ＶＳＳから電位ＶＣＣに
遷移させる。制御信号ＳＣ２のレベル遷移によってスイ
ッチ８０がオンし、各ＰＭＯＳ４１_mのドレインとＮＭ
ＯＳ８１のゲートが接続される。次に、アドレスによっ
て選択信号Ｃ₁のレベルを電位ＶＰＷから電位ＶＳＳに
遷移させ、ＰＭＯＳ４１₁をオンさせる。これにより、
昇圧ノードＰＷ₁が、ＮＭＯＳ８１のゲートに接続され
る。選択信号Ｂ₁のレベルを電位ＶＣＣにして出力ノー
ドＸＤ₁のレベルを電位ＶＣＣから電位ＶＳＳに遷移さ
せる。これにより、ワード線ＷＬ₁がＮＭＯＳ８１のゲ
ートに接続される。この状態でデータ出力パッド９０
に、特性評価装置測定針を当てて、データ出力パッド９
０の電圧レベル及び電流値を測定する。また、半導体記
憶装置がモールド組立品の場合には、データ出力パッド
９０がボンディングによって接続されているパッケージ
の出力端子に、特性評価装置測定針を当てて測定する。
この測定によって測定される電圧は、リーク電流が無い
場合に電圧ＶＣＣであり、リーク電流が発生している場
合はＮＭＯＳ８１の導通状態が変化して電圧ＶＣＣより
も低くなる。メモリセルアレイ１０₁中の他のワード線
ＷＬ₂，ＷＬ₃，…，ＷＬ_iにおけるリーク電流の検出
は、出力ノードＸＤ₁の選択をＸＤ₂，ＸＤ₃，…，Ｘ
Ｄ_iに切替えて行われる。メモリセルアレイ１０₁以外
のメモリセルアレイ１０_mにおけるワード線ＷＬ_nにお
けるリーク電流の検出も、信号Ｂ₁，Ｃ₁の選択を順次
切替えることにより、同様に行われる。

【００２４】以上のように、この第４の実施例では、各
ワード線ＷＬ_nのリーク電流を測定するためのパッドを
データ出力パッド９０で構成しているので、第１の実施
例と同様の効果が得られると共に、モールド組立品に対
してのリーク電流の検出を行える。そのため、組立て後
の不良選別も可能となっている。なお、本発明は、上記
実施例に限定されず、種々の変形が可能である。その変
形例としては、例えば次のようなものがある。（１）第１〜第３の実施例におけるリーク電流の測定
は、１本のワード線ＷＬ_nを選択して行っているが、多
ビット品で複数のワード線ＷＬ_nを同時に選択する機能
を有する半導体記憶装置にも、本発明の適用が可能であ
る。つまり、選択信号Ｃ_mを切替えることで、メモリセ
ルアレイ１０_mの切替えを行うことができるので、異な
るメモリセルアレイ１０_m中のワード線ＷＬ_nのリーク
電流を検出することができる。（２）第１〜第３の実施例の測定用パッド４２は探針
可能であればよく、パッドの構造に形成されていなくて
もよい。（３）昇圧ノードＰＷ_mと各昇圧回路の構成は、第１
〜第４の実施例に限定されるものではない。例えば、１
つの昇圧ノード３０m に複数のメモリセルアレイが接続
される構成としてもよい。（４）ワード線駆動回路２０_nの構成において、ＰＭ
ＯＳ２１でワード線ＷＬ_nと昇圧ノードＰＷ_mを接続し
ているが、ＮＭＯＳでワード線ＷＬ_nと昇圧ノードＰＷ
_mをそれぞれ接続する構成としてもよい。（５）各選択信号Ｂ_m，Ｃ_mは、同一の信号として
も、第１〜第４の実施例と同様の効果が得られる。（６）第４の実施例では、複数の昇圧電源発生回路３
０_mを用いているが、第２及び第３の実施例のように１
つの昇圧電源発生回路を用いても、同様の効果が得られ
る。（７）多ビット品で複数のワード線ＷＬ_nが同時に選
択されて複数のデータが出力される半導体記憶装置に
は、第４の実施例におけるスイッチ８０及びＮＭＯＳ８
１等を複数設けて、複数のデータ出力パッドでリーク電
流を測定する構成としてもよい。

【００２５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体記憶装置の複数のメモリアレイ中の第１の
信号線に対して、第１の電位よりも高い第２の電位を各
ノードを介してそれぞれ供給する電位供給手段或るいは
昇圧手段を備え、さらに、該ノードを選択する複数のス
イッチ手段とそれに接続される端子を設けるか、或いは
第１及び第２のスイッチ手段を電位可変手段とそれに接
続される端子を設けている。そのため、電位供給手段或
るいは昇圧手段によって第２の電位とされた第１の信号
線の電位低下が、それらの端子で検出することができ
る。即ち、リーク電流を検出することができる。したが
って、初期段階で不良箇所の抽出が可能となり、それら
を冗長回路等に置き換えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体記憶装置の
概略の構成図である。

【図２】メモリセルを示す断面図である。

【図３】図１中のメモリセルアレイを示す回路図であ
る。

【図４】図１における動作電圧を示す波形図である。

【図５】図１のリーク電流補償の動作を示す波形図であ
る。

【図６】図１におけるリーク電流検出動作を説明する波
形図である。

【図７】本発明の第２の実施例を示す半導体記憶装置の
概略の構成図である。

【図８】図７における動作電圧を示す波形図である。

【図９】図７におけるリーク電流検出動作を説明する波
形図である。

【図１０】本発明の第３の実施例を示す半導体記憶装置
の概略の構成図である。

【図１１】図１０におけるリーク電流検出動作を説明す
る波形図である。

【図１２】本発明の第４の実施例を示す半導体記憶装置
の概略の構成図である。

【図１３】図１２におけるリーク電流検出動作を説明す
る波形図である。

【符号の説明】

１０₁〜１０M メモリセルアレ
イ２０₁〜２０_N ワード線駆動回
路３０₁〜３０_M，５０，７０昇圧電源発生回
路３１，５１，７１パルス信号発生
回路３２，５２，７２，３０₁〜３０_M 昇圧回路４１₁〜４１_M ＰＭＯＳ４２測定用パッド８０スイッチ８１ＮＭＯＳ９０データ出力パッ
ドＷＬ₁〜ＷＬ_N ワード線ＰＷ₁〜ＰＷ_M，ＰＶ昇圧ノード

Claims

【特許請求の範囲】

【請求項１】複数の第１の信号線と複数の第２の信号
線との交点に接続された複数のメモリセルをそれぞれ有
する複数のメモリセルアレイと、複数のノードのうちの各ノードを介して選択的に前記各
メモリセルアレイ内の第１の信号線に対して第１の電位
よりも高い第２の電位をそれぞれ供給する複数の電位供
給手段と、前記各ノードにそれぞれ接続され、それらのノードのう
ちの１つを選択する複数のスイッチ手段と、前記複数のスイッチ手段に共通接続され、それらのスイ
ッチ手段の１つを介して前記ノードの１つに接続される
端子とを、備えたことを特徴とする半導体記憶装置。
【請求項２】複数の第１の信号線と複数の第２の信号
線との交点に接続された複数のメモリセルをそれぞれ有
する複数のメモリセルアレイと、第１の電位よりも高い第２の電位を供給する電位供給手
段と、前記第１の電位を昇圧して第２の電位を生成し、複数の
ノードにおける各ノードを介して選択的に前記各メモリ
セルアレイ内の第１の信号線に対して該第２の電位をそ
れぞれ供給する複数の昇圧手段と、前記各ノードにそれぞれ接続され、それらのノードのう
ちの１つを選択する複数のスイッチ手段と、前記複数のスイッチ手段に共通接続され、それらのスイ
ッチ手段の１つを介して前記ノードの１つに接続される
端子とを、備えたことを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置におい
て、前記電位供給手段は、制御信号に基づき所定の電位のパ
ルスを発生するパルス信号発生回路と、前記パルスの遷
移を受けて昇圧される前記第２の電位を供給する昇圧回
路とで、構成したことを特徴とする半導体記憶装置。
【請求項４】複数の第１の信号線と複数の第２の信号
線との交点に接続された複数のメモリセルをそれぞれ有
する複数のメモリセルアレイと、複数のノードにおける各ノードを介して選択的に前記各
メモリセルアレイ内の第１の信号線に対して第１の電位
よりも高い第２の電位をそれぞれ供給する１つまたは複
数の電位供給手段と、前記各ノードにそれぞれ接続され、それらのノードのう
ちの１つを選択する複数の第１のスイッチ手段と、制御信号によりオン、オフ動作する第２のスイッチ手段
と、前記第１及び第２のスイッチ手段を介して前記選択され
た１つのノードの電位に基づき、前記第１の信号線のリ
ーク電流に対応した電位を生成する電位可変手段と、前記電位可変手段で生成された電位を出力する端子と
を、備えたことを特徴とする半導体記憶装置。
【請求項５】請求項１、２、３または４記載の半導体
記憶装置において、前記第１の信号線はワード線、前記第２の信号線はビッ
ト線、及び前記第１の電位は電源電位でそれぞれ構成し
たことを特徴とする半導体記憶装置。
【請求項６】請求項１、２、３または４記載の半導体
記憶装置において、前記端子は測定用パッドで構成したことを特徴とする半
導体記憶装置。
【請求項７】請求項４記載の半導体記憶装置におい
て、前記端子は、データ出力パッドで構成したことを特徴と
する半導体記憶装置。