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JPH0821680B2 - 集積回路 - Google Patents

集積回路

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Publication number
JPH0821680B2
JPH0821680B2 JP63002377A JP237788A JPH0821680B2 JP H0821680 B2 JPH0821680 B2 JP H0821680B2 JP 63002377 A JP63002377 A JP 63002377A JP 237788 A JP237788 A JP 237788A JP H0821680 B2 JPH0821680 B2 JP H0821680B2
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JP
Japan
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field effect
effect transistor
terminal
substrate
bias voltage
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JP63002377A
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JPS63182848A (ja
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ウエルナー、レクツエク
ヨーゼフ、ウインネルル
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPS63182848A publication Critical patent/JPS63182848A/ja
Publication of JPH0821680B2 publication Critical patent/JPH0821680B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/211—Design considerations for internal polarisation
    • H10D89/213—Design considerations for internal polarisation in field-effect devices
    • H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補正MOS回路技術による“ラッチアッ
プ”保護回路を有する集積回路に関する。
〔従来の技術〕
相補正MOS回路技術によるこの種の集積回路では、半
導体基板が集積回路の接地電位になく、基板バイアス電
圧発生器により負に充電される。基板バイアス電圧発生
器の基板バイアス電圧はトランジスタおよび障壁のキャ
パシタンスを減じ、またスイツチング速度を改善する。
挿入されたｎ伝導性の槽状半導体領域を設けられている
ｐ伝導性材料から成る半導体基板では、基板バイアス電
圧は約−２ないし−3Vの負の基板バイアス電圧である。
槽状半導体領域の外側に半導体基板上に設けられている
電界効果トランジスタのソース領域は、この場合、接地
電位に接続されている。
正の供給電圧のスイツチオンの瞬間に、いま考察して
いるｐ伝導性半導体基板は先ず“浮動”状態にあり、外
部電位から絶縁されている。
この状態は、基板バイアス電圧発生器の有効化により
終了される。バイアス電圧のスイツチオンと基板バイア
ス電圧発生器の有効化との間の時間間隔は主にクロック
周波数、存在する結合キャパシタンスおよび容量性負荷
により影響される。“浮動”の時間中は、半導体基板
は、一方では槽状半導体領域と基板との間に、また他方
では接地電位と接続されているソース領域と基板との間
に接続されている障壁キャパシタンスを介して一時的に
正のバイアス電圧に充電され得る。この正のバイアス電
圧は基板バイアス電圧発生器の有効化の際に再び減衰
し、またその出力端に次第に形成される負の基板バイア
ス電圧により置換される。しかし集積回路の作動中に、
半導体基板から基板バイアス電圧発生器を経てその接地
電位端子へ導き出される一層大きい電流が基板バイアス
電圧発生器の内部抵抗における電圧降下により半導体基
板の正のバイアス電圧に通じ得る。しかし正のバイアス
電圧は、一般に集積回路の損傷を意味する“ラッチアッ
プ”効果を惹起し得るので、集積回路にとって危険であ
る。
“ラッチアップ”効果を理解するためには、槽状半導
体領域内に位置する第１のチャネル形式の電界効果トラ
ンジスタの１つの端子とこの領域の外側で半導体基板上
に置かれた第２のチャネル形式の電界効果トランジスタ
の１つの端子との間に一般に交互の伝導形式の４つの相
続く半導体層が存在しており、その際に前者のトランジ
スタの端子領域が第１の半導体層を、槽状半導体領域が
第２の半導体層を、半導体基板が第３の半導体層を、ま
た後者のトランジスタの一方の端子領域が第４の半導体
層を形成することから出発し得る。この構成に基づいて
寄生的なバイポーラpnpトランジスタおよびnpnトランジ
スタが生ずる。pnpトランジスタのコレクタはnpnトラン
ジスタのベースに相当し、またpnpトランジスタのベー
スはnpnトランジスタのコレクタに相当する。この構造
はサイリスタの場合のように４層ダイオードpnpnを形成
する。半導体基板の正のバイアス電圧の際に第３の半導
体層と第４の半導体層との間のpn接合が、前記トランジ
スタ端子の間にこの４層構造のなかの寄生的サイリスタ
作用に帰するべき電流枝路が生ずるまでに導通方向にバ
イアスされ得る。その後、電流枝路は正の基板バイアス
電圧の減衰の後も持続し、集積回路を熱的に過負荷し得
る。
トランジスタおよび障壁のキャパシタンスを減少させ
るため、いわゆる基板バイアス電圧発生器を介して集積
回路上に発生される負の基板バイアス電圧がNMOS回路技
術で使用されることは公知である（文献「半導体エレク
トロニックス」14、ハー・ウァイス（H.Weiss）、カー
・ホーニンガー（K.Horninger）著“集積MOS回路”第24
7〜248頁参照）。正の半導体基板電圧における“ラッチ
アップ効果”は同じくこの文献の第111〜112頁に説明さ
れている。救済策としてここではテクノロジーの変更
（ドーピング・プロフィル）または設計の際の措置（槽
間隔）が提案される。“ラッチアップ効果”を阻止する
他の解決策はディー・タカクス（D.Takacs）ほかの論文
“オンチップ基板バイアス発生器を有するｎウェルCMOS
内の静的および過渡的ラッチアップ・ハードネス"IEDM8
5、テクニカルダイジェスト第504〜508頁に示されてい
る。ここでは、半導体基板内の寄生的なバイポーラトラ
ンジスタを能動化するのに十分でない値に半導体基板電
位が制限されることによって“ラッチアップ効果”を阻
止するクランピンク回路が提案される。その目的でクラ
ンピング回路は高い容量性充電電流を接地点に導き出さ
なければならない。
上記のクランピング回路により原理的に半導体基板の
正の充電の可能性が排除されるのではなく、単にその作
用が、半導体基板の正の充電が行われている場合に低抵
抗の接地線が正の充電を再び減衰させることにより補償
される。
〔発明が解決しようとする課題〕
本発明の目的は、冒頭に記載した種類の回路であっ
て、“ラッチアップ効果”の生起が広範囲に回避される
回路を提供することである。
〔課題を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項
に記載の回路により達成される。
特許請求の範囲第２項ないし第11項には本発明の好ま
しい実施例が示されている。特許請求の範囲第12項には
本発明の好ましい応用があげられている。
〔発明の効果〕
本発明により得られる利点は特に、“ラッチアップ効
果”を惹期し得る半導体基板の望ましくない高い充電が
簡単な集積回路により、この危険を排除する値に制限さ
れることにある。
〔実施例〕
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
第１図には、ドープされた半導体材料、たとえばｎ伝
導性シリコンから成る半導体基板１の上に構成されてい
る“ラッチアップ”保護回路を有する本発明による集積
回路が示されている。半導体基板１は、半導体基板１の
境界面1aまで延びているｎ伝導性の槽状半導体領域２を
有する。半導体領域２の外側の半導体基板１のなかに、
２つのｎチャネル電界効果トランジスタT2およびT3のソ
ースおよびドレイン領域を形成するn+ドープされた半導
体領域３、４、20および21が挿入されている。任意に構
成されていてよいコンデンサＣは、この場合、プレーナ
ー誘導体層25、プレーナーポリシリコン層26およびｎド
ープされた層24から成り、またｎチャネル電界効果トラ
ンジスタT3と共に情報の書込みまたは読出しが可能なワ
ントランジスタメモリセルを形成する。半導体領域３お
よび４の間または半導体領域20および21の間に位置する
チャネル範囲は、端子６または37を設けられておりまた
たとえばSiO2から成る薄い電気絶縁層７または23により
境界面1aから隔てられているゲート５または22により覆
われる。ドレイン領域21は端子38と接続されており、ま
たソース領域３は接地電位VSSにある端子８と接続され
ている。さらに、半導体領域２のなかに、ｐチャネル電
界効果トランジスタT1のソースおよびドレイン領域を成
すp+ドープされた領域９および10が挿入されている。領
域９および10の間に位置するチャネル範囲は、端子12を
設けられておりまたたとえばSiO2から成る薄い電気絶縁
層13により境界面1aから隔てられているゲート11により
覆われる。電界効果トラジスタT1のソース領域９は、供
給電位VDDと接続されている端子14と接続されている。
端子14と接続されているn+ドープされた接触領域15を介
して半導体領域２は供給電位VDDと接続されている。
さらに、たとえば−２ないし−3Vの負の電圧を発生
し、またそれ自体は接地電位VSSおよび供給電圧VDDに接
続されている基板バイアス電圧発生器16が設けられてい
る。基板バイアス電圧発生器の出力端17は、半導体基板
のなかに挿入されているｐドープされた基板電圧端子18
と接続されている。それによって半導体基板１は基板バ
イアス電圧発生器16により発生される負の基板バイアス
電圧VBBにあり、他方において半導体基板１のなかにト
ランジスタ、たとえばT2のソース領域、たとえば３は接
地電位VSSにある。これにより、なかんずく、半導体基
板１のなかに配置されているトランジスタのドレインお
よびソース領域の障壁キャパシタンスを減少させること
ができる。一点鎖線19に沿って位置する４層構造3,1,2
および９が端子８および14の間に生じ得る“ラッチアッ
プ”効果を回避するため、コンデンサＣの容量性充電電
流が電子的保護回路27によりスイッチオンの後に、基板
が負に充電され終わって“ラッチアップ”効果が惹起さ
れなくなるまで、時間Δｔにわたり中断される。電子的
保護回路27のなかで集積回路のスイッチオンの際に入力
端31が、コンデンサＣの接触面26に接続されている出力
端29と時間遅れΔｔの後に初めて互いに電気的に接続さ
れる。入力端31はコンデンサに対するバイアス電圧発生
器28の出力側に接続されており、その入力側は接地電位
VSSおよび供給電圧VDDと接続されている。バイアス電圧
発生器28の出力電圧はたとえば供給電圧の半分、すなわ
ちVDD/2であってよい。集積回路のスイッチオンの際に
電子的保護回路は入力端31と出力端29との間を遮断す
る。これは、バイアス電圧発生器28からコンデンサＣへ
の容量性充電電流がVDDの印加の後に時間Δｔにわたり
中断されることを意味する。正常作動中または時間Δｔ
の後はコンデンサ接触面は低抵抗で電子的保護回路27を
介してコンデンサに対するバイアス電圧発生器28に接続
されている。
第２図には、１つの追加的なクランプ回路が設けられ
ている点で第１図と相違する、本発明の第２の実施例が
示されている。加えて、基板バイアス電圧発生器16が電
子的スイッチ、ここでは電界効果トランジスタT4を介し
て、接地電位VSSにある回路点と接続されている。図示
されている実施例では、この回路点は端子36である。詳
細には、基板バイアス電圧発生器16の出力端17は第２図
による装置では、半導体基板１のなかに挿入されている
n+ドープされた半導体領域32と接続されている。半導体
基板１のなかに挿入されている別のn+ドープされた半導
体領域33は接地電位にある回路点、すなわち端子36と接
続されている。領域32と領域33との間に位置する半導体
基板１の範囲は、たとえばSiO2から成る薄い電気絶縁層
34により境界面1aから隔てられているゲート35によりお
おわれている。領域32および33は部分34および35と一緒
にｎチャネル電界効果トランジスタT4を形成する。トラ
ンジスタT4の駆動は節点17を介して行われる。
第２図中のスイッチングトランジスタ32ないし35のカ
ットオフ電圧は半導体基板１と半導体領域３との間のpn
接合の導通電圧よりも小さくなければならない。それは
通常の仕方でたとえば、領域32と33との間に位置する半
導体基板１の範囲がたとえば1015cm-3の基本ドーピング
のほかは追加的なドーピングを施されておらず、他方に
おいてそれ以外の電界効果トランジスタ、たとえばT2の
チャネル範囲は境界面1aの付近で基本ドーピングを強化
する追加的なドーピングを、好ましくはインプランテー
ションの過程で約1012cm-2の量で施されていることによ
り達成される。使用される半導体技術で２種類の絶縁層
厚みが利用可能であるならば、層34に対して好ましいく
はたとえば15nmの薄いほうの厚みが使用され、他方にお
いて層７および13に対しては約20ないし25nmの厚みが選
定される。半導体基板１が、第１図で既に説明したよう
に、たとえば基板バイアス電圧発生器16がまだ完全な負
の電圧を有していないときに供給電圧VDDの印加により
生ずるような正のバイアス電圧にあるならば、ゲート35
も相応に正にバイアスされ、このことは、低いカットオ
フ電圧の超過の際に、スイッチングトランジスタ32ない
し35が導通することに通ずる。それによって節点17にお
ける電圧が低いカットオフ電圧の値に制限される。
電子的保護回路がスイツチオンの後の時間Δｔの間の
コンデンサＣの容量性充電電流の中断により半導体基板
１におけるこの充電電流による正の充電を妨げると、追
加的なクランプ回路が正の基板充電のすべてのそれ以外
の可能性に対抗する。たとえば作動中に、半導体基板１
および部分18,17,16を経て接地電位VSSの点へ流れ出る
大きい電流が生ずると、部分16の内部抵抗Ｗに、出力端
17、従ってまた半導体基板１が少なくとも一時的に正の
バイアス電位に達するような電圧降下が生じ得る。この
場合、これらの電流は追加的なクランプ回路を経て導き
出される。
第１図および第２図の基板バイアス発生器16と電子的
保護回路27とコンデンサに対するバイアス電圧発生器28
とが半導体基板の上に一緒に集積されていることは有利
である。
第３図には電子的保護回路27の原理回路が示されてい
る。この回路は３つの個別要素、すなわち時間要素Ｚ
と、増幅器Ｖと、入力端31および出力端29を有する電子
的スイッチＳとから成っている。集積回路のスイッチオ
ンの際に時間要素Ｚが集積回路の出力端30に、電子的ス
イッチＳのなかの入力端31と出力端29とを電気的に互い
に隔てる作用をする信号を発する。時間Δｔの後に時間
要素Ｚが、電子的スイッチＳのなかの入力端31と出力端
29とを再び互いに接続する作用をする信号を発する。増
幅器は電子的スイッチＳへの時間要素Ｚの整合の必要に
応じて選択的に組み込まれる。
オーム性負荷を有する電子的保護回路27の２つの実施
例が第４図および第５図に示されている。これらの回路
は単に２つの構成要素、すなわち時間要素Ｚおよび電子
的スイッチＳから成っている。
第４図には時間要素Ｚとして、コンデンサを形成する
ｎチャネル電界効果トランジスタT5と、特にｐチャネル
電界効果トランジスタT6により形成されておりその基板
がそのソース端子と接続されているオーム性負荷要素と
の直列回路が設けられている。その際に電界効果トラン
ジスタT6のゲートは接地電位VDDと接続されている。直
列回路の一方の端子は供給電圧VDDに接続されており、
またその他方の端子は接地電位VSSにあり、また電界効
果トランジスタT5のソース−ドレイン端子および基板端
子と接続されている。時間要素の出力端30を電界効果ト
ランジスタT5のゲート端子および電界効果トランジスタ
T6のドレイン端子が形成する。電子的スイッチＳはｎチ
ャネル電界効果トランジスタT7により実現されている。
ソースおよびドレイン端子はそれぞれ電子的保護回路27
の出力端29および入力端31を形成する。接続点39はｎチ
ャネル電界効果トランジスタT7のゲートに接続されてお
り、また電界効果トランジスタT7の基板端子は負の電圧
VBBに接続されている。
第４図中の接続点39はスイッチオンの際に空のキャパ
シタンスを介して接地電位VSSに接続されており、従っ
て電界効果トランジスタT7は遮断状態となり、入力端31
と出力端29との間の接続は遮断されている。キャパシタ
ンスが時間Δｔの後に充電され終わり、また接続点39に
おける電圧が電界効果トランジスタT7の入力端における
電圧とそのトランジスタのカットオフ電圧との和よりも
大きくまたはそれと等しくなると、ｎチャネル電界効果
トランジスタは導通状態となり、入力端31を出力端29と
接続する。作動中にコンデンサが充電され、また第４図
中の保護回路は横電流なしとなる。
第５図には第４図を変形した回路として、電子的スイ
ッチＳとして１つのｐチャネル電界効果トランジスタを
有する回路が示されている。時間要素Ｚは再び直列回
路、すなわちコンデンサとして接続されているｐチャネ
ル電界効果トランジスタT10とオーム性負荷要素とから
実現されている。オーム性負荷要素、この場合にはｎチ
ャネル電界効果トランジスタT9はそのゲート端子で供給
電圧VDDに、またその基板端子で負の電圧VBBに接続され
ている。直列回路の一方の端子は接地電位VSSと、また
電界効果トランジスタT10の基板−ソース端子およびド
レイン端子により形成されている他方の端子は供給電圧
VDDと接続されている。接続点39および時間要素Ｚの出
力端30はｐチャネル電界効果トランジスタT8のゲート
に、また電界効果トランジスタT8の基板端子は正の電圧
VDDと接続されている。電界効果トランジスタT8のソー
スおよびドレイン端子はそれぞれ電子的保護回路の入力
端31および出力端29を形成する。
第５図中の回路の作用の仕方は第４図中の回路の作用
の仕方と類似している。コンデンサが充電されていない
間は、電界効果トランジスタT8と遮断状態にある。集積
回路のスイッチオンの時点から測って時間Δｔの後に、
コンデンサは充電され終わっており、接続点39における
電圧は電界効果トランジスタT8の入力端31における電圧
とそのトランジスタのカットオフ電圧との和よりも小さ
くまたはそれと等しい。この時点で電界効果トランジス
タT8は導通し、入力端31を出力端29と接続する。作動中
にコンデンサが充電され、また第５図中の保護回路は横
電流なしとなる。
以上にあげた実施例とならんで、本発明は、ｐ伝導性
の槽状の半導体領域を有するｎ伝導性の基板が設けられ
ているものをも含んでいる。その際には、すべての半導
体部分の伝導形式およびすべての電圧の極性がそれぞれ
反転される。
さらに、本発明は、第１図および第２図を下記のよう
に変更して得られる実施例をも含んでいる。境界線B1は
省略され、これらの両部分はもはやｎ伝導性の基板とし
て理解されるべきではない。このことから出発して、こ
のｎ伝導性の基板のなかに、破線B2によりｎ伝導性の基
板に対して境されておりまた回路部分T2、T3、Ｃ、T4お
よび18を含んでいるｐ伝導性の槽状の半導体領域が挿入
される。
本発明の１つの好ましい応用は、メモリセルと共にモ
ノリシックに集積されている大きい実装密度のダイナミ
ック半導体メモリの周辺回路への応用である。
【図面の簡単な説明】
第１図はワントランジスタメモリセルを有するCMOS回路
技術による“ラッチアップ”保護回路を有する集積回路
の構成図、第２図は追加的にクランプ回路を設けられて
いる、第１図のような“ラッチアップ”保護回路を有す
る集積回路の構成図、第３図は“ラッチアップ”保護回
路の原理回路図、第４図および第５図はオーム性負荷を
有する“ラッチアップ”保護回路の実施例の回路図であ
る。 １……半導体基板、1a……半導体基板の境界面、２……
槽状の半導体領域、３、４、20、21、15、32、33……n+
ドープされた半導体領域、５、11、22、35……ゲート電
極、６、12、37……ゲート端子、７、13、23、34……絶
縁層、８、14、38、36……ドレインまたはソース端子、
９、10、18……p+ドープされた半導体領域、16……基板
バイアス電圧発生器、17……基板バイアス電圧発生器の
出力端、24……コンデンサＣのｎドープされた層、25…
…コンデンサＣの誘電体層、26……コンデンサＣのポリ
シリコン層、27……ラッチアップ保護回路、28…バイア
ス電圧発生器、29……ラッチアップ保護回路の出力端、
30……時間要素の出力端、31……ラッチアップ保護回路
の入力端、Ｃ……コンデンサ、Ｓ……電子的スイッチ、
T1〜T10……トランジスタ、Ｖ……増幅器、VBB……基板
バイアス電圧、VDD……供給電圧、VSS……接地電圧、Ｗ
……基板バイアス電圧発生器の内部抵抗、Ｚ……時間要
素。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】相補性MOS回路技術による“ラッチアッ
    プ”保護回路を有する集積回路であって、ドープされた
    半導体基板（１）に配置されており基板バイアス電圧発
    生器（16）の出力端に接続されている基板バイアス電圧
    端子（18）を有する集積回路において、２つのコンデン
    サ面（24、26）を有するコンデンサ（Ｃ）が設けられて
    おり、その第１のコンデンサ面（24）がドープされた半
    導体基板（１）内に集積されており、またその第２のコ
    ンデンサ面（26）が電子的保護回路（27）を介してコン
    デンサに対するバイアス電圧発生器（28）に接続され、
    集積回路のスイッチオンの際に電子的保護回路（27）が
    第２のコンデンサ面（26）とコンデンサに対するバイア
    ス電圧発生器（28）とを時間Δｔだけ遅らせて互いに接
    続することを特徴とする集積回路。
  2. 【請求項２】電子的保護回路（27）が時間要素（Ｚ）、
    増幅器（Ｖ）および電子的スイッチ（Ｓ）を含んでいる
    ことを特徴とする特許請求の範囲第１項記載の集積回
    路。
  3. 【請求項３】時間要素（Ｚ）が負荷要素および第１の電
    界効果トランジスタ（T5）の直列回路を含んでおり、同
    時に負荷要素の１つの端子であるこの直列回路の第１の
    端子が正の電圧（VDD）を与えられており、同時に第１
    の電界効果トランジスタ（T5）のソースおよびドレイン
    端子およびこの電界効果トランジスタの基板端子である
    この直列回路の第２の端子が接地電位（VSS）と接続さ
    れていることを特徴とする特許請求の範囲第２項記載の
    集積回路。
  4. 【請求項４】電子的スイッチ（Ｓ）がｎチャネル電界効
    果トランジスタ（T7）を含んでおり、このｎチャネル電
    界効果トランジスタ（T7）のゲート端子が直列回路の第
    １の電界効果トランジスタ（T5）と負荷要素との接続点
    （39）に接続されており、電界効果トランジスタ（T7）
    の基板端子が基板バイアス電圧端子（18）における電圧
    （VBB）と接続されており、電界効果トランジスタ（T
    7）のソース端子が第２のコンデンサ面（26）と、また
    電界効果トランジスタ（T7）のドレイン端子がコンデン
    サに対するバイアス電圧発生器（28）と接続されている
    ことを特徴とする特許請求の範囲第３項記載の集積回
    路。
  5. 【請求項５】負荷要素が第１の電界効果トランジスタ
    （T5）とは異なるチャネル形式の第２の電界効果トラン
    ジスタ（T6）により実現されており、電界効果トランジ
    スタ（T6）のゲート端子が接地電位（VSS）と、また電
    界効果トランジスタ（T6）の基板端子が正の電圧
    （VDD）と接続されていることを特徴とする特許請求の
    範囲第３項または第４項記載の集積回路。
  6. 【請求項６】時間要素（Ｚ）が負荷要素および電界効果
    トランジスタ（T10）の直列回路を含んでおり、同時に
    電界効果トランジスタ（T10）のソース−ドレインおよ
    び基板端子と接続されているこの直列回路の第１の端子
    が正の電圧（VDD）を与えられており、同時に負荷要素
    の端子を成すこの直列回路の第２の端子が接地電位（V
    SS）と接続されていることを特徴とする特許請求の範囲
    第２項記載の集積回路。
  7. 【請求項７】電子的スイッチ
    （Ｓ）がｐチャネル電界効果トランジスタ（T8）を含ん
    でおり、このｐチャネル電界効果トランジスタ（T8）の
    ゲート端子が直列回路の電界効果トランジスタ（T10）
    と負荷要素との接続点（39）に接続されており、電界効
    果トランジスタ（T8）の基板端子が正の電圧（VDD）と
    接続されており、電界効果トランジスタ（T8）のドレイ
    ン端子が第２のコンデンサ面（26）と、また電界効果ト
    ランジスタ（T8）のソース端子がコンデンサに対するバ
    イアス電圧発生器（28）と接続されていることを特徴と
    する特許請求の範囲第６項記載の集積回路。
  8. 【請求項８】負荷要素が電界効果トランジスタ（T10）
    とは異なるチャネル形式の電界効果トランジスタ（T9）
    により実現されており、電界効果トランジスタ（T9）の
    ゲート端子が正の電圧（VDD）と、また電界効果トラン
    ジスタ（T9）の基板端子が基板バイアス電圧端子（18）
    における電圧（VBB）と接続されていることを特徴とす
    る特許請求の範囲第６項または第７項記載の集積回路。
  9. 【請求項９】基板バイアス電圧発生器（16）の出力端
    （17）が電子的スイッチ（T4）を介して、接地電位（V
    SS）にある回路点（36）と接続されており、また電子的
    スイッチ（T4）が、基板バイアス電圧端子（18）から取
    り出された電圧により駆動されることを特徴とする特許
    請求の範囲第１項ないし第８項のいずれか１項に記載の
    集積回路。
  10. 【請求項１０】基板バイアス電圧発生器（16）、コンデ
    ンサに対するバイアス電圧発生器（28）、電子的保護回
    路（27）および電子的スイッチ（T4）が半導体基板上に
    集積されていることを特徴とする特許請求の範囲第１項
    ないし第９項のいずれか１項に記載の集積回路。
  11. 【請求項１１】集積密度の高いダイナミック半導体メモ
    リに対する周辺回路として応用されることを特徴とする
    特許請求の範囲第１項ないし第10項のいずれか１項に記
    載の集積回路。
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