JPH08214177A

JPH08214177A - 光電変換装置

Info

Publication number: JPH08214177A
Application number: JP7015341A
Authority: JP
Inventors: Hidekazu Takahashi; 秀和高橋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-02-01
Filing date: 1995-02-01
Publication date: 1996-08-20

Abstract

(57)【要約】【目的】リセット時間が１Ｈ期間以上を要するセンサ
においても、動画撮影を行えることを可能とする。【構成】光電変換素子を二次元的に配列した動画撮影
用光電変換装置において、各々の水平駆動線を２Ｈ期間
以上駆動させる駆動手段を備えたことを特徴とする。ま
た、２Ｈ期間以上駆動させる駆動手段が、１Ｈ毎に駆動
パルスを発生させる走査回路と、そのパルスを任意の期
間ラッチするラッチ回路であることを特徴とする。さら
に、２Ｈ期間以上駆動させる前記駆動手段が２Ｈ毎に駆
動パルスを発生させる走査回路を２つ有することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光電変換画素を二次元
に配列し、水平列の画素毎に読み出し動作、リセット動
作を行う光電変換装置に関し、特に増幅型光電変換装置
に関する。

【０００２】

【従来の技術】従来、光電変換画素を一次元に配列して
ラインセンサを構成し、二次元に配列してエリアセンサ
を構成して、それぞれ各光電変換画素から画像信号を得
ている。ここで、二次元に配列した光電変換画素の画像
読み出しの一例として、３値レベル駆動型の光電変換素
子を例にして説明する。この種の光電変換素子について
は、特開昭６３−１８６４６６号公報、特願昭６２−１
７１５０号公報に詳細に開示されている。

【０００３】まず、上記光電変換素子について、図８の
光電変換素子の概略的断面図を参照しつつ説明する。図
において、ｎ型シリコン基板１上に複数の光電変換素子
Ｓ1〜Ｓ3… が形成されており、エピタキシャル技術等
で形成される不純物濃度の低いｎ^- 領域２上には、ｐタ
イプの不純物をドーピングすることでｐ領域３が形成さ
れ、ｐ領域３には不純物拡散技術またはイオン注入技術
等によってｎ⁺ 領域４が形成されている。ｐ領域３およ
びｎ⁺ 領域４は、各々バイポーラトランジスタのベース
およびエミッタである。

【０００４】このように各領域で形成されたｎ^- 領域２
上には、また酸化膜５が形成され、酸化膜５上に各ｐベ
ース領域３およびそれぞれ隣接するｐベース領域３間に
またがって所定の面積を有するキャパシタ電極６が形成
されている。このｐベース領域３上のキャパシタ電極６
は、ｐベース領域３と対向してベース電位を制御するた
めのキャパシタＣ_oxを構成し、隣接するベース間のキャ
パシタ電極６は、その隣接するｐベース領域３を各々ソ
ース・ドレイン領域とするｐＭＯＳトランジスタＴｒの
ゲート電極となっている。したがって、キャパシタ電極
６とｐＭＯＳトランジスタＴｒのゲート電極とが接続さ
れた構成となっている。

【０００５】ｐＭＯＳトランジスタＴｒはｐチャネル型
かつノーマリオフ型であり、キャパシタ電極６の電位が
接地電位または正電位であればオフ状態である。したが
って、隣接素子間のｐベース領域は電気的に分離された
状態となり、素子分離領域を形成する必要がないのでそ
れだけ素子の微細化に有利となる。

【０００６】逆に、キャパシタ電極６がしきい値電位Ｖ
_thを超える負電位であると、ｐＭＯＳトランジスタＴｒ
はオン状態となり、各素子のｐベース領域３が相互に導
通した状態となる。

【０００７】その他に、ｎ⁺ エミッタ領域４に接続され
たエミッタ電極７、保護膜８、基板１の裏面に不純物濃
度の高いｎ⁺ 領域９、およびバイポーラトランジスタの
コレクタに電位を与えるためのコレクタ電極１０がそれ
ぞれ形成されている。

【０００８】図９は、上記図８の光電変換素子の等価回
路図で、図中の破線で囲まれた部分が１個の光電変換素
子Ｓ1 〜Ｓ3…の等価回路である。図９において、各光
電変換素子Ｓ1 〜Ｓ3… のキャパシタ電極６は端子２０
に共通接続され、端子２０には３値パルスφｄが入力さ
れる。

【０００９】また、各光電変換素子Ｓ1 〜Ｓ3…Ｓnのｐ
ＭＯＳトランジスタＴｒは直列接続された状態であり、
末端素子Ｓ1 およびＳn のｐベース領域３には、更に一
定距離をおいて各々ｐベース領域（図示せず）が形成さ
れ、素子Ｓn の側にはｐチャネル型かつノーマリオフ型
ｐのＭＯＳトランジスタＱx が形成されている。

【００１０】ｐＭＯＳトランジスタＱx のゲート電極に
はキャパシタ電極６と同様の３値パルスφｄが入力さ
れ、その図示されていないｐベース領域であるソース又
はドレインは一定電位Ｖc に固定されている。また、素
子Ｓ1 のｐＭＯＳトランジスタＴｒの図示されていない
ｐベース領域であるソース又はドレインも一定電位Ｖc
に固定されている。

【００１１】したがって、すべてのｐＭＯＳトランジス
タＴｒおよびＱx がオン状態になることで、各素子のｐ
ベース領域３の電位を一定電位Ｖc に設定することがで
きる。また、オフ状態であれば、各光電変換素子は電気
的に分離された状態となる。

【００１２】各素子のｎ⁺ エミッタ領域４に接続された
エミッタ電極７はリセット用トランジスタＱｂ₁ 〜Ｑ₃
…Ｑｂ_n を介して接地され、トランジスタＱｂ₁ 〜Ｑｂ
_n のゲート電極は共通接続され、リセットパルスφｒが
入力される。なお、バイポーラトランジスタのコレクタ
電極１０には正電圧Ｖccが印加されている。

【００１３】図１０は、このような光電変換素子を用い
た従来の固体撮像装置の概略的回路図である。図１０の
この装置は、図９に示す光電変換素子Ｓ1〜Ｓ3…Ｓn を
ｍ水平ライン重ねた構成を有するｍ×ｎエリアセンサで
ある。ただし、各ラインは図８に示す構造を有するが、
ライン間は通常の素子分離領域を形成して電気的に分離
している。

【００１４】各ラインにおける素子のキャパシタ電極６
は各水平ラインＨＬ1 〜ＨＬn にそれぞれ共通接続さ
れ、それぞれｎ型ＭＯＳトランジスタのスイッチＳＷ1
〜ＳＷn を介して端子２０に接続されている。また端子
２０には３値レベル駆動用の３値パルスφｄが入力され
る。

【００１５】スイッチＳＷ1 〜ＳＷn は、ｎＭＯＳトラ
ンジスタで構成されるアナログスイッチであり、そのゲ
ート端子には垂直走査回路２１の出力端子が接続され、
その出力パルスφｖ1 〜φｖm によって制御される。

【００１６】各素子のエミッタ電極７は列ごとに各垂直
ラインＶＬ1 〜ＶＬn に接続されている。垂直ラインＶ
Ｌ1 〜ＶＬn はリセット用トランジスタＱｂ1 〜Ｑｂn
を介して接地され、トランジスタＱｂ1 〜Ｑｂn のゲー
ト電極にはリセットパルスφｒが入力される。

【００１７】また、各垂直ラインＶＬ1 〜ＶＬn は、ｎ
ＭＯＳトランジスタＱａ1 〜Ｑａnを介して各々蓄積用
キャパシタＣ1 〜Ｃn に接続され、更にキャパシタＣ1
〜Ｃn はｎＭＯＳトランジスタＱ1 〜Ｑn を介して出力
ライン２２に接続されている。

【００１８】ｎＭＯＳトランジスタＱａ1 〜Ｑａn のゲ
ート電極には各画素の蓄積キャリアを蓄積用キャパシタ
Ｃ1 〜Ｃn に転送する転送パルスφｔが共通に入力さ
れ、ｎＭＯＳトランジスタＱ1 〜Ｑn のゲート電極には
水平走査回路２３から水平パルスφｈ1 〜φｈn が各々
入力される。

【００１９】出力ライン２２はｎＭＯＳトランジスタＱ
rhを介して接地されるとともに、アンプ２４の入力端子
に接続されている。ｎＭＯＳトランジスタＱrhのゲート
電極には出力ライン２２のリセットパルスφrhが入力さ
れる。

【００２０】なお、各光電変換素子Ｓ11〜Ｓmnのベース
電位を設定するための一定電位Ｖcは、接地電位とす
る。

【００２１】次に、図１０の固体撮像装置の動作を、図
１１のタイミングチャートを参照しつつ説明する。

【００２２】まず、時刻ｔ1で、垂直走査回路２１の垂
直パルスφｖ1のみをハイレベルにしてスイッチＳＷ1
をオン状態とする。また、時刻ｔ2で、転送パルスφｔ
をハイレベルにしてトランジスタＱａ1 〜Ｑａn をオン
状態とする。

【００２３】次に、時刻ｔ3で、３値パルスφｄを期間
Ｔ1 だけ正電位にすると、スイッチＳＷ1 を通して第１
ラインの素子Ｓ11〜Ｓ1nの電極６に正電圧が印加され
る。これによりｎｐｎトランジスタがオンしてｐベース
領域３の光子電荷がエミッタを介して第１ラインＨＬ1
の読出し動作が行われ、第１ラインＨＬ1の読出し信号
が水平ラインＶＬ1 〜ＶＬn およびトランジスタＱａ1
〜Ｑａn を通してキャパシタＣ1 〜Ｃn に各々ｐべーす
領域３に蓄積されている電荷が転送される。

【００２４】次に、時刻ｔ4で、転送パルスφｔがロー
レベルとなりトランジスタＱａ1 〜Ｑａn がオフ状態と
なる。そして、時刻ｔ5で、水平走査回路２１からパル
スφｈ1 〜φｈn が順次出力され、それに従ってキャパ
シタＣ1 〜Ｃn に蓄積された読出し信号がｐＭＯＳトラ
ンジスタＱ1 〜Ｑn を介して順次出力ライン２２へ取り
出され、アンプ２４を通して出力信号Ｖout として外部
へ各画素のデータをシリアルに出力される。なお、時刻
ｔ5の後時刻ｔ6で、各読出し信号が出力される毎に水平
リセットパルスφrhが立上がり、ｎＭＯＳトランジスタ
Ｑrhをオンして、出力ライン２２の残留キャリアを除去
する。

【００２５】この画像信号出力動作と平行して、時刻ｔ
6で、リセットパルスφｒをハイレベルにしてトランジ
スタＱｂ1 〜Ｑｂn をオンとし、垂直ラインＶＬ1 〜Ｖ
Ｌnを接地して垂直ライン上の残留電荷をリセットする
（第２リセット）。

【００２６】また、時刻ｔ7から、３値パルスφｄを期
間Ｔ2 で負電位として、第１ラインのｐＭＯＳトランジ
スタＴｒをオン状態とする（第１リセット）。この第１
リセット時間は（水平画素数）² に比例し、通常５０μ
ｓ程度必要とする。

【００２７】これによって、すでに述べたように各光電
変換素子Ｓ11〜Ｓ1nのｐベース領域３の電位は、接地電
位Ｖc に均一に設定され、さらに期間Ｔ3 およびＴ4 の
リフレッシュ動作により初期の中電位に復帰し、期間Ｔ
4にｎｐｎトランジスタをオンしてｐベース領域の電荷
をエミッタを介して接地し、時刻ｔ8で、３値パルスφ
ｄが中電位となって、蓄積動作を開始する。

【００２８】こうして第１ラインの動作が終了すると、
時刻ｔ9で、垂直パルスφｖ1が立下がり、スイッチＳＷ
1 をオフ状態とする。続いて、転送パルスφｔが立上が
りトランジスタＱａ1 〜Ｑａn をオン状態とする。これ
によって、キャパシタＣ1〜Ｃn に残留しているキャリ
アを垂直ラインＶＬ1 〜ＶＬn およびトランジスタＱｂ
1 〜Ｑｂn を通して除去する。時刻ｔ10で、リセットパ
ルスφｒが立ち下がり、第１ラインにおける動作が終結
し、時刻ｔ11で、第２水平ラインを活性化する水平パル
スφv2がハイレベルとなって、第２水平ラインの電荷が
読み出される。

【００２９】以下、同様の動作を水平ライン毎に行い、
第２〜第ｍ水平ラインの読出し信号を順次出力する。な
お、１水平走査期間は時刻ｔ1から時刻ｔ11まで期間を
いい、以下１Ｈと表現する。

【００３０】このように、３値レベルの３値パルスφｄ
により駆動される光電変換素子Ｓ11〜Ｓ1nを用いれば、
期間Ｔ2 において各ラインの素子のベース電位が一定電
位に設定され、その後、期間Ｔ3 およびＴ4 においてリ
フレッシュ動作が行われるために、残像特性が良好で、
光電変換特性の線形性の良い固体撮像装置を得ることが
できる。しかも、水平ライン方向に素子分離領域を必要
としないため、素子の微細化に適し、高解像度化に容易
に対応できる固体撮像装置を得ることができる。

【００３１】

【発明が解決しようとする課題】しかしながら、上記従
来例では同一水平ライン画素の信号読み出し、転送、リ
セットを１Ｈ期間（ＮＴＳＣ方式において６３．５μ
ｓ）内に行わなければならないので、エリアセンサの画
素数が増えると、リセットが１Ｈ期間内に終了しない
（例えば水平画素数が１５６０画素あるとリセット時間
は約１００μｓ程度必要となる）といった欠点があり、
画素数が増えると、特に動画撮影が困難となっていた。

【００３２】本出願に係る第１の発明の目的は、リセッ
ト時間が１Ｈ期間以上を要するセンサにおいても、動画
撮影を行えることを目的とする。

【００３３】

【課題を解決するための手段および作用】上記目的を達
成するため、本出願に係る第１の発明は水平ライン上の
画素を１Ｈ期間毎に読み出す手段と、リセットを２Ｈ期
間以上行なうリセット手段を設けたことを特徴とする。
ここで、読み出す手段や転送、リセット手段を含んだ手
段を駆動手段として示す。

【００３４】以上の手段としては、１Ｈ期間毎にパルス
を発生させる垂直走査回路と、そのパルスをラッチする
ラッチ回路を設けることや、２Ｈ期間毎にパルスを発生
させる垂直走査回路を２組設けることで実現できる。

【００３５】本発明では、従来と異なり２Ｈ期間水平画
素を駆動できるため、画素数が増えてもリセット時間が
不足することがなくなる。読み出した水平ラインのリセ
ット中に、次の水平ラインの読み出しを行うため、出力
はＴＶ動作（ＮＴＳＣ、ＰＡＬ等）フォーマットでも容
易に対応できる。

【００３６】

【実施例】

（１）実施例１図１は、本発明による一実施例を示す光電変換装置の回
路図である。図において、２０，２５は各光電変換画素
の動作を制御するために供給する３値電圧の３値パルス
端子、２１は各水平出力のための水平駆動線を走査する
垂直走査回路、２２は蓄積電荷を順次出力する出力線、
２３は各垂直出力線を走査する水平走査回路、２４は出
力線２２の信号を増幅する出力アンプ、２６は光電変換
素子をリセットするリセット用ｐＭＯＳトランジスタ、
２７は光電変換素子であるｎｐｎフォトトランジスタ、
２８はｎｐｎフォトトランジスタのベース電位を制御す
る容量Ｃ_ox、ＶＬ1〜ＶＬn は垂直出力線、ＨＬ1〜ＨＬ
n は水平駆動線、２９は垂直走査回路２１の信号をラッ
チするラッチ回路である。ＳＷa1〜ＳＷanは出力信号を
蓄積容量Ｃ1〜Ｃn へ転送するための転送スイッチ、Ｓ
Ｗb1〜ＳＷbn は蓄積容量Ｃ1〜Ｃnから出力線２２を介
して外部へ信号を転送するための水平転送スイッチ、Ｓ
Ｗc1〜ＳＷ1nは垂直出力線ＶＬ1〜ＶＬn を接地してリ
セットするためのリセットスイッチ、ＳＷd1〜ＳＷdnは
水平駆動線ＨＬ1〜ＨＬnを選択する水平選択スイッチで
ある。

【００３７】各ラインにおける光電変換素子の電極６は
各水平ラインＨＬ1 〜ＨＬnのそれぞれに共通接続さ
れ、それぞれ水平選択スイッチＳＷd1〜ＳＷdnを介し
て、奇数水平ラインは３値パルス端子２０に、偶数水平
ラインは３値パルス端子２５に接続されている。また、
３値パルス端子２０には奇数３値パルスφR1が入力し、
３値パルス端子２５には偶数３値パルスφR2が入力す
る。水平選択スイッチＳＷd1〜ＳＷdnのゲート端子には
ラッチ回路２９の出力端子が接続され、そのラッチ回路
２９の出力パルスφV'1〜φV'nによって制御される。奇
数水平ラインのラッチ回路２９には奇数制御パルスφL1
が入力し、奇数制御パルスφL1によって垂直走査回路
２１の奇数出力φV(2n-1)をラッチする。偶数水平ライ
ンのラッチ回路２９には偶数制御パルスφL2が入力し、
偶数制御パルスφL2によって垂直走査回路の偶数出力φ
V(2n)をラッチする。

【００３８】垂直走査回路２１は垂直走査パルスφVS
R_s，φVSR₁，φVSR₂で制御され、垂直走査スタートパル
スφVSR_sに正のパルスを入力すると動作を開始する。垂
直走査回路２１の出力は垂直走査同期φVSR₁のハイレベ
ル期間と同期して、順次出力される。

【００３９】次に図２のタイミングチャートを参照して
動作を説明する。

【００４０】まず、垂直走査回路２１を走査させ、垂直
パルスφV1と奇数制御パルスφL1をハイレベルにして、
スイッチＳＷd1をオン状態とする。また転送パルスφT
をハイレベルにして、トランジスタＳＷa1〜ＳＷanをオ
ン状態とする。

【００４１】次に、３値パルスφR1を期間Ｔ1 だけハイ
レベルにすると、水平選択スイッチＳＷd1を通して、第
１ラインの素子Ｓ11〜Ｓ1nの電極６に正電圧が印加す
る。これにより第１ラインの読み出し動作が行われ、第
１ラインの読み出し信号が垂直ラインＶＬ1 〜ＶＬn お
よびトランジスタＳＷa1〜ＳＷanを通して蓄積容量Ｃ1
〜Ｃn に各々蓄積される。

【００４２】次に、転送パルスφTがローレベルとな
り、トランジスタＳＷa1〜ＳＷanがオフ状態となる。そ
して、水平走査回路２１からパルスφh1 〜φhn が順次
出力され、それに従って蓄積容量Ｃ1 〜Ｃn に蓄積され
た読み出し信号が、トランジスタＳＷb1〜ＳＷbnを介し
て、順次出力ライン２２へ取り出され、出力アンプ２４
を通して出力信号Ｖ_out として外部へシリアルに出力さ
れる。なお、各読み出し信号が出力される毎に水平リセ
ットパルスφrhが立上り、トランジスタＱrhをオンして
出力ラインの残留キャリアを除去する。

【００４３】この信号出力動作と平行して奇数３値パル
スφR1をローレベルにして、第１ラインのｐＭＯＳトラ
ンジスタをオン状態とする（第１リセット）。

【００４４】第１ラインの読み出しが終了し、次の水平
期間には垂直走査回路の垂直パルスφV2がハイレベルと
なる。ここで垂直パルスφV1はローレベルとなるが、第
１ラインのラッチ回路２９で、ハイレベルが保持されて
いるので、スイッチＳＷd1はオン状態が続き、第２ライ
ンの信号読み出し中に、第１ラインの第１リセットを行
うことが可能となる。第２ラインの読み出し動作は偶数
３値パルスφR2によって行われ、第２ラインの信号出力
動作が終了し、ブランキング期間に入ると、第１ライン
のエミッタを接地し、奇数３値パルスφR1をハイレベル
にして第２リセットを行なう。これにより第１ラインの
素子は初期状態に戻り、蓄積動作を開始する。

【００４５】以下同様の動作をライン毎に行い、第３〜
第ｍラインの読み出し信号を順次出力する。

【００４６】このように、各ラインに垂直走査回路の出
力を保持するラッチ回路２９と、２つ以上の３値レベル
パルスφR1、φR2で、各ラインの素子を制御すること
で、２Ｈ期間以上かけて、信号読み出し、第１リセッ
ト、第２リセットを行うことが可能となった。又、信号
出力は１Ｈ期間毎（ＮＴＳＣ方式において６３．５μ
ｓ）に出力されるので、各動画方式（ＮＴＳＣ、ＰＡ
Ｌ、ＨＤ等）に対応したエリアセンサをリセット時間の
制約をうけずに実現することが可能となった。

【００４７】本実施例では増幅型光電変換装置であるＢ
ＡＳＩＳ（Base Stored Image Sensor ）で説明した
が、ＳＩＴやＭＯＳ型の光電変換装置でも実現できる。
又、液晶表示装置などの書き込み方法にも順次走査にラ
ッチ回路を用いて、ラッチ時間に液晶表示素子のリセッ
トを行なうことで、本発明の方法が有効となる。

【００４８】（２）実施例２図３に本発明の実施例２のエリアセンサの概略的回路図
を示す。実施例１ではノンインターレス駆動の回路図を
示したが、本実施例ではインターレス駆動に対応した場
合である。なお、図１と同一符号のものは同等な動作・
作用を行なうものとして、詳細な説明を省略する。

【００４９】インターレス駆動の場合、第１ラインの読
み出しを行った後、第３ラインの読み出しを行うため、
第ｋライン（ｋ＝１，２…）と第ｋ＋２ライン（ｋ＝
１，２…）は別の奇数／偶数３値パルス（φR1，φR2）
で駆動しなければならない。従って、本実施例におい
て、垂直走査回路２１からの出力が実施例１と異なって
おり、従って、第１，第２ラインは奇数３値パルスφR1
で駆動を行ない、第３，４ラインは偶数３値パルスφR2
で駆動を行なう回路となっている。

【００５０】従って、上記実施例１で示した場合と比較
して、垂直走査回路からの垂直出力φV1がハイとなって
水平信号を出力した後にすぐ、垂直出力φV3がハイとな
り第３ラインの水平信号を出力するが、その第３ライン
出力期間に第１ラインのリセットが行われ、次に第５ラ
インの出力中に第３ラインがリセットされる。そうし
て、偶数ラインの第２ラインが出力された後第４ライン
が出力されるがその出力中に第２ラインがリセットされ
る。

【００５１】本実施例において、１フレーム分の画素を
有するエリアセンサの垂直／水平走査について、飛び越
し走査によるインターレス対応のＸＹアドレス型エリア
センサが可能となった。

【００５２】（３）実施例３図４に本発明による実施例３のエリアセンサの概略的回
路図を示す。実施例１、実施例２では水平出力端子は１
つだけの１線出力であったが、本実施例においては２線
出力となっているのが特徴的なことである。なお、図１
と同一符号のものは同等な動作・作用を行なうものとし
て、詳細な説明を省略する。

【００５３】２線出力の場合、１線出力と比較して実効
的な出力速度が２倍となるので、高画素数エリアセンサ
において有効となる。本実施例においても、１水平走査
期間毎に信号を読み出し、読み出しを終了した画素を数
Ｈ期間かけてリセットを行える方式により、リセット時
間に制約されないＸＹアドレス型エリアセンサが可能と
なった。この場合、実施例１で示した図１の回路図にお
ける垂直走査回路２１のφv1、φv2、…が出力され、ラ
ッチ回路２９を介して、３値パルスφR1、φR2が３値電
圧をタイミングに従ってスイッチＳＷd1、ＳＷd2、…の
オンオフによって、各水平ラインＨＬ1、ＨＬ2…に印加
され、光電電荷がスイッチＳＷa1、ＳＷa2、…を介して
蓄積容量Ｃ1、Ｃ2、…に蓄積され、その蓄積容量Ｃ1、
Ｃ2、…の奇数番目の電荷を出力線２２に出力してアン
プ２４から出力される。同様にその蓄積容量Ｃ1、Ｃ2、
…の偶数番目の電荷を出力線２２’に出力してアンプ２
４’から出力される。この際ラッチ回路２９によって、
各水平ラインのリセットを１Ｈ分余裕を持って行うこと
ができる。

【００５４】（４）実施例４図５に本発明による実施例４のエリアセンサの概略的回
路図を示す。また、図６に、図５に示す回路の駆動タイ
ミングチャートを示す。本実施例において、２行同時４
線出力の場合のエリアセンサに本発明を実施した場合で
ある。本実施例の場合、２行同時４線出力であり、実効
的な読み出し速度が４倍となるので、ＨＤ対応の高速駆
動センサが実現できる。

【００５５】本実施例において、図６に示す回路の駆動
タイミングチャートは基本的に図２の場合と同様であ
り、水平ラインの駆動手段で３値パルスφR1、〜φR4を
４種供給される点が大きく異なるが、水平走査回路をそ
れぞれ有する読み出し回路３０，３１へ奇数垂直ライン
と偶数垂直ラインとが接続されているので、実質的な動
作は実施例１と大きな差異はない。

【００５６】そこで、まず垂直走査回路２１が垂直スタ
ートパルスφVSRsの入力によりスタートし、垂直パルス
φVSR1のクロックに同期して垂直出力パルスφv1を出力
する。垂直出力パルスφv1がハイレベルとなった時点
で、制御パルスφL1によりラッチ回路２９を動作させ、
垂直出力パルスφv1をラッチする。この結果、スイッチ
ＳＷd1とＳＷd2がオン状態となり、水平ラインＨＬ1と
ＨＬ2の２行が同時に駆動可能状態となる。スイッチＳ
Ｗd1には３値パルスφR1が、スイッチＳＷd2には３値パ
ルスφR2が入力されているため、３値パルスφR1をハイ
状態にすると、水平ラインＨＬ1上の画素の読み出しが
行え、３値パルスφR2をハイ状態にすると、水平ライン
ＨＬ2上の画素の読み出しが、同一水平期間内に行え
る。読み出し動作により、画素Ｓ11と画素Ｓ21の出力が
垂直ラインＶＬ1を介して、上部の蓄積容量Ｃ1とＣ2に
蓄積され、画素Ｓ12と画素Ｓ22の出力が垂直ラインＶＬ
2を介して下部の蓄積容量Ｃ1’とＣ2’に蓄積される。
その後、水平走査回路２３を走査させ、蓄積容量Ｃ1と
Ｃ3…の電荷を出力ライン２２に、蓄積容量Ｃ2とＣ4…
の電荷を出力ライン２２’に出力し、出力アンプ２４，
２４’を介して外部へ出力させる。この時、下部の読み
出し回路３１も同様に動作させる。また、この水平転送
期間中に、３値パルスφR1，φR2をローレベル状態とし
て、水平ラインＨＬ1、ＨＬ2…上の画素の第１リセット
を行なう。

【００５７】この水平同期１Ｈ期間終了後、垂直パルス
φVSRをシフトさせ、垂直出力パルスφv2をハイレベル
状態として、水平ラインＨＬ3，ＨＬ4の駆動を行なう。
この場合、図５で示すように、ラッチパルスφL2、駆動
パルスφR3，φR4を用いて行うため、上記の駆動ライン
の水平ラインＨＬ1，ＨＬ2の駆動とは関係なく動作でき
る。

【００５８】以後、ラッチパルスφL2、駆動パルスφR
3，φR4を上記と同様に駆動させ、水平ラインＨＬ3，Ｈ
Ｌ4上の画素の出力が終了した後、３値パルスφR1，φR
2をミドルレベル、さらにハイレベルとして、先の水平
ラインＨＬ1，ＨＬ2の画素の第２リセットを行ない、リ
セットを終了させる。

【００５９】以上の動作を繰り返すことにより、２行同
時に４線出力をＴＶ走査スピードで行うことが可能とな
る。

【００６０】こうして、読み出し回路３０，３１からそ
れぞれ２線出力が得られ、４線出力となるので、実効的
な読み出し速度について垂直走査速度及び水平走査速度
を速めて４倍とすることをも可能とするので、ＨＤ対応
のセンサが実現できる。

【００６１】（５）実施例５図７に本発明の第５実施例を示す。なお、図１と同一符
号のものは同等な動作・作用を行なうものとして、詳細
な説明を省略する。

【００６２】実施例１〜４においては、水平駆動線にラ
ッチ回路を設けることにより、２Ｈ期間以上のリセット
を可能としていたが、本実施例においてはラッチ回路を
用いずに垂直走査回路を２つ設けることにより、垂直走
査回路の出力タイミングによって２Ｈ期間以上のリセッ
トを可能としたことを特徴とする。

【００６３】図７において、３２は第１の垂直走査回路
に対向して偶数の水平ラインを走査する第２の垂直走査
回路で、垂直パルスφv2、φv4、…を出力して、３値パ
ルスφR2を供給するスイッチＳＷd2、ＳＷd4、…をオン
オフする。

【００６４】本実施例において、それぞれの垂直走査回
路は２Ｈ毎に走査パルスを発生させ、走査開始タイミン
グを１Ｈずらすことにより実施例１〜４と同様の効果を
得ることができる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
画素数が増加し、画素の電荷を短時間にリセットできな
い回路動作を要するような、リセット時間が１Ｈ期間以
上かかる場合でも、ラッチ回路を付加したり、読み出し
回路を２回路以上にしたり、読み出し回路を追加した
り、又は垂直走査回路を追加した構成によって、特に高
速読み出し、高速転送、高速リセットを要求される動画
撮影用の光電変換装置を実現できる。

【図面の簡単な説明】

【図１】本発明による一実施例の概略的回路構成図であ
る。

【図２】本発明による一実施例の駆動タイミングチャー
トである。

【図３】本発明による一実施例の概略的回路構成図であ
る。

【図４】本発明による一実施例の概略的回路構成図であ
る。

【図５】本発明による一実施例の概略的回路構成図であ
る。

【図６】本発明による一実施例の駆動タイミングチャー
トである。

【図７】本発明による一実施例の概略的回路構成図であ
る。

【図８】従来例に示す光電変換素子近傍のの概略的回路
断面図である。

【図９】従来例に示す光電変換部の概略的回路図であ
る。

【図１０】従来例に示す光電変換装置の概略的回路図で
ある。

【図１１】従来例に示す光電変換装置の駆動タイミング
チャートである。

【符号の説明】１ｎ型Ｓｉ基板２ｎ型エピタキシャル層３ｐ型ベースドーピング層４ｎ⁺ 型エミッタ層５酸化膜６キャパシタ領域Ｃ_ox ７エミッタ電極８保護膜９ｎ⁺ 高濃度層１０コレクタ電極２０，２５３値パルス端子２１，３２垂直走査回路２２水平出力線２３水平走査回路２４出力アンプ２６画素分離ＭＯＳ２７フォトトランジスタ２８キャパシタＣ_ox ２９ラッチ回路３０，３１読み出し回路

Claims

【特許請求の範囲】

【請求項１】光電変換素子を二次元に配列した光電変
換装置において、前記光電変換素子の駆動について水平
走査を行なう水平駆動線を２×水平走査期間以上駆動さ
せる駆動手段を備えたことを特徴とする光電変換装置。
【請求項２】請求項１に記載の光電変換装置におい
て、前記２×水平走査期間以上駆動させる駆動手段が、
１水平走査期間毎に駆動パルスを発生させる走査回路
と、そのパルスを所定の期間ラッチするラッチ回路とを
具備することを特徴とする光電変換装置。
【請求項３】請求項１に記載の光電変換装置におい
て、前記駆動手段が２水平走査期間毎に駆動パルスを発
生させる走査回路を２つ有することを特徴とする光電変
換装置。
【請求項４】請求項１に記載の光電変換装置におい
て、前記光電変換素子がバイポーラフォトトランジスタ
で形成されていることを特徴とする光電変換装置。
【請求項５】請求項１に記載の光電変換装置におい
て、前記駆動手段は奇数水平ライン用の３値パルス供給
端子と偶数水平ライン用の３値パルス供給端子とを具備
することを特徴とする光電変換装置。
【請求項６】請求項１に記載の光電変換装置におい
て、前記駆動手段に加えて、各垂直ラインに備えられた
蓄積容量から水平走査回路の走査手段により２出力端子
を具備することを特徴とする光電変換装置。
【請求項７】請求項１に記載の光電変換装置におい
て、前記駆動手段に加えて、垂直ラインの読み出しにつ
いて奇数垂直ラインと偶数垂直ラインとのそれぞれに読
み出し回路を備えたことを特徴とする光電変換装置。
【請求項８】請求項１に記載の光電変換装置におい
て、前記駆動手段は奇数水平ラインと偶数水平ラインの
それぞれを駆動する垂直走査回路を具備することを特徴
とする光電変換装置。