JPH08213606A - 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ - Google Patents
炭化ケイ素横形高耐圧ｍｏｓｆｅｔInfo
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- H10D62/117—Shapes of semiconductor bodies
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】炭化ケイ素のエピタキシャル成長層を利用して
新構造の横形高耐圧ＭＯＳＦＥＴを製作する。 【構成】炭化ケイ素基板１にエピタキシャル成長により
ｎ層２およびｐ層３を積層し、ｐ層２にゲート溝１４を
形成し、ｎ層２を露出させ、ｐ層３の表面層に選択的に
ｎ+ ソース領域４を形成し、露出したｎ層２の表面層に
選択的にｎ+ドレイン領域６を形成し、ｎ+ ソース領域
４とｎ層２に挟まれたｐ層の側面にゲート酸化膜を介し
てゲート電極９を形成する。
新構造の横形高耐圧ＭＯＳＦＥＴを製作する。 【構成】炭化ケイ素基板１にエピタキシャル成長により
ｎ層２およびｐ層３を積層し、ｐ層２にゲート溝１４を
形成し、ｎ層２を露出させ、ｐ層３の表面層に選択的に
ｎ+ ソース領域４を形成し、露出したｎ層２の表面層に
選択的にｎ+ドレイン領域６を形成し、ｎ+ ソース領域
４とｎ層２に挟まれたｐ層の側面にゲート酸化膜を介し
てゲート電極９を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、高温や放射線下など
過酷な条件下においても使用可能な炭化ケイ素半導体を
用いた炭化ケイ素横形高耐圧ＭＯＳＦＥＴに関する。
過酷な条件下においても使用可能な炭化ケイ素半導体を
用いた炭化ケイ素横形高耐圧ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】炭化ケイ素はバンドギャップが大きく、
また化学的にも安定な材料であるため、シリコンと比較
する高温や放射線下でも使用可能な半導体デバイスとし
て期待されて、研究されている。従来のシリコンデバイ
スでは最高でもデバイス自体の温度は１５０℃程度がそ
の動作限界とされているが、炭化ケイ素デバイスでは４
００℃以上の高温でも動作するｐｎダイオードやＭＯＳ
ＦＥＴなどがすでに試作されている。このような高温で
の使用が可能となれば、これらのデバイスで製作したロ
ボットやコンピュータが原子炉や宇宙など人間が近付け
ない厳しい環境下で使用できるようになる。また従来の
シリコンデバイスは動作時の発生損失による発熱を抑制
するために、冷却フィンや冷却のための設備が必要であ
り、装置全体が大型化する。動作許容温度の高い炭化ケ
イ素デバイスを使用すれば冷却設備を大幅に簡素化、小
型化でき、装置全体を小型化、軽量化できる。例えば自
動車に使用する半導体デバイスを炭化ケイ素デバイスに
することで、自動車の軽量化が図られ、大幅な燃料効率
の向上が可能となり、自然環境保全にも大いなる効果が
期待できる。このように炭化ケイ素デバイスの利用は多
方面で期待されている。
また化学的にも安定な材料であるため、シリコンと比較
する高温や放射線下でも使用可能な半導体デバイスとし
て期待されて、研究されている。従来のシリコンデバイ
スでは最高でもデバイス自体の温度は１５０℃程度がそ
の動作限界とされているが、炭化ケイ素デバイスでは４
００℃以上の高温でも動作するｐｎダイオードやＭＯＳ
ＦＥＴなどがすでに試作されている。このような高温で
の使用が可能となれば、これらのデバイスで製作したロ
ボットやコンピュータが原子炉や宇宙など人間が近付け
ない厳しい環境下で使用できるようになる。また従来の
シリコンデバイスは動作時の発生損失による発熱を抑制
するために、冷却フィンや冷却のための設備が必要であ
り、装置全体が大型化する。動作許容温度の高い炭化ケ
イ素デバイスを使用すれば冷却設備を大幅に簡素化、小
型化でき、装置全体を小型化、軽量化できる。例えば自
動車に使用する半導体デバイスを炭化ケイ素デバイスに
することで、自動車の軽量化が図られ、大幅な燃料効率
の向上が可能となり、自然環境保全にも大いなる効果が
期待できる。このように炭化ケイ素デバイスの利用は多
方面で期待されている。
【０００３】横形の高耐圧ＭＯＳＦＥＴは集積回路と同
一チップ上に形成可能なため、様々な応用分野において
使用できる共通の要素部品である。図４はシリコンで製
作されている従来の横形高耐圧ＭＯＳＦＥＴの基本的な
断面構造図である。同図の左側がソース領域で右側がド
レイン領域である。シリコン半導体基板１０２上にｎ層
２を積層したシリコン積層基板のｎ層２の表面層にｐ領
域３１を形成し、ｐ領域３１の表面層にｎ+ ソース領域
４が選択的に形成され、ｎ層２の表面層にｎ+ドレイン
領域６が形成され、ｎ+ ソース領域４とｎ層２とに挟ま
れたｐ領域２の表面にゲート酸化膜８を介してゲート電
極９が形成されている。また、ｐ領域２とｎ+ ソース領
域４の表面の一部はソース電極１０１で短絡され、ソー
ス端子１３（Ｓ）と接続され、ｎ+ ドレイン領域６上に
ドレイン電極１１が形成され、ドレイン電極１１がドレ
イン端子１５（Ｄ）と接続され、ゲート電極９はゲート
端子１４（Ｇ）と接続される。シリコンでデバイスを製
作する場合はｐ領域３１はイオン注入と熱拡散によって
選択的に形成され、またソース電極１０１に使用する金
属はｐ領域３１とｎ+ ソース領域４で変えずに同一材料
でできる。
一チップ上に形成可能なため、様々な応用分野において
使用できる共通の要素部品である。図４はシリコンで製
作されている従来の横形高耐圧ＭＯＳＦＥＴの基本的な
断面構造図である。同図の左側がソース領域で右側がド
レイン領域である。シリコン半導体基板１０２上にｎ層
２を積層したシリコン積層基板のｎ層２の表面層にｐ領
域３１を形成し、ｐ領域３１の表面層にｎ+ ソース領域
４が選択的に形成され、ｎ層２の表面層にｎ+ドレイン
領域６が形成され、ｎ+ ソース領域４とｎ層２とに挟ま
れたｐ領域２の表面にゲート酸化膜８を介してゲート電
極９が形成されている。また、ｐ領域２とｎ+ ソース領
域４の表面の一部はソース電極１０１で短絡され、ソー
ス端子１３（Ｓ）と接続され、ｎ+ ドレイン領域６上に
ドレイン電極１１が形成され、ドレイン電極１１がドレ
イン端子１５（Ｄ）と接続され、ゲート電極９はゲート
端子１４（Ｇ）と接続される。シリコンでデバイスを製
作する場合はｐ領域３１はイオン注入と熱拡散によって
選択的に形成され、またソース電極１０１に使用する金
属はｐ領域３１とｎ+ ソース領域４で変えずに同一材料
でできる。
【０００４】
【発明が解決しようとする課題】しかし、炭化ケイ素の
場合はシリコンとの物理的性質が異なり、不純物の拡散
係数がシリコンに比べ極めて小さく、シリコンの場合と
同じ深さに拡散するためには、１５００°Ｃ以上の超高
温での熱処理が必要である。この超高温での熱処理に耐
える選択拡散用のマスク材は金属に限られる。しかし、
後で金属マスクを化学処理で除去する場合に微量の残さ
が残り特性上悪影響を及ぼす。また１５００°Ｃ以上の
高温では試料表面は雰囲気ガスと激しく反応し、試料表
面に悪影響を及ぼす。そのため、シリコンと異なりｐ形
領域をイオン注入と熱拡散で選択的に形成できず、他の
製造方法でデバイスを製作しなければならない。またｐ
+ 層とｎ+ 層ではオーミック接合させる金属の材質が異
なる。
場合はシリコンとの物理的性質が異なり、不純物の拡散
係数がシリコンに比べ極めて小さく、シリコンの場合と
同じ深さに拡散するためには、１５００°Ｃ以上の超高
温での熱処理が必要である。この超高温での熱処理に耐
える選択拡散用のマスク材は金属に限られる。しかし、
後で金属マスクを化学処理で除去する場合に微量の残さ
が残り特性上悪影響を及ぼす。また１５００°Ｃ以上の
高温では試料表面は雰囲気ガスと激しく反応し、試料表
面に悪影響を及ぼす。そのため、シリコンと異なりｐ形
領域をイオン注入と熱拡散で選択的に形成できず、他の
製造方法でデバイスを製作しなければならない。またｐ
+ 層とｎ+ 層ではオーミック接合させる金属の材質が異
なる。
【０００５】この発明の目的は、上記の問題点を解決
し、シリコンデバイスとは異なる製法で製作できる、新
規構造の炭化ケイ素相補形ＭＯＳＦＥＴを提供すること
にある。
し、シリコンデバイスとは異なる製法で製作できる、新
規構造の炭化ケイ素相補形ＭＯＳＦＥＴを提供すること
にある。
【０００６】
【課題を解決するための手段】この発明は前記の目的を
達成するために、炭化ケイ素半導体基板上に炭化ケイ素
の第一導電形層が積層され、さらに第二導電形層が積層
される積層基板において、第二導電形層の表面層にソー
ス領域となる第一導電形領域が選択的に形成され、この
第一導電形領域を有する第二導電形層が部分的に除去さ
れて第一導電形層が露出し、この露出した第一導電形層
の表面層にドレイン領域となる高濃度の第一導電形領域
が選択的に形成され、部分的に除去された第二導電形層
の側面にゲート絶縁膜を介してゲート電極が形成される
ようにする。またソース領域上、第二導電形層上および
ドレイン領域上にオーミック接合する金属膜がそれぞれ
形成され、ソース領域上の金属膜でソース電極が形成さ
れ、第二導電形層上の金属膜がこのソース電極と接続さ
れ、ドレイン領域上の金属膜でドレイン電極が形成され
るようにする。また炭化ケイ素半導体基板が高濃度の第
一導電形もしくは高濃度の第二導電形とする。さらに炭
化ケイ素半導体基板が４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣおよ
び３Ｃ−ＳｉＣのいずれかであるとよい。
達成するために、炭化ケイ素半導体基板上に炭化ケイ素
の第一導電形層が積層され、さらに第二導電形層が積層
される積層基板において、第二導電形層の表面層にソー
ス領域となる第一導電形領域が選択的に形成され、この
第一導電形領域を有する第二導電形層が部分的に除去さ
れて第一導電形層が露出し、この露出した第一導電形層
の表面層にドレイン領域となる高濃度の第一導電形領域
が選択的に形成され、部分的に除去された第二導電形層
の側面にゲート絶縁膜を介してゲート電極が形成される
ようにする。またソース領域上、第二導電形層上および
ドレイン領域上にオーミック接合する金属膜がそれぞれ
形成され、ソース領域上の金属膜でソース電極が形成さ
れ、第二導電形層上の金属膜がこのソース電極と接続さ
れ、ドレイン領域上の金属膜でドレイン電極が形成され
るようにする。また炭化ケイ素半導体基板が高濃度の第
一導電形もしくは高濃度の第二導電形とする。さらに炭
化ケイ素半導体基板が４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣおよ
び３Ｃ−ＳｉＣのいずれかであるとよい。
【０００７】
【作用】炭化ケイ素半導体基板の表面に積層する第一導
電形層は熱拡散ではなく、エピタキシャル成長で形成さ
れるため、１５００°Ｃ以上の高温で長時間の熱処理が
不要となり、デバイス表面が汚染されたりダメージを受
けたりすることがない。また第二導電形層にチャネルを
形成するＭＯＳＦＥＴのソース領域とドレイン領域とを
分離するゲート溝は、プラズマや反応性イオンエッチン
グなどのドライエッチングや、水蒸気雰囲気で選択的に
熱酸化（選択酸化）し、その後のウエットエッチングで
酸化膜を除去して製作することができる。またソース領
域とドレイン領域の表面層に形成する高濃度の第一導電
形層はその表面に形成されるソース電極およびドレイン
電極との接続がオーミック性を確保する働きがある。ま
た炭化ケイ素半導体基板を高濃度の第一導電形もしくは
第二導電形にするのは、高電圧が印加された場合でも空
乏層がこの基板内でも効果的に分担できるようにするた
めである。
電形層は熱拡散ではなく、エピタキシャル成長で形成さ
れるため、１５００°Ｃ以上の高温で長時間の熱処理が
不要となり、デバイス表面が汚染されたりダメージを受
けたりすることがない。また第二導電形層にチャネルを
形成するＭＯＳＦＥＴのソース領域とドレイン領域とを
分離するゲート溝は、プラズマや反応性イオンエッチン
グなどのドライエッチングや、水蒸気雰囲気で選択的に
熱酸化（選択酸化）し、その後のウエットエッチングで
酸化膜を除去して製作することができる。またソース領
域とドレイン領域の表面層に形成する高濃度の第一導電
形層はその表面に形成されるソース電極およびドレイン
電極との接続がオーミック性を確保する働きがある。ま
た炭化ケイ素半導体基板を高濃度の第一導電形もしくは
第二導電形にするのは、高電圧が印加された場合でも空
乏層がこの基板内でも効果的に分担できるようにするた
めである。
【０００８】
【実施例】図１はこの発明の一実施例を示す横形高耐圧
ＭＯＳＦＥＴの断面構造図である。炭化ケイ素半導体基
板１上にエピタキシャル成長でｎ層２とｐ層３を積層
し、積層基板とする。ｐ層３の表面層にｎ+ ソース領域
４を選択的に形成し、つぎにｎ+ ソース領域４を有する
ｐ層３を部分的に除去し、ｎ層２を露出させ、露出した
ｎ層２の表面層にｎ+ ドレイン領域６を形成し、ｎ+ ソ
ース領域４とｎ層２とに挟まれたｐ層３の側面にゲート
絶縁膜８を介してゲート電極９を形成する。ｎ + ソース
領域４上とｎ+ ドレイン領域６上にソース電極１０とド
レイン電極１１を同時に形成し、ｐ層３上に金属電極１
２を形成する。ソース電極１０と金属電極１２は共にソ
ース端子１３（Ｓ）に接続し、ドレイン電極１１はドレ
イン端子１５（Ｄ）と接続し、ゲート電極９はゲート端
子１４（Ｇ）と接続する。炭化ケイ素基板１はｎ形でも
ｐ形でもよい。また導電形は逆であっても構わない。
ＭＯＳＦＥＴの断面構造図である。炭化ケイ素半導体基
板１上にエピタキシャル成長でｎ層２とｐ層３を積層
し、積層基板とする。ｐ層３の表面層にｎ+ ソース領域
４を選択的に形成し、つぎにｎ+ ソース領域４を有する
ｐ層３を部分的に除去し、ｎ層２を露出させ、露出した
ｎ層２の表面層にｎ+ ドレイン領域６を形成し、ｎ+ ソ
ース領域４とｎ層２とに挟まれたｐ層３の側面にゲート
絶縁膜８を介してゲート電極９を形成する。ｎ + ソース
領域４上とｎ+ ドレイン領域６上にソース電極１０とド
レイン電極１１を同時に形成し、ｐ層３上に金属電極１
２を形成する。ソース電極１０と金属電極１２は共にソ
ース端子１３（Ｓ）に接続し、ドレイン電極１１はドレ
イン端子１５（Ｄ）と接続し、ゲート電極９はゲート端
子１４（Ｇ）と接続する。炭化ケイ素基板１はｎ形でも
ｐ形でもよい。また導電形は逆であっても構わない。
【０００９】図２はこの発明の製造工程の一実施例を示
し、同図（ａ）ないし同図（ｄ）は先行の工程を順番に
示している。同図（ａ）は不純物濃度が１０18ｃｍ-3程
度のｎ形ないしｐ形の炭化ケイ素半導体基板１に１０15
ｃｍ-3ないし１０16ｃｍ-3、厚さが１０μｍないし数十
μｍのｎ形エピタキシャル層（ｎ層２）および１０17ｃ
ｍ-3程度、厚さが数μｍのｐ形エピタキシャル層（ｐ層
３）を積層し、積層基板１００を形成する工程図を示
す。同図（ｂ）はｐ層３の表面層に不純物濃度が１０19
ｃｍ-3以上、深さが０．２μｍないし０．４μｍのｎ+
ソース領域４を窒素（Ｎ）などのイオン注入で形成する
工程図を示す。同図（ｃ）はｎ+ ソース領域４を有する
ｐ層３にゲート溝５を形成し、ｎ層２を露出させ、その
露出したｎ層２の表面層に不純物濃度が１０19ｃｍ-3以
上、深さが０．２μｍないし０．４μｍのｎ+ ドレイン
領域６を形成した工程図を示す。このゲート溝５の形成
はプラズマや反応性イオンエッチングなどのドライエッ
チングまたは選択酸化とウエットエッチングの組み合わ
せが利用できる。またｎ+ ドレイン領域６は窒素（Ｎ）
などのイオン注入で形成する。同図（ｄ）はゲート溝５
含む表面にゲート酸化膜となる酸化膜８１を被覆し、ｎ
+ ソース領域４の一部、ｐ層３の側面７およびｎ層２の
一部を覆うように酸化膜６上に例えばポリシリコンでゲ
ート電極９を形成する。
し、同図（ａ）ないし同図（ｄ）は先行の工程を順番に
示している。同図（ａ）は不純物濃度が１０18ｃｍ-3程
度のｎ形ないしｐ形の炭化ケイ素半導体基板１に１０15
ｃｍ-3ないし１０16ｃｍ-3、厚さが１０μｍないし数十
μｍのｎ形エピタキシャル層（ｎ層２）および１０17ｃ
ｍ-3程度、厚さが数μｍのｐ形エピタキシャル層（ｐ層
３）を積層し、積層基板１００を形成する工程図を示
す。同図（ｂ）はｐ層３の表面層に不純物濃度が１０19
ｃｍ-3以上、深さが０．２μｍないし０．４μｍのｎ+
ソース領域４を窒素（Ｎ）などのイオン注入で形成する
工程図を示す。同図（ｃ）はｎ+ ソース領域４を有する
ｐ層３にゲート溝５を形成し、ｎ層２を露出させ、その
露出したｎ層２の表面層に不純物濃度が１０19ｃｍ-3以
上、深さが０．２μｍないし０．４μｍのｎ+ ドレイン
領域６を形成した工程図を示す。このゲート溝５の形成
はプラズマや反応性イオンエッチングなどのドライエッ
チングまたは選択酸化とウエットエッチングの組み合わ
せが利用できる。またｎ+ ドレイン領域６は窒素（Ｎ）
などのイオン注入で形成する。同図（ｄ）はゲート溝５
含む表面にゲート酸化膜となる酸化膜８１を被覆し、ｎ
+ ソース領域４の一部、ｐ層３の側面７およびｎ層２の
一部を覆うように酸化膜６上に例えばポリシリコンでゲ
ート電極９を形成する。
【００１０】図３は図２に引き続く後工程を順番に同図
（ａ）ないし同図（ｂ）に示す。同図（ａ）はゲート電
極９下のゲート酸化膜８以外の酸化膜８１を除去し、ｎ
+ ソース領域４上およびｎ+ ドレイン領域６上にソース
電極１０、ドレイン電極１１をオーミックコンタクトす
るようにそれぞれ形成する工程図を示す。尚、ｎ+ ソー
ス領域４上およびｎ+ ドレイン領域６上にオーミックコ
ンタクトするソース電極１０、ドレイン電極１１の材質
はＮｉ、Ｍｏなどである。もしｐ形半導体でソース領
域、ドレイン領域を形成する場合はオーミックコンタク
トする電極の材質はＡｌ、Ｔｉなどである。同図（ｂ）
はｐ層３表面に金属電極１２を形成する工程図を示す。
この金属電極１２とソース電極１０は図示されていない
ソース端子（Ｓ）と接続し、またゲート電極、ドレイン
電極はそれぞれ図示されていないゲート端子（Ｇ）、ド
レイン端子（Ｄ）とそれぞれ接続する。
（ａ）ないし同図（ｂ）に示す。同図（ａ）はゲート電
極９下のゲート酸化膜８以外の酸化膜８１を除去し、ｎ
+ ソース領域４上およびｎ+ ドレイン領域６上にソース
電極１０、ドレイン電極１１をオーミックコンタクトす
るようにそれぞれ形成する工程図を示す。尚、ｎ+ ソー
ス領域４上およびｎ+ ドレイン領域６上にオーミックコ
ンタクトするソース電極１０、ドレイン電極１１の材質
はＮｉ、Ｍｏなどである。もしｐ形半導体でソース領
域、ドレイン領域を形成する場合はオーミックコンタク
トする電極の材質はＡｌ、Ｔｉなどである。同図（ｂ）
はｐ層３表面に金属電極１２を形成する工程図を示す。
この金属電極１２とソース電極１０は図示されていない
ソース端子（Ｓ）と接続し、またゲート電極、ドレイン
電極はそれぞれ図示されていないゲート端子（Ｇ）、ド
レイン端子（Ｄ）とそれぞれ接続する。
【００１１】またｎ+ ソース領域４、ｎ+ ドレイン領域
６はゲート電極９を形成した後、これらのゲート電極９
をマスクにして形成する、所謂セルフアラインによって
形成してもよい。この場合はゲート電極部に隣接するよ
うにｎ+ ソース領域４、ｎ+ドレイン領域６が形成され
る。また、ゲート電極９に金属膜を使用し、ソース電極
１０およびドレイン電極１１の形成時に高温熱処理を必
要とする場合には、高温熱処理によるゲート絶縁膜８と
ゲート電極９の反応によるゲート絶縁膜８の膜質の劣化
を防止するために、ソース電極１０およびドレイン電極
１１の形成する工程を先に行い、その後でゲート電極９
を形成する方法、つまり図２の（ｄ）工程と図３（ａ）
工程とを逆にした方が好ましい。
６はゲート電極９を形成した後、これらのゲート電極９
をマスクにして形成する、所謂セルフアラインによって
形成してもよい。この場合はゲート電極部に隣接するよ
うにｎ+ ソース領域４、ｎ+ドレイン領域６が形成され
る。また、ゲート電極９に金属膜を使用し、ソース電極
１０およびドレイン電極１１の形成時に高温熱処理を必
要とする場合には、高温熱処理によるゲート絶縁膜８と
ゲート電極９の反応によるゲート絶縁膜８の膜質の劣化
を防止するために、ソース電極１０およびドレイン電極
１１の形成する工程を先に行い、その後でゲート電極９
を形成する方法、つまり図２の（ｄ）工程と図３（ａ）
工程とを逆にした方が好ましい。
【００１２】尚、炭化ケイ素半導体基板１に用いるＳｉ
Ｃ（炭化ケイ素）単結晶はその最大電界強度の大きい６
Ｈ−ＳｉＣや４Ｈ−ＳｉＣを用いるのがよい。しかし集
積回路と同一チップ上に形成する場合には、集積回路に
使用するトランジスタの移動度が大きくなるように３Ｃ
−ＳｉＣを用いるほうが望ましい。その選択はチップ面
積が最小になるように行えばよい。
Ｃ（炭化ケイ素）単結晶はその最大電界強度の大きい６
Ｈ−ＳｉＣや４Ｈ−ＳｉＣを用いるのがよい。しかし集
積回路と同一チップ上に形成する場合には、集積回路に
使用するトランジスタの移動度が大きくなるように３Ｃ
−ＳｉＣを用いるほうが望ましい。その選択はチップ面
積が最小になるように行えばよい。
【００１３】
【発明の効果】従来、炭化ケイ素半導体への不純物拡散
は１５００°Ｃ以下では殆ど起こらない。そのためＭＯ
ＳＦＥＴを製作する上で不可欠とされる選択的に数μｍ
の深い拡散領域を形成することが炭化ケイ素半導体では
極めて困難である。この発明では深い拡散領域をエピタ
キシャル成長層とこの成長層をエッチングによる溝で形
成することで、シリコンの場合とは異なる新しい構造の
デバイスを製作出来るようにした。具体的には炭化ケイ
素半導体基板にｎ形層およびｐ形層を積層し、ｐ形層に
ｎ形層に達するゲート溝を形成することによって、横形
高耐圧の炭化ケイ素ＭＯＳＦＥＴを製作することができ
る。尚、ｎ形とｐ形を逆にしてデバイスを製作すること
も容易にできる。
は１５００°Ｃ以下では殆ど起こらない。そのためＭＯ
ＳＦＥＴを製作する上で不可欠とされる選択的に数μｍ
の深い拡散領域を形成することが炭化ケイ素半導体では
極めて困難である。この発明では深い拡散領域をエピタ
キシャル成長層とこの成長層をエッチングによる溝で形
成することで、シリコンの場合とは異なる新しい構造の
デバイスを製作出来るようにした。具体的には炭化ケイ
素半導体基板にｎ形層およびｐ形層を積層し、ｐ形層に
ｎ形層に達するゲート溝を形成することによって、横形
高耐圧の炭化ケイ素ＭＯＳＦＥＴを製作することができ
る。尚、ｎ形とｐ形を逆にしてデバイスを製作すること
も容易にできる。
【００１４】また、この発明の構造にすることで、製造
工程上、１５００°Ｃという超高温での処理が不必要
で、この超高温での熱処理に耐える選択拡散用のマスク
材も不要となり、後で金属マスクを化学処理で除去する
こともなく、金属マスクの微量の残さが残り特性上悪影
響を及ぼすこともない。また１５００°Ｃ以上の高温で
の処理がないため、試料表面は雰囲気ガスと激しく反応
することもなく、試料表面に悪影響を及ぼすこともな
い。
工程上、１５００°Ｃという超高温での処理が不必要
で、この超高温での熱処理に耐える選択拡散用のマスク
材も不要となり、後で金属マスクを化学処理で除去する
こともなく、金属マスクの微量の残さが残り特性上悪影
響を及ぼすこともない。また１５００°Ｃ以上の高温で
の処理がないため、試料表面は雰囲気ガスと激しく反応
することもなく、試料表面に悪影響を及ぼすこともな
い。
【図１】図１はこの発明の一実施例を示すＭＯＳＦＥＴ
の断面構造図
の断面構造図
【図２】図２にこの発明の製造工程の一実施例を示し、
（ａ）ないし（ｄ）は順番に示した先行の工程図
（ａ）ないし（ｄ）は順番に示した先行の工程図
【図３】図３は図２に引き続く後工程を順番に（ａ）お
よび（ｂ）に示した工程図
よび（ｂ）に示した工程図
【図４】図４はシリコンで作製されている従来のＭＯＳ
ＦＥＴの基本的な断面構造図
ＦＥＴの基本的な断面構造図
１ 炭化ケイ素半導体基板 １００ 積層基板 １０２ シリコン半導体基板 ２ ｎ層 ３ ｐ層 ３１ ｐ領域 ４ ｎ+ ソース領域 ５ ゲート溝 ６ ｎ+ レイン領域 ７ 側面 ８ ゲート酸化膜 ８１ 酸化膜 ９ ゲート電極 １０ ソース電極 １０１ ソース電極 １１ ドレイン電極 １２ 金属電極 １３ ソース端子 １４ ゲート端子 １５ ドレイン端子
Claims (4)
- 【請求項１】炭化ケイ素半導体基板上に炭化ケイ素の第
一導電形層が積層され、さらに第二導電形層が積層され
る積層基板において、第二導電形層の表面層にソース領
域となる第一導電形領域が選択的に形成され、この第一
導電形領域を有する第二導電形層が部分的に除去されて
第一導電形層が露出し、この露出した第一導電形層の表
面層にドレイン領域となる高濃度の第一導電形領域が選
択的に形成され、部分的に除去された第二導電形層の側
面にゲート絶縁膜を介してゲート電極が形成されること
を特徴とする炭化ケイ素横形高耐圧ＭＯＳＦＥＴ。 - 【請求項２】ソース領域上、第二導電形層上およびドレ
イン領域上にオーミック接合する金属膜がそれぞれ形成
され、ソース領域上の金属膜でソース電極が形成され、
第二導電形層上の金属膜がソース電極と接続され、ドレ
イン領域上の金属膜でドレイン電極が形成されることを
特徴とする請求項１記載の炭化ケイ素横形高耐圧ＭＯＳ
ＦＥＴ。 - 【請求項３】炭化ケイ素半導体基板が高濃度の第一導電
形もしくは高濃度の第二導電形であることを特徴とする
請求項１記載の炭化ケイ素横形高耐圧ＭＯＳＦＥＴ。 - 【請求項４】炭化ケイ素半導体基板が４Ｈ−ＳｉＣ、６
Ｈ−ＳｉＣおよび３Ｃ−ＳｉＣのいずれかであることを
特徴とする請求項１記載の炭化ケイ素横形高耐圧ＭＯＳ
ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7017612A JPH08213606A (ja) | 1995-02-06 | 1995-02-06 | 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7017612A JPH08213606A (ja) | 1995-02-06 | 1995-02-06 | 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213606A true JPH08213606A (ja) | 1996-08-20 |
Family
ID=11948712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7017612A Pending JPH08213606A (ja) | 1995-02-06 | 1995-02-06 | 炭化ケイ素横形高耐圧ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213606A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998059374A3 (en) * | 1997-06-23 | 1999-03-25 | James Albert Cooper Jr | Insulated gate power semiconductor device having a semi-insulating semiconductor substrate |
| WO2001047026A1 (en) * | 1999-12-21 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Silicon carbide lmosfet with gate break-down protection |
| US6670694B2 (en) | 2001-05-31 | 2003-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008060497A (ja) * | 2006-09-04 | 2008-03-13 | Sony Corp | 半導体装置および半導体装置の製造方法 |
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| JP2010157761A (ja) * | 2000-09-22 | 2010-07-15 | General Semiconductor Inc | 終端構造及びトレンチ金属酸化膜半導体素子 |
-
1995
- 1995-02-06 JP JP7017612A patent/JPH08213606A/ja active Pending
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