JP5352999B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、電界効果トランジスタなどに用いられる半導体装置の製造方法に関する。

従来、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成された半導体装置がある（特許文献１参照）。当該半導体装置において、Ｎ−型炭化珪素エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、Ｎ−型炭化珪素エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
特開２００３−３１８３９８号公報

しかしながら、上述した従来の半導体装置では、ヘテロ半導体領域として多結晶シリコンを用いており、多結晶シリコン層上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜を堆積してゲート絶縁膜を形成し、ゲート絶縁膜上に再び多結晶シリコン層を堆積するようにしているが、堆積法で形成されたゲート絶縁膜と炭化珪素エピタキシャル層の接合界面における結晶粒と結晶粒との間の粒界には不完全な結晶が多量に存在、すなわち界面準位密度が高くなるため、界面特性が低下するという問題があった。

本発明は、こうした問題に鑑みてなされたものであり、半導体基体と絶縁膜の界面特性を向上できる半導体装置の製造方法を提供することを目的とする。

上記目的達成のため、本発明に係る半導体装置の製造方法では、
半導体基体の一主面に不純物を含まないヘテロ半導体材料を堆積させ、その後一部のヘテロ半導体材料を除去してヘテロ半導体領域を形成する第１の工程と、第１の工程の後に、少なくともヘテロ半導体領域の側面及びヘテロ半導体領域が形成されていない半導体基体の表面にまたがって第１の絶縁膜を堆積する第２の工程と、第２の工程の後に、酸化雰囲気中で熱処理し、第１の絶縁膜下の上記半導体基体とヘテロ半導体材料を酸化して絶縁膜を形成する第３の工程と、第３の工程の後に、ヘテロ半導体領域に不純物を導入する第４の工程と、を含むことを特徴としている。

本発明によれば、ゲート絶縁膜と炭化珪素エピタキシャル層の接合界面における結晶粒と結晶粒との間の粒界に存在する不完全な結晶を減少させること、すなわち界面準位密度を低くすることができるようになるため、半導体基体と絶縁膜の界面特性を向上させることができる。

以下に、本発明の第１乃至第２の実施形態に係る半導体装置の製造方法について、図１乃至図６を参照して説明する。第１乃至第２の実施形態に係る半導体装置の製造方法で製造された半導体装置は、電界効果トランジスタに用いられている。

（第１の実施形態）
まず、第１の実施形態に係る半導体装置の製造方法で製造された半導体装置について図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法で製造された半導体装置の構成を示す断面図である。図１に示す当該半導体装置は、電界効果トランジスタの単位セルを２つ対向して並べた構成となっている。実際には、上記の単位セルを複数並列に配置接続して、１つの電界効果トランジスタを形成するが、第１の実施形態では２つの単位セルで代表して説明する。図１に示すように、当該半導体装置は、半導体材料である炭化珪素を基材とする半導体基体を備えている。第１の実施形態における半導体基体は、Ｎ型高濃度（以下、Ｎ＋型とする。）のＮ＋型炭化珪素基体１と、Ｎ型低濃度（以下、Ｎ−型とする。）のＮ−型炭化珪素エピタキシャル層２からなる。Ｎ＋型炭化珪素基体１の一主面である表面上に、Ｎ−型炭化珪素エピタキシャル層２を形成している。炭化珪素のポリタイプ（結晶多形）は、いくつか存在するが、第１の実施形態では代表的な４Ｈのポリタイプを持つ炭化珪素を用いている。

また、図１では、Ｎ＋型炭化珪素基体１とＮ−型炭化珪素エピタキシャル層２の厚みの概念を省略している。実際、Ｎ＋型炭化珪素基体１は、数１０μｍ〜数１００μｍ程度の厚みを持つ。一方、Ｎ−型炭化珪素エピタキシャル層２は、数μｍ〜数１０μｍ程度の厚みを持つ。更に、当該半導体装置は、Ｎ−型炭化珪素エピタキシャル層２の一主面である表面、すなわち、Ｎ＋型炭化珪素基体１と対向する面に接触するヘテロ半導体領域であるＮ＋型多結晶シリコン３を備えている。後述するように、Ｎ＋型多結晶シリコン３は、炭化珪素とバンドギャップが異なるヘテロ半導体材料である多結晶シリコン１０（図２参照）を基材とし、Ｎ型不純物２０（図２参照）を導入することで形成される。そのため、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン３はヘテロ接合している。更に、Ｎ＋型多結晶シリコン３に、Ｎ−型炭化珪素エピタキシャル層２に達する溝を形成している。

上記の溝に、絶縁膜およびゲート電極６を形成している。絶縁膜は、第２の絶縁膜であるゲート絶縁膜（熱酸化膜）５および第１の絶縁膜であるゲート絶縁膜（堆積膜）４からなる。具体的には、ゲート絶縁膜（熱酸化膜）５は、Ｎ−型炭化珪素エピタキシャル層２の表面、Ｎ＋型多結晶シリコン３の側面および上記へテロ接合部の一部と接触している。更に、ゲート絶縁膜（熱酸化膜）５は、Ｎ＋型多結晶シリコン３の表面、すなわち、Ｎ−型炭化珪素エピタキシャル層２と対向する面の一部とも接触している。また、ゲート絶縁膜（熱酸化膜）５の表面、すなわち、Ｎ−型炭化珪素エピタキシャル層２と対向する面上に、ゲート絶縁膜（堆積膜）４を形成している。ゲート絶縁膜（堆積膜）４の表面、すなわち、ゲート絶縁膜（熱酸化膜）５と対向する面上に、ゲート電極６を形成している。これから、ゲート電極６は、ゲート絶縁膜（堆積膜）４およびゲート絶縁膜（熱酸化膜）５を介して、上記へテロ接合部の一部と接触する。

一方、Ｎ＋型多結晶シリコン３の表面上に、ソース電極７を接続している。ソース電極７とゲート電極６を絶縁するため、ソース電極７とゲート電極６との間に、層間絶縁膜９を形成している。また、Ｎ＋型炭化珪素基体１の裏面、すなわち、Ｎ−型炭化珪素エピタキシャル層２と対向する面には、Ｎ＋型炭化珪素基体１と電気的に低抵抗でオーミック接続するドレイン電極８を形成する。なお、本半導体装置を複数並列接続した電界効果トランジスタのチップの最外周部では、上述の構造に追加して、ガードリング等の終端構造（図示せず）を採用している。当該終端構造により、上記電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現している。また、当該電界効果トランジスタは、パワーデバイス分野で用いられる一般的な終端構造を適用できることから、当該終端構造の説明を省略する。

図１に示した半導体装置の基本的な動作について説明する。本半導体装置は、ソース電極７を接地し、ドレイン電極８に所定の正の電位を印加した状態で、ゲート電極６の電位を制御することで、スイッチとして機能する。すなわち、ゲート電極６を接地した状態では、Ｎ＋型多結晶シリコン３とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合部には逆バイアスが印加され、ドレイン電極８とソース電極７との間に電流は流れない。しかし、ゲート電極６に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン３とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合面にゲート電界が作用する。これから、上記ヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極８とソース電極７との間に電流が流れる。電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。

次に、第１の実施形態に係る半導体装置の製造方法について、図２および図３を参照して説明する。図２および図３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面工程図である。まず、図２（ａ）に示す工程のように、Ｎ＋型炭化珪素基体１の表面上に、例えば、不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが数μｍ〜数１０μｍのＮ−型炭化珪素エピタキシャル層２を形成する。次に、Ｎ−型炭化珪素エピタキシャル層２の表面上に、多結晶シリコン１０を堆積する。堆積方法としては、低圧ＣＶＤなどが用いられる。次に、図２（ｂ）に示す工程のように、多結晶シリコン１０にＮ型不純物２０を導入し、Ｎ＋型多結晶シリコン３とする。第１の実施形態では、Ｎ型不純物２０の導入方法として、多結晶シリコン１０を堆積した後にＮ型不純物２０を熱拡散させる方法を用いている。しかし、多結晶シリコン１０の堆積中にＮ型不純物２０を導入する方法を用いても良いし、また、多結晶シリコン１０を堆積した後にＮ型不純物２０をイオン注入する方法などを用いても良い。

次に、図２（ｃ）に示す工程のように、Ｎ＋型多結晶シリコン３の表面上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク１１を形成する。次に、図２（ｄ）に示す工程のように、レジストマスク１１をマスクにしてＮ＋型多結晶シリコン３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２を露出させる。次に、レジストマスク１１を除去することにより、Ｎ＋型多結晶シリコン３を形成する。エッチング方法としてはドライエッチングを用いることができる。次に、図３（ｅ）に示す工程において、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン３（多結晶シリコン１０）に接触するように、ゲート絶縁膜（堆積膜）４を、例えば、１０００Å程度堆積する。ゲート絶縁膜（堆積膜）４として、シリコン酸化膜が好適に用いられる。また、堆積方法としては、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いることができる。

次に、図３（ｆ）に示す工程のように、ゲート絶縁膜（堆積膜）４を堆積後、酸化雰囲気中で熱処理を実施する。酸化雰囲気としては、ウエット酸化、ドライ酸化、パイロジェニック酸化などでそれぞれ用いられる雰囲気を用いることができる。熱処理温度としては、例えば、１１００℃程度の温度を用いることができる。図３（ｆ）に示した工程により、先に堆積したゲート絶縁膜（堆積膜）４中を拡散した酸素が、Ｎ−型炭化珪素エピタキシャル層２とゲート絶縁膜（堆積膜）４の界面に到達し、Ｎ−型炭化珪素エピタキシャル層２を数Å〜数１０Å酸化する。同時に、Ｎ＋型多結晶シリコン３の表面および側面を酸化する。これから、ゲート絶縁膜（熱酸化膜）５を形成する。上記酸化工程で形成されたゲート絶縁膜（熱酸化膜）５により、界面準位密度を低減することができる。

また、Ｎ−型炭化珪素エピタキシャル層２を数Å〜数１０Å酸化してから、ゲート絶縁膜（堆積膜）４を堆積させた場合、酸化プロセスと堆積プロセスの間に、Ｎ−型炭化珪素エピタキシャル層２の露出部分が外界に曝される場合がある。そのため、上記露出部分が外界からの不純物で汚染されることが懸念される。しかし、第１の実施形態では、Ｎ−型炭化珪素エピタキシャル層２の露出部分を、例えば、１０００Åのゲート絶縁膜（堆積膜）４で保護した状態で、Ｎ−型炭化珪素エピタキシャル層２とゲート絶縁膜（堆積膜）４の界面を酸化する。これから、ゲート絶縁膜（熱酸化膜）５を形成する際、Ｎ−型炭化珪素エピタキシャル層２の露出部分が外界に曝されることがなく、外界からの不純物汚染を防止できる。よって、より効果的に界面準位を低減することができる。

次に、図３（ｇ）に示す工程のように、ゲート絶縁膜（堆積膜）４の表面上に、ゲート電極６を堆積する。ゲート電極６として、例えば、不純物を導入した多結晶シリコンなどが用いられる。次に、図３（ｈ）に示す工程のように、ゲート電極６の表面、すなわち、ゲート絶縁膜（堆積膜）４と対向する面上にレジストを塗布し、フォトリソグラフィーによりレジストをパターニングし、レジストマスク（不図示）を形成する。レジストマスク（不図示）をマスクにして、ゲート電極６、ゲート絶縁膜（堆積膜）４およびゲート絶縁膜（熱酸化膜）５をパターニングする。次に、層間絶縁膜９を成膜し、コンタクトホールを開口する。最後に、ソース電極７およびドレイン電極８を形成し、図１に示した半導体装置を完成させる。

次に、Ｎ＋型多結晶シリコン３の酸化膜厚の抑制について、図４を参照して説明する。図４は、シリコンの酸化レートの変化を示す模式図である。図４に示すように、シリコンの酸化開始直後では、酸化時間に比例して酸化膜厚が増加する。しかし、酸化膜厚がある程度以上になると、既に存在する酸化膜によって酸化種の拡散が抑制されるため、酸化速度が徐々に低下することが一般的に知られている。酸化膜厚が酸化時間に比例して増加する領域は反応律速領域と、酸化速度が徐々に低下する領域は拡散律速領域と呼ばれる。第１の実施形態では、Ｎ＋型多結晶シリコン３に接触するようにゲート絶縁膜（堆積膜）４を１０００Å程度堆積した後、酸化雰囲気中での熱処理を開始している。そのため、Ｎ＋型多結晶シリコン３上にゲート絶縁膜（堆積膜）４がない場合と比べて、Ｎ＋型多結晶シリコン３の酸化速度を低下させることができる。具体的には、Ｎ＋型多結晶シリコン３上のゲート絶縁膜（熱酸化膜）５を少なくとも数１００Å以下に抑制することができる。結果、Ｎ＋型多結晶シリコン３上のゲート絶縁膜（熱酸化膜）５が大幅に厚くなることを抑制しつつ、Ｎ−型炭化珪素エピタキシャル層２とゲート絶縁膜（堆積膜）４の界面に、薄いゲート絶縁膜（熱酸化膜）５を形成している。

以上より、第１の実施形態に係る半導体装置の製造方法では、炭化珪素を基材とするＮ＋型炭化珪素基体１を形成し、Ｎ＋型炭化珪素基体１の表面上にＮ−型炭化珪素エピタキシャル層２を形成する。Ｎ−型炭化珪素エピタキシャル層２の表面に接触し、炭化珪素とバンドギャップが異なる多結晶シリコン１０を基材とするＮ＋型多結晶シリコン３を形成する。更に、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン３とのヘテロ接合部の一部に接触するように、ゲート絶縁膜（堆積膜）４を堆積する。堆積後、酸化雰囲気中で熱処理し、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン３を酸化して絶縁膜を形成する。これから、Ｎ＋型多結晶シリコン３の酸化速度を低下させることができ、Ｎ＋型多結晶シリコン３の酸化速度を炭化珪素の酸化速度に近づけることができる。すなわち、同時に酸化する場合でも、Ｎ＋型多結晶シリコン３からなるゲート絶縁膜（熱酸化膜）５の膜厚をＮ−型炭化珪素エピタキシャル層２からなるゲート絶縁膜（熱酸化膜）５の膜厚に近づけることができる。よって、ゲート絶縁膜（熱酸化膜）５の膜厚をより均一にすることができる。これから、絶縁膜の膜厚をより均一にすることができる。更に、ゲート絶縁膜（熱酸化膜）５を形成することで、ゲート絶縁膜（堆積膜）４のみの場合と比較して、界面準位密度などを低くでき、Ｎ−型炭化珪素エピタキシャル層２との界面特性を向上させることができる。よって、高い信頼性と電流駆動力を持つ半導体装置を製造することができる。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図５および図６を参照して説明する。また、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法で示された同様の構造には同じ番号を付し、説明を省略する。ここで、第２の実施形態に係る半導体装置の製造方法で製造された半導体装置は、第１の実施形態と全く同じである。第２の実施形態に係る半導体装置の製造方法が、第１の実施形態に係る半導体装置の製造方法と異なる点は、多結晶シリコン１０に不純物を導入する工程を、ゲート絶縁膜（熱酸化膜）５を形成する工程の後に実施することだけである。これにより、第１の実施形態と同様の効果を取得することができる。

次に、第２の実施形態に係る半導体装置の製造工程について、図５および図６を参照して説明する。図５および図６は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面工程図である。ここで、図５（ａ）に示す工程は、図２（ａ）に示した工程と同じである。次に、図５（ｂ）に示す工程のように、多結晶シリコン１０の表面、すなわち、Ｎ−型炭化珪素エピタキシャル層２と対向する面上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク１１を形成する。次に、図５（ｃ）に示す工程のように、レジストマスク１１をマスクにして多結晶シリコン１０をエッチングし、Ｎ−型炭化珪素エピタキシャル層２を露出させる。次に、レジストマスク１１を除去することにより、多結晶シリコン１０を形成する。エッチング方法としてはドライエッチングを用いることができる。

次に、図６（ｄ）に示す工程のように、Ｎ−型炭化珪素エピタキシャル層２と多結晶シリコン１０に接触するように、ゲート絶縁膜（堆積膜）４を、例えば、１０００Å程度堆積する。ゲート絶縁膜（堆積膜）４として、シリコン酸化膜が好適に用いられる。また、堆積方法としては、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いることができる。次に、図６（ｅ）に示す工程のように、ゲート絶縁膜（堆積膜）４を堆積後、酸化雰囲気中で熱処理を実施する。酸化雰囲気としては、ウエット酸化、ドライ酸化、パイロジェニック酸化などでそれぞれ用いられる雰囲気を用いることができる。熱処理温度としては、例えば、１１００℃程度の温度を用いることができる。図６（ｅ）に示した工程により、先に堆積したゲート絶縁膜（堆積膜）４中を拡散した酸素が、Ｎ−型炭化珪素エピタキシャル層２とゲート絶縁膜（堆積膜）４の界面に到達し、Ｎ−型炭化珪素エピタキシャル層２を数Å〜数１０Å酸化する。同時に、多結晶シリコン１０の表面および側面を酸化する。これから、第１の実施形態と同様に、ゲート絶縁膜（熱酸化膜）５を形成する。

また、一般的に、シリコンは、不純物濃度が５×１０^１８ｃｍ^−３以上の場合、酸化が促進されることが知られている。第２の実施形態に係る半導体装置の製造方法では、ゲート絶縁膜（堆積膜）４の堆積後、酸化雰囲気中で熱処理を実施する際、多結晶シリコン１０はノンドープ状態である。そのため、第１の実施形態と比べて、多結晶シリコン１０は酸化され難く、多結晶シリコン１０からなるゲート絶縁膜（熱酸化膜）５が大幅に厚くなることを、更に抑制することができる。これから、多結晶シリコン１０の酸化速度を、更に低下させることができ、多結晶シリコン１０の酸化速度を炭化珪素の酸化速度に、更に近づけることができる。よって、ゲート絶縁膜（熱酸化膜）５の膜厚を、更に均一にすることができる。次に、図６（ｆ）に示す工程のように、ゲート絶縁膜（堆積膜）４の表面上に、ゲート電極６を堆積する。第１の実施形態と同様に、ゲート電極６として、例えば、不純物を導入した多結晶シリコンなどが用いられる。

次に、図６（ｇ）に示す工程のように、ゲート電極６の表面上にレジストを塗布し、フォトリソグラフィーによりレジストをパターニングし、レジストマスク（不図示）を形成する。レジストマスク（不図示）をマスクにして、ゲート電極６、ゲート絶縁膜（堆積膜）４およびゲート絶縁膜（熱酸化膜）５をパターニングする。更に、ゲート絶縁膜（熱酸化膜）５の形成後、多結晶シリコン１０にＮ型不純物２０を導入することで、Ｎ＋型多結晶シリコン３を形成する。第２の実施形態では、Ｎ型不純物２０の導入方法として、第１の実施形態と同様に、多結晶シリコン１０を堆積した後にＮ型不純物２０を熱拡散させる方法を用いている。しかし、第１の実施形態と同様に、多結晶シリコン１０を堆積した後にＮ型不純物２０をイオン注入する方法などを用いても良い。更に、Ｎ型不純物２０を導入した後、ゲート絶縁膜（堆積膜）４の堆積後、酸化雰囲気中で熱処理を実施する際の温度より、低い温度でＮ型不純物２０の活性加熱処理を実施しても良い。次に、層間絶縁膜９を成膜し、コンタクトホールを開口する。最後に、ソース電極７およびドレイン電極８を形成し、図１に示した半導体装置と同じ半導体装置を完成させる。

以上より、第２の実施形態に係る半導体装置の製造方法では、炭化珪素を基材とするＮ＋型炭化珪素基体１を形成し、Ｎ＋型炭化珪素基体１の表面上にＮ−型炭化珪素エピタキシャル層２を形成する。Ｎ−型炭化珪素エピタキシャル層２の表面に接触し、炭化珪素とバンドギャップが異なる多結晶シリコン１０を形成する。更に、Ｎ−型炭化珪素エピタキシャル層２と多結晶シリコン１０とのヘテロ接合部の一部に接触するように、ゲート絶縁膜（堆積膜）４を堆積する。堆積後、酸化雰囲気中で熱処理し、Ｎ−型炭化珪素エピタキシャル層２と多結晶シリコン１０を酸化して絶縁膜を形成する。更に、絶縁膜の形成後、多結晶シリコン１０にＮ型不純物２０を導入し、Ｎ＋型多結晶シリコン３を形成する。これから、第１の実施形態と同様の効果を取得することができる。

また、第２の実施形態では、ゲート絶縁膜（堆積膜）４の堆積後、酸化雰囲気中で熱処理を実施した後、多結晶シリコン１０にＮ型不純物２０を導入し、Ｎ＋型多結晶シリコン３を形成している。これより、上記熱処理中に、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン３とのヘテロ接合面に不純物が析出もしくは排斥され、上記ヘテロ接合面における不純物の分布が変化するのを抑制することができる。

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第２の実施形態に係る半導体装置の製造方法では、半導体材料として、４Ｈのポリタイプを持つ炭化珪素を用いているが、特にこれに限定されるものでなく、他のポリタイプでも良い。同様に、半導体材料として、炭化珪素を用いているが、特にこれに限定されるものでなく、窒化ガリウムやダイヤモンドを用いることもできる。

また、第１乃至第２の実施形態に係る半導体装置の製造方法では、ヘテロ半導体材料として、多結晶シリコンを用いているが、特にこれに限定されるものでなく、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウムなどを用いても良い。同様に、ヘテロ半導体材料として、単結晶シリコン、アモルファスシリコンを用いても良い。

また、第１乃至第２の実施形態に係る半導体装置の製造方法では、Ｎ＋型多結晶シリコン３の導電型として、Ｎ＋型を用いているが、特にこれに限定されるものでなく、Ｎ−型、ノンドープ型、Ｐ−型などを用いることもできる。ノンドープ型またはＰ−型を用いた場合、ゲート電圧印加時に、ノンドープ型またはＰ−型多結晶シリコンとゲート絶縁膜（熱酸化膜）５の界面近傍に反転層が生じ、デバイスがオン状態となる。

また、第１乃至第２の実施形態では、Ｎ−型炭化珪素エピタキシャル層２上のゲート絶縁膜（熱酸化膜）５の膜厚を数Å〜数１０Åとしているが、特にこれに限定されるものでなく、何Åでも良い。同様に、ゲート絶縁膜（堆積膜）４の膜厚を１０００Åとしているが、特にこれに限定されるものでなく、何Åでも良い。しかし、図４に示したように、ゲート絶縁膜（堆積膜）４の膜厚が厚い程、ゲート絶縁膜（熱酸化膜）５の膜厚をより均一にできる。また、Ｎ＋型多結晶シリコン３上に形成された絶縁膜の膜厚とＮ−型炭化珪素エピタキシャル層２上に形成された絶縁膜の膜厚との差を、数１００Åとしているが、特にこれに限定されるものでない。少なくとも、Ｎ＋型多結晶シリコン３上に形成された絶縁膜の膜厚が、Ｎ−型炭化珪素エピタキシャル層２上に形成された絶縁膜の膜厚の２倍以下であれば良い。

本発明の第１の実施形態に係る半導体装置の製造方法で製造された半導体装置の構成を示す断面図 本発明の第１の実施形態に係る半導体装置の製造方法を示す断面工程図 図２に続く断面工程図 シリコンの酸化レートの変化を示す模式図 本発明の第２の実施形態に係る半導体装置の製造方法を示す断面工程図 図５に続く断面工程図

符号の説明

1 Ｎ＋型炭化珪素基体、２ Ｎ−型炭化珪素エピタキシャル層、
３ Ｎ＋型多結晶シリコン、４ ゲート絶縁膜（堆積膜）、
５ ゲート絶縁膜（熱酸化膜）、６ ゲート電極、７ ソース電極、
８ ドレイン電極、９ 層間絶縁膜、１０ 多結晶シリコン、
１１ レジストマスク、２０ Ｎ型不純物

Claims (5)

1. 半導体材料を基材とする半導体基体と、
   前記半導体基体の一主面の一部に接触し、前記半導体材料とバンドギャップが異なるヘテロ半導体材料を基材とするヘテロ半導体領域と、
   少なくとも前記ヘテロ半導体領域の側面及び前記ヘテロ半導体領域が形成されていない前記半導体基体の表面にまたがって形成された絶縁膜と、
   を有する半導体装置の製造方法であって、
   前記半導体基体の前記一主面に不純物を含まない前記ヘテロ半導体材料を堆積させ、その後一部の前記ヘテロ半導体材料を除去して前記ヘテロ半導体領域を形成する第１の工程と、
   前記第１の工程の後に、少なくとも前記ヘテロ半導体領域の側面及び前記ヘテロ半導体領域が形成されていない前記半導体基体の表面にまたがって第１の絶縁膜を堆積する第２の工程と、
   前記第２の工程の後に、酸化雰囲気中で熱処理し、前記第１の絶縁膜下の前記半導体基体と前記ヘテロ半導体材料を酸化して前記絶縁膜を形成する第３の工程と、
   前記第３の工程の後に、前記ヘテロ半導体領域に不純物を導入する第４の工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第３の工程は、ウェット酸化、ドライ酸化、パイロジェニック酸化のうちいずれかの工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記絶縁膜を介して、前記へテロ接合部の一部と接するゲート電極と、
   前記ヘテロ半導体領域に接続するソース電極と、
   前記半導体基体にオーミック接続するドレイン電極とを有する請求項１または２に記載の半導体装置の製造方法。
4. 前記半導体材料は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれかであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 前記ヘテロ半導体材料は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。

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