JPH0820941B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0820941B2 JPH0820941B2 JP61211727A JP21172786A JPH0820941B2 JP H0820941 B2 JPH0820941 B2 JP H0820941B2 JP 61211727 A JP61211727 A JP 61211727A JP 21172786 A JP21172786 A JP 21172786A JP H0820941 B2 JPH0820941 B2 JP H0820941B2
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- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔概 要〕 マイクロプロセッサ（MPU）の内のレジスタと外部の
レジスタのデータ間の演算を行う場合のMPUのデータ処
理制御方式において、MPU内にデータレジスタを設け、
演算処理サイクルの最初の１サイクルだけ外部レジスタ
をセレクトし、そのデータをデータレジスタにセットす
ると共に外部レジスタをMPUより解放して外部からアク
セス可能にした後、次のサイクルでデータレジスタのデ
ータを読み出して演算を行う。これにより、システム全
体のデータ処理効率を向上させ、回路構成を簡単化する
ことが出来る。
レジスタのデータ間の演算を行う場合のMPUのデータ処
理制御方式において、MPU内にデータレジスタを設け、
演算処理サイクルの最初の１サイクルだけ外部レジスタ
をセレクトし、そのデータをデータレジスタにセットす
ると共に外部レジスタをMPUより解放して外部からアク
セス可能にした後、次のサイクルでデータレジスタのデ
ータを読み出して演算を行う。これにより、システム全
体のデータ処理効率を向上させ、回路構成を簡単化する
ことが出来る。
本発明は、マイクロプロセッサのデータ処理制御方
式、特に、マイクロプロセッサの外部にあるレジスタの
テータとマイクロプロセッサの内部にあるレジスタのデ
ータ間の演算を行う場合のデータ処理制御方式に関す
る。
式、特に、マイクロプロセッサの外部にあるレジスタの
テータとマイクロプロセッサの内部にあるレジスタのデ
ータ間の演算を行う場合のデータ処理制御方式に関す
る。
マイクロプロセッサにおいては、その内部のレジスタ
にある各データ間の演算処理の他、マイクロプロセッサ
の外部にあるレジスタのデータとマイクロプロセッサの
内部レジスタのデータ間の演算が行われる。
にある各データ間の演算処理の他、マイクロプロセッサ
の外部にあるレジスタのデータとマイクロプロセッサの
内部レジスタのデータ間の演算が行われる。
第４図は、外部レジスタのデータを対象とする従来の
マイクロプロセッサのデータ処理制御方式をブロック図
で示したものである。
マイクロプロセッサのデータ処理制御方式をブロック図
で示したものである。
第４図において、30は１チップ形のマイクロプロセッ
サ（MPU）であり、40は外部レジスタである。
サ（MPU）であり、40は外部レジスタである。
MPU30において、31は汎用の内部レジスタで、演算さ
れるデータ及び演算結果が格納される。32はＡバスマル
チプレクサ（ＡバスMPX）で、内部レジスタ31からの入
力データ、他の演算部（図示せず）からの入力データ及
び外部レジスタ40からの入力データ中の一つを選択す
る。33はＢバスマルチプレクサ（ＢバスMPX）で、内部
レジスタ31及び他の演算部からの入力データの一方を選
択する。34は演算部（ALU）で、ＡバスMPX32及びＢバス
MPX33から入力されたデータ間の演算を行う。35は外部
レジスタセレクト回路（XRSEL回路）で、外部レジスタ4
0をセレクトする外部レジスタセレクト信号（XRSEL信
号）を発生する。36は外部レジスタアドレスレジスタ
（XRADレジスタ）で、外部レジスタ40をアクセスする外
部レジスタアドレス（XRアドレス）がセットされる。
れるデータ及び演算結果が格納される。32はＡバスマル
チプレクサ（ＡバスMPX）で、内部レジスタ31からの入
力データ、他の演算部（図示せず）からの入力データ及
び外部レジスタ40からの入力データ中の一つを選択す
る。33はＢバスマルチプレクサ（ＢバスMPX）で、内部
レジスタ31及び他の演算部からの入力データの一方を選
択する。34は演算部（ALU）で、ＡバスMPX32及びＢバス
MPX33から入力されたデータ間の演算を行う。35は外部
レジスタセレクト回路（XRSEL回路）で、外部レジスタ4
0をセレクトする外部レジスタセレクト信号（XRSEL信
号）を発生する。36は外部レジスタアドレスレジスタ
（XRADレジスタ）で、外部レジスタ40をアクセスする外
部レジスタアドレス（XRアドレス）がセットされる。
41は外部レジスタマルチプレクサ（XRMPX）で、MPU30
の演算部34からの入力データ及び外部のハードウエア
（図示せず）からの入力データの一方を選択して、外部
レジスタ40の所定箇所に格納する。
の演算部34からの入力データ及び外部のハードウエア
（図示せず）からの入力データの一方を選択して、外部
レジスタ40の所定箇所に格納する。
次に、第４図の動作を、第５図の動作タイミングチャ
ートを参照して説明する。
ートを参照して説明する。
第５図において、CK1,CK2等はMPU制御用のクロック
で、クロックCK1とCK2間、CK2とCK3間等でそれぞれ１サ
イクルを形成する（第５図（ａ））。
で、クロックCK1とCK2間、CK2とCK3間等でそれぞれ１サ
イクルを形成する（第５図（ａ））。
クロックCK1の立下り時点t1からクロックCK3の立下り
時点t3までの２サイクル間において、MPU30で演算処理
が行われる（第５図（ｂ））。それと共に、XRSEL回路3
5は、XRSEL信号を発生して、t1〜t3の２サイクル期間に
外部レジスタ41をセレクトする（第５図（ｃ））。XRSE
L信号によりセレクトされているt1〜t3の２サイクル期
間において、MPU30以外は、外部レジスタ41にアクセス
することが出来ない。
時点t3までの２サイクル間において、MPU30で演算処理
が行われる（第５図（ｂ））。それと共に、XRSEL回路3
5は、XRSEL信号を発生して、t1〜t3の２サイクル期間に
外部レジスタ41をセレクトする（第５図（ｃ））。XRSE
L信号によりセレクトされているt1〜t3の２サイクル期
間において、MPU30以外は、外部レジスタ41にアクセス
することが出来ない。
クロックCK1の立下り時点t1において内部レジスタ31
はアクセスされると、読み出されたデータは、ＢバスMP
X33に送られる（第５図（ｅ））。
はアクセスされると、読み出されたデータは、ＢバスMP
X33に送られる（第５図（ｅ））。
一方、クロックCK1の立下り時点t1においてXRSEL信号
が発生されると共に、XRADレジスタ36よりアドレスが読
み出されて、外部レジスタ40をアクセスする。MPU30の
他に図示しないMPUが多数存在するために、外部レジス
タ40からのデータ読出しは、内部レジスタの読出しより
も送れて行われる（第５図（ｄ））。
が発生されると共に、XRADレジスタ36よりアドレスが読
み出されて、外部レジスタ40をアクセスする。MPU30の
他に図示しないMPUが多数存在するために、外部レジス
タ40からのデータ読出しは、内部レジスタの読出しより
も送れて行われる（第５図（ｄ））。
後半のサイクル（t2〜t3）において、ＡバスMPX32は
外部レジスタ40のデータを選択し、ＢバスMPX33は内部
レジスタ31のデータを選択してALU34に加える。
外部レジスタ40のデータを選択し、ＢバスMPX33は内部
レジスタ31のデータを選択してALU34に加える。
ALU34において所定の演算が終了すると（第５図
（ｆ））、次のサイクルにおいて、演算結果は内部レジ
スタ31又はXRMPX41を介して外部レジスタ40の所定の箇
所に格納される（第５図（ｇ））。
（ｆ））、次のサイクルにおいて、演算結果は内部レジ
スタ31又はXRMPX41を介して外部レジスタ40の所定の箇
所に格納される（第５図（ｇ））。
以上の処理を繰り返すことにより、２サイクル単位で
演算が行われる。
演算が行われる。
従来のマイクロプロセッサのデータ処理制御方式は、
前述の様に、２サイクル単位で演算が行われ、この間外
部レジスタ40はMPU30によってセレクトされていた。そ
して、このMPU30によってセレクトされている２サイク
ル期間、周辺装置等外部のハードウエアは外部レジスタ
31をアクセスすることが出来ず待たされることになる。
前述の様に、２サイクル単位で演算が行われ、この間外
部レジスタ40はMPU30によってセレクトされていた。そ
して、このMPU30によってセレクトされている２サイク
ル期間、周辺装置等外部のハードウエアは外部レジスタ
31をアクセスすることが出来ず待たされることになる。
この為、外部の周辺装置を含むシステム全体のデータ
処理効率が低下するという問題があった。
処理効率が低下するという問題があった。
又、MPU30が演算処理を行っている後半の１サイクル
（t2〜t3）中に、外部から外部レジスタ40をアクセスし
てデータの書込みを行うと、MPU30の読出しデータの内
容に変更が生じる恐れがある。この為、前半の１サイク
ルの他に後半の１サイクル期間中においても外部からの
アクセスを禁止する特別のハード回路を設けなければな
らないという問題があった。
（t2〜t3）中に、外部から外部レジスタ40をアクセスし
てデータの書込みを行うと、MPU30の読出しデータの内
容に変更が生じる恐れがある。この為、前半の１サイク
ルの他に後半の１サイクル期間中においても外部からの
アクセスを禁止する特別のハード回路を設けなければな
らないという問題があった。
本発明は、MPU30によって演算が行われ処理サイクル
期間中の最初の１サイクルだけ外部レジスタ40をサイク
ルし、以降の処理サイクルでは外部レジスタ40をMPU30
より解放して外部からアクセス可能とすることにより、
システム全体のデータ処理効率を向上させると共に、外
部からの外部レジスタ40へのデータ書込みを禁止する特
別な回路を不要にしたマイクロプロセッサのデータ処理
制御方式を提供することを目的とする。
期間中の最初の１サイクルだけ外部レジスタ40をサイク
ルし、以降の処理サイクルでは外部レジスタ40をMPU30
より解放して外部からアクセス可能とすることにより、
システム全体のデータ処理効率を向上させると共に、外
部からの外部レジスタ40へのデータ書込みを禁止する特
別な回路を不要にしたマイクロプロセッサのデータ処理
制御方式を提供することを目的とする。
本発明の講じた解決手段を、第１図を参照して説明す
る。第１図は、本発明の原理説明図である。
る。第１図は、本発明の原理説明図である。
第１図において、10はマイクロプロセッサ（MPU）で
あり、20は外部レジスタである。
あり、20は外部レジスタである。
MPU10において、11は内部レジスタで、演算データが
格納される。12は演算手段で、入力データに対する演算
処理を行う。
格納される。12は演算手段で、入力データに対する演算
処理を行う。
XRSEL信号は、外部レジスタ20をセレクトする信号で
あり、MPU10又はMPU10の外部から供給される。XRアドレ
スは外部レジスタ20をアクセスするアドレスで、MPU10
又はMPU10の外部から供給される。
あり、MPU10又はMPU10の外部から供給される。XRアドレ
スは外部レジスタ20をアクセスするアドレスで、MPU10
又はMPU10の外部から供給される。
13はデータレジスタで、外部レジスタ20より読み出さ
れたデータがセットされる。データレジスタ13から読み
出されたデータは、演算手段12に供給される。なお、こ
のデータレジスタは、MPU10内に既存するレジスタをデ
ータレジスタとして用いる様にしてもよい。
れたデータがセットされる。データレジスタ13から読み
出されたデータは、演算手段12に供給される。なお、こ
のデータレジスタは、MPU10内に既存するレジスタをデ
ータレジスタとして用いる様にしてもよい。
第１図の動作を、第２図の動作タイミングチャートを
参照して説明する。
参照して説明する。
第２図において、CK1,CK2等はMPU制御用のクロック
で、隣接するクロック間が１サイクルを形成する（第２
図（ａ））。
で、隣接するクロック間が１サイクルを形成する（第２
図（ａ））。
MPU10は、クロックCK1の立下り時点t1からクロックCK
3の立下り時点t3までの２サイクル間において、所定の
演算処理を行う（第２図（ｂ））。なお、この２サイク
ルは、クロックCK1及びCK3の立上り時点間の２サイクル
でもよい。
3の立下り時点t3までの２サイクル間において、所定の
演算処理を行う（第２図（ｂ））。なお、この２サイク
ルは、クロックCK1及びCK3の立上り時点間の２サイクル
でもよい。
一方、XRSEL信号は、最初の第１サイクル期間即ちク
ロックCK1及びCK2の立下り時点t1とt2間の１サイクル期
間だけ外部レジスタ20をセレクトする（第２図
（ｃ））。
ロックCK1及びCK2の立下り時点t1とt2間の１サイクル期
間だけ外部レジスタ20をセレクトする（第２図
（ｃ））。
XRアドレスは、この外部レジスタ20がセレクトされて
いる１サイクル期間（t1〜t2）において外部レジスタ20
をアクセスして、データの読出しを行う（第２図
（ｄ））。
いる１サイクル期間（t1〜t2）において外部レジスタ20
をアクセスして、データの読出しを行う（第２図
（ｄ））。
外部レジスタ20より読み出されたデータは、次の後半
の第２サイクル（t2〜t3）において、MPU10にあるデー
タレジスタ13にセットされる。これにより外部レジスタ
20は、MPU10より解放される（第２図（ｅ））。外部レ
ジスタ20からデータレジスタ13へのデータ転送処理は、
後半の第２サイクル（t2〜t3）の最初において終了する
ので、後半の第２サイクル（t2〜t3）に入ると直ちに外
部レジスタ20を解放状態にして、外部からアクセスして
データの書込み及び読出しを可能にしても、実際の書込
みや読出しは第２図（ｄ）に示す様に時間遅れがあるの
で問題は生じない。
の第２サイクル（t2〜t3）において、MPU10にあるデー
タレジスタ13にセットされる。これにより外部レジスタ
20は、MPU10より解放される（第２図（ｅ））。外部レ
ジスタ20からデータレジスタ13へのデータ転送処理は、
後半の第２サイクル（t2〜t3）の最初において終了する
ので、後半の第２サイクル（t2〜t3）に入ると直ちに外
部レジスタ20を解放状態にして、外部からアクセスして
データの書込み及び読出しを可能にしても、実際の書込
みや読出しは第２図（ｄ）に示す様に時間遅れがあるの
で問題は生じない。
一方、内部レジスタ11のデータは、最初の第１サイク
ル（t1〜t2）において読み出され、次の後半サイクル
（t2〜t3）まで読出し状態が保持される（第２図
（ｆ））。
ル（t1〜t2）において読み出され、次の後半サイクル
（t2〜t3）まで読出し状態が保持される（第２図
（ｆ））。
後半の第２サイクル（t2〜t3）において、演算手段12
は、内部レジスタ11から読み出されたデータとデータレ
ジスタ13から読み出されたデータに対して所定の演算を
行う（第２図（ｇ））。演算結果は、次のサイクルにお
いて、内部レジスタ11の所定箇所に格納される（第２図
（ｈ））。
は、内部レジスタ11から読み出されたデータとデータレ
ジスタ13から読み出されたデータに対して所定の演算を
行う（第２図（ｇ））。演算結果は、次のサイクルにお
いて、内部レジスタ11の所定箇所に格納される（第２図
（ｈ））。
なお、処理サイクルが２サイクル以上である場合も同
様である。
様である。
以上の様にすることにより、MPU10によって演算が行
われる処理サイクル期間中の最初の１サイクルだけ外部
レジスタ20がセレクトされ、後半の処理サイクルでは外
部レジスタ20が解放される。この結果、外部から外部レ
ジスタへのアクセスが可能となり、システム全体のデー
タ処理効率を向上させることが出来る。又、後半の処理
サイクルにおいて外部から外部レジスタ20へ自由にアク
セスすることが可能であるので、後半の処理サイクルに
おいてアクセスを禁止する回路を設ける必要が無くな
り、全体の回路を簡単化することが出来る。
われる処理サイクル期間中の最初の１サイクルだけ外部
レジスタ20がセレクトされ、後半の処理サイクルでは外
部レジスタ20が解放される。この結果、外部から外部レ
ジスタへのアクセスが可能となり、システム全体のデー
タ処理効率を向上させることが出来る。又、後半の処理
サイクルにおいて外部から外部レジスタ20へ自由にアク
セスすることが可能であるので、後半の処理サイクルに
おいてアクセスを禁止する回路を設ける必要が無くな
り、全体の回路を簡単化することが出来る。
本発明の一実施例を、第２図及び第３図を参照して説
明する。第３図は、本発明の一実施例の構成のブロック
説明図であり、第２図は、実施例の動作タイミングチャ
ートとしても用いられる。
明する。第３図は、本発明の一実施例の構成のブロック
説明図であり、第２図は、実施例の動作タイミングチャ
ートとしても用いられる。
（Ａ）実施例の構成 第３図において、MPU10、内部レジスタ11、演算手段1
2、データレジスタ13、外部レジスタ20については、第
１図で説明した通りである。
2、データレジスタ13、外部レジスタ20については、第
１図で説明した通りである。
演算手段12において、121はＡバスマルチプレクサ
（ＡバスMPX）で、内部レジスタ11からの入力データ、
他の演算部（図示せず）からの入力データ及びデータレ
ジスタ13からの入力データ中の一つを選択する。122は
Ｂバスマルチプレクサ（ＢバスMPX）で、内部レジスタ1
1及び他の演算部からの入力データの一方を選択する。
（ＡバスMPX）で、内部レジスタ11からの入力データ、
他の演算部（図示せず）からの入力データ及びデータレ
ジスタ13からの入力データ中の一つを選択する。122は
Ｂバスマルチプレクサ（ＢバスMPX）で、内部レジスタ1
1及び他の演算部からの入力データの一方を選択する。
123は演算部（ALU）で、ＡバスMPX121及びＢバスMPX1
22から入力されたデータ間の演算を行う。
22から入力されたデータ間の演算を行う。
14は外部レジスタセレクト回路（XRSEL回路）で、外
部レジスタセレクト信号（XRSEL信号）を発生する。15
は外部レジスタアドレスレジスタ（XRADレジスタ）で、
外部レジスタ20をアクセスする外部レジスタアドレス
（XRアドレス）がセットされる。
部レジスタセレクト信号（XRSEL信号）を発生する。15
は外部レジスタアドレスレジスタ（XRADレジスタ）で、
外部レジスタ20をアクセスする外部レジスタアドレス
（XRアドレス）がセットされる。
21は外部レジスタマルチプレクサ（XRMPX）で、MPU10
の演算部123からの入力データ及び外部のハートウエア
（図示せず）からの入力データの一方を選択して、外部
レジスタ20の所定箇所に格納する。
の演算部123からの入力データ及び外部のハートウエア
（図示せず）からの入力データの一方を選択して、外部
レジスタ20の所定箇所に格納する。
（Ｂ）実施例の動作 実施例の動作を、第２図の動作タイミングチャートを
参照して説明する。
参照して説明する。
MPU10は、クロックCK1の立下り時点t1からクロックCK
3の立下り時点t3までの２サイクル間において、所定の
演算処理を行う（第２図（ｂ））。
3の立下り時点t3までの２サイクル間において、所定の
演算処理を行う（第２図（ｂ））。
一方、XRSEL回路14は、XRSEL信号を発生して、最初の
１サイクル期間即ち、クロックCK1及びCK2の立下り時点
t1とt2間の１サイクル期間だけ外部レジスタ20をセレク
トする（第２図（ｃ））。
１サイクル期間即ち、クロックCK1及びCK2の立下り時点
t1とt2間の１サイクル期間だけ外部レジスタ20をセレク
トする（第２図（ｃ））。
XRADレジスタ15より読み出されたXRアドレスは、この
外部レジスタ20がセレクトされている１サイクル期間
（t1〜t2）において外部レジスタ20をアクセスして、デ
ータの読出しを行う（第２図（ｄ））。
外部レジスタ20がセレクトされている１サイクル期間
（t1〜t2）において外部レジスタ20をアクセスして、デ
ータの読出しを行う（第２図（ｄ））。
外部レジスタ20より読み出されたデータは、次の後半
サイクル（t2〜t3）の最初において、データレジスタ13
にセットされる（第２図（ｅ））。これにより、後半サ
イクルでは外部レジスタ20がMPU10から解放されるの
で、外部のハードウエアより外部レジスタ20を自由にア
クセスすることが可能となる。
サイクル（t2〜t3）の最初において、データレジスタ13
にセットされる（第２図（ｅ））。これにより、後半サ
イクルでは外部レジスタ20がMPU10から解放されるの
で、外部のハードウエアより外部レジスタ20を自由にア
クセスすることが可能となる。
一方、内部レジスタ11のデータは、最初のサイクル
（t1〜t2）において読み出され、次の後半サイクル（t2
〜t3）まで読出し状態が保持される（第２図（ｆ））。
（t1〜t2）において読み出され、次の後半サイクル（t2
〜t3）まで読出し状態が保持される（第２図（ｆ））。
後半のサイクル（t2〜t3）において、ＡバスMPX121は
データレジスタ13のテータを選択し、ＢバスMPX122は内
部レジスタ123のデータを選択してALU123に加える。
データレジスタ13のテータを選択し、ＢバスMPX122は内
部レジスタ123のデータを選択してALU123に加える。
ALU123は、後半のサイクル（t2〜t3）において所定の
演算処理を行う（第２図（ｇ）。次のサイクルにおい
て、演算結果は、内部レジスタ11の所定の箇所に格納さ
れる（第２図（ｈ））。
演算処理を行う（第２図（ｇ）。次のサイクルにおい
て、演算結果は、内部レジスタ11の所定の箇所に格納さ
れる（第２図（ｈ））。
以上説明した様に、本発明によれば次の諸効果が得ら
れる。
れる。
（イ）MPUによって演算が行われる演算処理サイクル期
間中の最初の１サイクルだけ外部レジスタがセレクトさ
れ、次のサイクル以後は外部レジスタはMPUより解放さ
れて外部から自由にアクセスが可能となるので、外部ハ
ードウエアの待ち合せが少くなりシステム全体のデータ
処理効率を向上させることか出来る。
間中の最初の１サイクルだけ外部レジスタがセレクトさ
れ、次のサイクル以後は外部レジスタはMPUより解放さ
れて外部から自由にアクセスが可能となるので、外部ハ
ードウエアの待ち合せが少くなりシステム全体のデータ
処理効率を向上させることか出来る。
（ロ）MPUが外部レジスタのデータを対象とする演算処
理の全サイクル期間において外部レジスタを外部からア
クセスすることを禁止する回路が不要となるので、全体
の回路を簡単化することが出来る。
理の全サイクル期間において外部レジスタを外部からア
クセスすることを禁止する回路が不要となるので、全体
の回路を簡単化することが出来る。
第１図……本発明の原理説明図、 第２図……本発明及び実施例の動作タイミングチャー
ト、 第３図……本発明の一実施例の構成の説明図、 第４図……従来のマイクロプロセッサのデータ処理制御
方式の説明図、 第５図……従来のマイクロプロセッサのデータ処理制御
方式の動作タイミングチャート。 第１図及び第３図において、 10……マイクロプロセッサ（MPU）、11……内部レジス
タ、12……演算手段、13……データレジスタ、14……外
部レジスタセレクト（XRSEL）回路、15……外部レジス
タアドレス（XRAD）レジスタ、20……外部レジスタ。
ト、 第３図……本発明の一実施例の構成の説明図、 第４図……従来のマイクロプロセッサのデータ処理制御
方式の説明図、 第５図……従来のマイクロプロセッサのデータ処理制御
方式の動作タイミングチャート。 第１図及び第３図において、 10……マイクロプロセッサ（MPU）、11……内部レジス
タ、12……演算手段、13……データレジスタ、14……外
部レジスタセレクト（XRSEL）回路、15……外部レジス
タアドレス（XRAD）レジスタ、20……外部レジスタ。
Claims (1)
- 【請求項１】内部に内部レジスタ（11）及び演算手段
（12）を備え、第１サイクルで外部に設けられた外部レ
ジスタ（20）のセレクトを行い、第２サイクルで内部レ
ジスタ（11）と外部レジスタ（20）のデータ間の演算を
行うマイクロプロセッサ（10）において、 （ａ） 内部に外部レジスタ（20）から読み出されたデ
ータがセットされるデータレジスタ（13）と、 （ｂ） 第１サイクルのみ外部レジスタ（20）をセレク
トして、外部レジスタ（20）のデータを読み出してデー
タレジスタ（13）にセットする手段と、 （ｃ） 第２サイクルにおいて、演算手段（12）により
データレジスタ（13）と内部レジスタ（11）のデータ間
の演算処理を行う手段と、を備えたことを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211727A JPH0820941B2 (ja) | 1986-09-10 | 1986-09-10 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61211727A JPH0820941B2 (ja) | 1986-09-10 | 1986-09-10 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6368924A JPS6368924A (ja) | 1988-03-28 |
| JPH0820941B2 true JPH0820941B2 (ja) | 1996-03-04 |
Family
ID=16610600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211727A Expired - Fee Related JPH0820941B2 (ja) | 1986-09-10 | 1986-09-10 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0820941B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178832A (ja) * | 1988-12-29 | 1990-07-11 | Fujitsu Ten Ltd | 演算装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134443A (en) * | 1979-04-04 | 1980-10-20 | Fujitsu Ltd | Data processing unit |
-
1986
- 1986-09-10 JP JP61211727A patent/JPH0820941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6368924A (ja) | 1988-03-28 |
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