JPH08203974A - 半導体試験装置の電源供給回路 - Google Patents
半導体試験装置の電源供給回路Info
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- JPH08203974A JPH08203974A JP3161795A JP3161795A JPH08203974A JP H08203974 A JPH08203974 A JP H08203974A JP 3161795 A JP3161795 A JP 3161795A JP 3161795 A JP3161795 A JP 3161795A JP H08203974 A JPH08203974 A JP H08203974A
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- JP
- Japan
- Prior art keywords
- power supply
- test head
- cables
- low dropout
- load
- Prior art date
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- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Control Of Voltage And Current In General (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ−ＦＥＴのＯＮ／ＯＦＦにより生ず
るＣＭＯＳ回路の電源電圧変動をなくすることで、伝搬
遅延時間の変動をなくし、本体とテストヘッド間のケー
ブル本数を少なくすることで、テストヘッドの重量を軽
くし、外観上においても見栄えのよいケーブル処理がで
きる半導体試験装置の電源供給回路を実現する。 【構成】 半導体試験装置の本体１０内に、負荷２２で
必要な値よりも大きい電圧を発生するテストヘッド用電
源を設け、テストヘッド２０内の各負荷２２の直近にそ
れぞれ配置した低ドロップアウトレギュレータ２１を設
け、テストヘッド用電源１１と低ドロップアウトレギュ
レータ２１とを接続するケーブル３１を設ける。
るＣＭＯＳ回路の電源電圧変動をなくすることで、伝搬
遅延時間の変動をなくし、本体とテストヘッド間のケー
ブル本数を少なくすることで、テストヘッドの重量を軽
くし、外観上においても見栄えのよいケーブル処理がで
きる半導体試験装置の電源供給回路を実現する。 【構成】 半導体試験装置の本体１０内に、負荷２２で
必要な値よりも大きい電圧を発生するテストヘッド用電
源を設け、テストヘッド２０内の各負荷２２の直近にそ
れぞれ配置した低ドロップアウトレギュレータ２１を設
け、テストヘッド用電源１１と低ドロップアウトレギュ
レータ２１とを接続するケーブル３１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、テストヘッド内の電源
電圧を安定にする半導体試験装置の電源供給回路に関す
るものである。
電圧を安定にする半導体試験装置の電源供給回路に関す
るものである。
【０００２】
【従来の技術】図２にテストヘッドへの電源供給の従来
の構成を示す。この場合、テストヘッド用電源１１は、
テストヘッド２０をケーブル３０を介して接続する半導
体試験装置の本体１０内にあり、テストヘッド２０内の
負荷２２とは、例えば４ｍ程度の長い電源ケーブルで接
続されている。負荷２２でＣＭＯＳ−ＦＥＴのＯＮ／Ｏ
ＦＦにより生じる電流変動があると、電源ケーブルの抵
抗成分で、負荷２２に対する電源電圧変動が起こる。そ
こで、この電源電圧変動を小さくするため電源ケーブル
の本数を増やし、例えば５０本といった多数本の電源ケ
ーブルを並列に接続して、電源ケーブルの抵抗成分を小
さくしている。
の構成を示す。この場合、テストヘッド用電源１１は、
テストヘッド２０をケーブル３０を介して接続する半導
体試験装置の本体１０内にあり、テストヘッド２０内の
負荷２２とは、例えば４ｍ程度の長い電源ケーブルで接
続されている。負荷２２でＣＭＯＳ−ＦＥＴのＯＮ／Ｏ
ＦＦにより生じる電流変動があると、電源ケーブルの抵
抗成分で、負荷２２に対する電源電圧変動が起こる。そ
こで、この電源電圧変動を小さくするため電源ケーブル
の本数を増やし、例えば５０本といった多数本の電源ケ
ーブルを並列に接続して、電源ケーブルの抵抗成分を小
さくしている。
【０００３】
【発明が解決しようとする課題】以上のように多数本の
電源ケーブルを並列接続し、電源ケーブルの抵抗成分を
小さくしているが、それでも次のような欠点がある。 （イ） ＣＭＯＳ−ＦＥＴのＯＮ／ＯＦＦによる生じる
電流変動があると、多数本の電源ケーブルを並列接続し
ても、負荷２２に対する電源電圧変動が発生する。この
電源電圧変動は、ＣＭＯＳ回路の伝搬遅延時間Ｔｐｄを
変化させる。半導体試験装置にとって、時間軸の安定性
は重要であり、電源電圧変動による伝搬遅延時間の変動
は欠点の一つである。 （ロ） 本体１０とテストヘッド２０との間には、多数
本の電源ケーブルの他に信号ケーブルも多数本あり、ケ
ーブル３０を含めたテストヘッド２０の重量が重くな
り、テストヘッドの移動が困難であるという欠点があ
る。また、多数本のケーブルの処理は、外観上において
も難しい。 本発明は、ＣＭＯＳ−ＦＥＴのＯＮ／ＯＦＦにより生ず
るＣＭＯＳ回路の電源電圧変動をなくすることで、伝搬
遅延時間の変動をなくし、本体とテストヘッド間のケー
ブル本数を少なくすることで、テストヘッドの重量を軽
くし、外観上においても見栄えのよいケーブル処理がで
きる半導体試験装置の電源供給回路を実現することを目
的とする。
電源ケーブルを並列接続し、電源ケーブルの抵抗成分を
小さくしているが、それでも次のような欠点がある。 （イ） ＣＭＯＳ−ＦＥＴのＯＮ／ＯＦＦによる生じる
電流変動があると、多数本の電源ケーブルを並列接続し
ても、負荷２２に対する電源電圧変動が発生する。この
電源電圧変動は、ＣＭＯＳ回路の伝搬遅延時間Ｔｐｄを
変化させる。半導体試験装置にとって、時間軸の安定性
は重要であり、電源電圧変動による伝搬遅延時間の変動
は欠点の一つである。 （ロ） 本体１０とテストヘッド２０との間には、多数
本の電源ケーブルの他に信号ケーブルも多数本あり、ケ
ーブル３０を含めたテストヘッド２０の重量が重くな
り、テストヘッドの移動が困難であるという欠点があ
る。また、多数本のケーブルの処理は、外観上において
も難しい。 本発明は、ＣＭＯＳ−ＦＥＴのＯＮ／ＯＦＦにより生ず
るＣＭＯＳ回路の電源電圧変動をなくすることで、伝搬
遅延時間の変動をなくし、本体とテストヘッド間のケー
ブル本数を少なくすることで、テストヘッドの重量を軽
くし、外観上においても見栄えのよいケーブル処理がで
きる半導体試験装置の電源供給回路を実現することを目
的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電源供給回路においては、次のような構成
としている。つまり、半導体試験装置の本体１０内に、
負荷２２で必要な値よりも大きい電圧を発生するテスト
ヘッド用電源を設け、テストヘッド２０内の各負荷２２
の直近にそれぞれ配置した低ドロップアウトレギュレー
タ２１を設け、テストヘッド用電源１１と低ドロップア
ウトレギュレータ２１とを接続するケーブル３１を設け
ている。
に、本発明の電源供給回路においては、次のような構成
としている。つまり、半導体試験装置の本体１０内に、
負荷２２で必要な値よりも大きい電圧を発生するテスト
ヘッド用電源を設け、テストヘッド２０内の各負荷２２
の直近にそれぞれ配置した低ドロップアウトレギュレー
タ２１を設け、テストヘッド用電源１１と低ドロップア
ウトレギュレータ２１とを接続するケーブル３１を設け
ている。
【０００５】
【作用】上記のように構成された電源供給回路において
は、負荷２２の直近にそれぞれ低ドロップアウトレギュ
レータ２１を設けることでＣＭＯＳ回路の電源電圧変動
をなくすことができる。この結果、ＣＭＯＳ回路の電源
電圧変動による伝搬遅延時間の変動をなくすことができ
る。また、本体とテストヘッド間のケーブル本数を少な
くでき、ケーブルを含めたテストヘッドの重量が軽くな
る。ケーブル本数の削減により、外観上においても見栄
えのよいケーブル処理ができる。
は、負荷２２の直近にそれぞれ低ドロップアウトレギュ
レータ２１を設けることでＣＭＯＳ回路の電源電圧変動
をなくすことができる。この結果、ＣＭＯＳ回路の電源
電圧変動による伝搬遅延時間の変動をなくすことができ
る。また、本体とテストヘッド間のケーブル本数を少な
くでき、ケーブルを含めたテストヘッドの重量が軽くな
る。ケーブル本数の削減により、外観上においても見栄
えのよいケーブル処理ができる。
【０００６】
【実施例】図１に本発明の実施例を示す。この電源供給
回路は、半導体試験装置の本体１０内に設けた、負荷２
２で必要な値よりも若干大きい、例えば１Ｖ大きい電圧
を発生するテストヘッド用電源１１と、テストヘッド２
０内の負荷２２、例えばＣＭＯＳ回路の直近に配置した
低ドロップアウトレギュレータ２１と、テストヘッド用
電源１１と低ドロップアウトレギュレータ２１とを接続
するケーブル３１とで構成される。
回路は、半導体試験装置の本体１０内に設けた、負荷２
２で必要な値よりも若干大きい、例えば１Ｖ大きい電圧
を発生するテストヘッド用電源１１と、テストヘッド２
０内の負荷２２、例えばＣＭＯＳ回路の直近に配置した
低ドロップアウトレギュレータ２１と、テストヘッド用
電源１１と低ドロップアウトレギュレータ２１とを接続
するケーブル３１とで構成される。
【０００７】この電源供給回路においては、テストヘッ
ド用電源１１から電圧を負荷２２に直接加えるのではな
く、これらの間に低ドロップアウトレギュレータ２１を
介して電圧を供給する構成になっている。テストヘッド
用電源１１の電圧は、負荷２２で必要な値よりも１Ｖ大
きくしておき、負荷２２の直近に低ドロップアウトレギ
ュレータ２１を配置することで、ＣＭＯＳ−ＦＥＴのＯ
Ｎ／ＯＦＦによる電源電圧変化をなくし、負荷２２の電
源電圧を安定にしている。なお、発熱を集中させないよ
う、各ＣＭＯＳ回路に対応して１つの低ドロップアウト
レギュレータ２１を設け、適当に距離をおいて配置する
ことで、熱的にも安定したＣＭＯＳ回路とすることがで
きる。電源ケーブルは、負荷２２となる回路が必要とす
る最大電流を流したとき、電源ケーブルにおいて低下す
る電圧によって、低ドロップアウトレギュレータ２１の
出力電圧が変動しない範囲で、その本数を最小限にする
ことができる。
ド用電源１１から電圧を負荷２２に直接加えるのではな
く、これらの間に低ドロップアウトレギュレータ２１を
介して電圧を供給する構成になっている。テストヘッド
用電源１１の電圧は、負荷２２で必要な値よりも１Ｖ大
きくしておき、負荷２２の直近に低ドロップアウトレギ
ュレータ２１を配置することで、ＣＭＯＳ−ＦＥＴのＯ
Ｎ／ＯＦＦによる電源電圧変化をなくし、負荷２２の電
源電圧を安定にしている。なお、発熱を集中させないよ
う、各ＣＭＯＳ回路に対応して１つの低ドロップアウト
レギュレータ２１を設け、適当に距離をおいて配置する
ことで、熱的にも安定したＣＭＯＳ回路とすることがで
きる。電源ケーブルは、負荷２２となる回路が必要とす
る最大電流を流したとき、電源ケーブルにおいて低下す
る電圧によって、低ドロップアウトレギュレータ２１の
出力電圧が変動しない範囲で、その本数を最小限にする
ことができる。
【０００８】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、電源供給回路において、負荷の直近にそれぞれ低
ドロップアウトレギュレータを設けることでＣＭＯＳ回
路の電源電圧変動をなくすことができる。この結果、Ｃ
ＭＯＳ回路の電源電圧変動による伝搬遅延時間の変動を
なくすことができる。また、本体とテストヘッド間のケ
ーブル本数を少なくでき、ケーブルを含めたテストヘッ
ドの重量が軽くなる他、ケーブル本数の削減により、外
観上においても見栄えのよいケーブル処理ができる。
ているので、以下に記載されるような効果を奏する。つ
まり、電源供給回路において、負荷の直近にそれぞれ低
ドロップアウトレギュレータを設けることでＣＭＯＳ回
路の電源電圧変動をなくすことができる。この結果、Ｃ
ＭＯＳ回路の電源電圧変動による伝搬遅延時間の変動を
なくすことができる。また、本体とテストヘッド間のケ
ーブル本数を少なくでき、ケーブルを含めたテストヘッ
ドの重量が軽くなる他、ケーブル本数の削減により、外
観上においても見栄えのよいケーブル処理ができる。
【図１】本発明の構成を示す説明図である。
【図２】従来の構成を示す説明図である。
１０ 本体 １１ テストヘッド用電源 ２０ テストヘッド ２１ 低ドロップアウトレギュレータ ２２ 負荷 ３０、３１ ケーブル
Claims (1)
- 【請求項１】 半導体試験装置の本体（１０）内に、負
荷（２２）で必要な値よりも大きい電圧を発生するテス
トヘッド用電源（１１）を設け、 テストヘッド（２０）内の各負荷（２２）の直近にそれ
ぞれ配置した低ドロップアウトレギュレータ（２１）を
設け、 テストヘッド用電源（１１）と低ドロップアウトレギュ
レータ（２１）とを接続するケーブル（３１）を設け
た、 ことを特徴とする半導体試験装置の電源供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161795A JPH08203974A (ja) | 1995-01-27 | 1995-01-27 | 半導体試験装置の電源供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161795A JPH08203974A (ja) | 1995-01-27 | 1995-01-27 | 半導体試験装置の電源供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203974A true JPH08203974A (ja) | 1996-08-09 |
Family
ID=12336180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161795A Pending JPH08203974A (ja) | 1995-01-27 | 1995-01-27 | 半導体試験装置の電源供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101279524B1 (ko) * | 2006-05-09 | 2013-06-28 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 집적회로와 그 테스트 방법 |
-
1995
- 1995-01-27 JP JP3161795A patent/JPH08203974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101279524B1 (ko) * | 2006-05-09 | 2013-06-28 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 집적회로와 그 테스트 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040224 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040817 |