JPH081943B2 - 半導体集積回路パッケージ - Google Patents
半導体集積回路パッケージInfo
- Publication number
- JPH081943B2 JPH081943B2 JP5019150A JP1915093A JPH081943B2 JP H081943 B2 JPH081943 B2 JP H081943B2 JP 5019150 A JP5019150 A JP 5019150A JP 1915093 A JP1915093 A JP 1915093A JP H081943 B2 JPH081943 B2 JP H081943B2
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- JP
- Japan
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- package
- external connection
- integrated circuit
- semiconductor integrated
- connection terminals
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（ＩＣ
と称する）を搭載する半導体集積回路パッケージに関
し、特にＩＣの多ピン化を実現する半導体パッケージに
関する。
と称する）を搭載する半導体集積回路パッケージに関
し、特にＩＣの多ピン化を実現する半導体パッケージに
関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路パッケー
ジは、図５に示すＱＦＰ(Quad Flat Package) ５０のよ
うに、搭載した半導体集積回路に電源を供給したり、信
号を入出力するための外部接続端子５１が、そのパッケ
ージの外縁辺にのみ配設されているか、または図６に示
すＰＧＡ(Pin Grid Array)６０の外部接続端子６２のよ
うに、パッケージの底面（パッケージを基板に実装した
時に基板の側の面）にのみ配設されている構造になって
いる。
ジは、図５に示すＱＦＰ(Quad Flat Package) ５０のよ
うに、搭載した半導体集積回路に電源を供給したり、信
号を入出力するための外部接続端子５１が、そのパッケ
ージの外縁辺にのみ配設されているか、または図６に示
すＰＧＡ(Pin Grid Array)６０の外部接続端子６２のよ
うに、パッケージの底面（パッケージを基板に実装した
時に基板の側の面）にのみ配設されている構造になって
いる。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路パッケージでは、近年の加速度的なＩＣの高集
積化、多ピン化の要求に対して、ピンピッチの微細化を
進める方向で対応してきており、この延長線上で現段階
からの更なる多ピン化を実現していくのは、実装時の半
田付けプロセス等の技術的にも困難になるという問題が
ある。
集積回路パッケージでは、近年の加速度的なＩＣの高集
積化、多ピン化の要求に対して、ピンピッチの微細化を
進める方向で対応してきており、この延長線上で現段階
からの更なる多ピン化を実現していくのは、実装時の半
田付けプロセス等の技術的にも困難になるという問題が
ある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
パッケージは、外縁辺及び実装される基板側の底面それ
ぞれに前記基板に接続される複数の外部接続端子を設
け、外縁辺または底面のいずれか一方に設けられた外部
接続端子のみを電源端子とし、外縁辺または底面の他に
設けられた外部接続端子のみを信号端子としたことを特
徴とする。
パッケージは、外縁辺及び実装される基板側の底面それ
ぞれに前記基板に接続される複数の外部接続端子を設
け、外縁辺または底面のいずれか一方に設けられた外部
接続端子のみを電源端子とし、外縁辺または底面の他に
設けられた外部接続端子のみを信号端子としたことを特
徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の半導体パッケージの一実
施例を示す断面図である。
施例を示す断面図である。
【０００７】図１において、１０は半導体集積回路パッ
ケージ、１１，１２は半導体集積回路パッケージに搭載
したＩＣに電源の供給や制御信号やデータ信号を入出力
するための外部接続端子を示す。
ケージ、１１，１２は半導体集積回路パッケージに搭載
したＩＣに電源の供給や制御信号やデータ信号を入出力
するための外部接続端子を示す。
【０００８】図１に示す実施例は、従来型のパッケージ
である図５に示したＱＦＰと、図６に示したＰＧＡとを
一体にした様な構造を特徴としており、ここでは特にパ
ッケージ１０の外縁辺部の外部接続端子１１を信号端子
として、また、パッケージ１０の底面部の外部接続端子
１２を接地電位端子を含む電源端子として使用した場合
を例にして説明する。
である図５に示したＱＦＰと、図６に示したＰＧＡとを
一体にした様な構造を特徴としており、ここでは特にパ
ッケージ１０の外縁辺部の外部接続端子１１を信号端子
として、また、パッケージ１０の底面部の外部接続端子
１２を接地電位端子を含む電源端子として使用した場合
を例にして説明する。
【０００９】半導体パッケージ１０に搭載された半導体
集積回路には、パッケージ底面の１２で示す外部接続端
子から電源が供給され、パッケージ外縁辺部の１１で示
す外部接続端子からは制御信号やデータ信号が入出力さ
れる。
集積回路には、パッケージ底面の１２で示す外部接続端
子から電源が供給され、パッケージ外縁辺部の１１で示
す外部接続端子からは制御信号やデータ信号が入出力さ
れる。
【００１０】図２は、図１に示した半導体集積回路パッ
ケージ底面の外部接続端子が、バンプ構造になっている
本発明の他の実施例の断面図である。
ケージ底面の外部接続端子が、バンプ構造になっている
本発明の他の実施例の断面図である。
【００１１】この実施例の場合も図１の実施例と同様
で、半導体集積回路パッケージ２０に搭載されたＩＣに
は、パッケージ底面の２２で示す外部接続端子から電源
が供給され、パッケージ外縁辺部２１で示す外部接続端
子からは制御信号やデータ信号が入出力される。
で、半導体集積回路パッケージ２０に搭載されたＩＣに
は、パッケージ底面の２２で示す外部接続端子から電源
が供給され、パッケージ外縁辺部２１で示す外部接続端
子からは制御信号やデータ信号が入出力される。
【００１２】図１または図２に示した実施例のように、
ＩＣに電源の供給や信号を入出力する外部接続端子を、
図５または図６で示した従来のパッケージのように外縁
辺だけ、若しくはパッケージ底面だけでなく、パッケー
ジの外縁辺と底面両方とに配設することにより、半導体
パッケージのピンピッチを微細化することなく、従来型
のパッケージよりもより多くの外部接続端子を得ること
ができ、近年の加速的なＩＣの多ピン化の要求を実現す
ることができる。
ＩＣに電源の供給や信号を入出力する外部接続端子を、
図５または図６で示した従来のパッケージのように外縁
辺だけ、若しくはパッケージ底面だけでなく、パッケー
ジの外縁辺と底面両方とに配設することにより、半導体
パッケージのピンピッチを微細化することなく、従来型
のパッケージよりもより多くの外部接続端子を得ること
ができ、近年の加速的なＩＣの多ピン化の要求を実現す
ることができる。
【００１３】また、図１または図２の実施例で説明した
ように、外部接続端子をパッケージの外縁辺とパッケー
ジの底面両方に設けて、電源端子と他の信号端子とを、
パッケージ底面とパッケージ外縁辺というように別々に
独立して使用することにより、実装ミスによる信号−電
源ショートのためのＩＣ破壊などの事故を防ぐことがで
きる利点が得られる。
ように、外部接続端子をパッケージの外縁辺とパッケー
ジの底面両方に設けて、電源端子と他の信号端子とを、
パッケージ底面とパッケージ外縁辺というように別々に
独立して使用することにより、実装ミスによる信号−電
源ショートのためのＩＣ破壊などの事故を防ぐことがで
きる利点が得られる。
【００１４】図３と図４は、各々図１、図２で示した半
導体集積回路パッケージ周辺のＱＦＰ構造の外部接続端
子１１，２１が、ＬＣＣ(Leaded Chip Carrier) の構造
になっている場合の一実施例の断面図である。
導体集積回路パッケージ周辺のＱＦＰ構造の外部接続端
子１１，２１が、ＬＣＣ(Leaded Chip Carrier) の構造
になっている場合の一実施例の断面図である。
【００１５】この実施例の場合も図１、図２の実施例と
同様で、半導体集積回路パッケージ３０、４０に搭載さ
れたＩＣには、パッケージ底面の外部接続端子３２，４
２から電源が供給され、パッケージ外縁辺部の外部接続
端子３１，４１からは制御信号やデータ信号が入出力さ
れる。
同様で、半導体集積回路パッケージ３０、４０に搭載さ
れたＩＣには、パッケージ底面の外部接続端子３２，４
２から電源が供給され、パッケージ外縁辺部の外部接続
端子３１，４１からは制御信号やデータ信号が入出力さ
れる。
【００１６】図１〜図４においてすべての外部接続端子
は半導体集積回路パッケージが実装される基板上の回路
にはんだ付けにより接続される。
は半導体集積回路パッケージが実装される基板上の回路
にはんだ付けにより接続される。
【００１７】尚、上述の実施例ではパッケージ外縁辺の
外部接続端子を信号端子として、パッケージ底面の外部
接続端子を電源端子として使用したが、本発明はパッケ
ージ外縁辺の外部接続端子を電源端子とし、パッケージ
底面の外部接続端子を信号端子として使用することもで
きる。
外部接続端子を信号端子として、パッケージ底面の外部
接続端子を電源端子として使用したが、本発明はパッケ
ージ外縁辺の外部接続端子を電源端子とし、パッケージ
底面の外部接続端子を信号端子として使用することもで
きる。
【００１８】以上は、パッケージ外縁辺の外部接続端子
構造として、ＱＦＰ、ＬＣＣ構造を、またパッケージ底
面の外部接続端子構造として、ＰＧＡ、バンプ構造を例
にして実施例を示したが、ＤＩＰ(Dual Inline Packag
e) 、ＴＡＢ(Tape AutomatedBo-nding) 等、その他のパ
ッケージ構造でも同様である。
構造として、ＱＦＰ、ＬＣＣ構造を、またパッケージ底
面の外部接続端子構造として、ＰＧＡ、バンプ構造を例
にして実施例を示したが、ＤＩＰ(Dual Inline Packag
e) 、ＴＡＢ(Tape AutomatedBo-nding) 等、その他のパ
ッケージ構造でも同様である。
【００１９】
【発明の効果】以上説明したように本発明は、半導体パ
ッケージに搭載したＩＣに電源の供給や制御信号やデー
タ信号を入出力する外部接続端子を、パッケージ外縁辺
だけ、若しくはパッケージの底面だけではなく、パッケ
ージの外縁辺と底面両方とに配設することにより、ピン
ピッチを微細化することなく、外部接続端子を用意する
ことができる効果がある。また、パッケージ外縁辺の接
続端子とパッケージ底面の接続端子とを区分して電源端
子と他の信号端子とに別々に使用することにより、実装
ミスによる信号−電源ショートのためのＩＣ破壊などの
事故を防ぐことができる。
ッケージに搭載したＩＣに電源の供給や制御信号やデー
タ信号を入出力する外部接続端子を、パッケージ外縁辺
だけ、若しくはパッケージの底面だけではなく、パッケ
ージの外縁辺と底面両方とに配設することにより、ピン
ピッチを微細化することなく、外部接続端子を用意する
ことができる効果がある。また、パッケージ外縁辺の接
続端子とパッケージ底面の接続端子とを区分して電源端
子と他の信号端子とに別々に使用することにより、実装
ミスによる信号−電源ショートのためのＩＣ破壊などの
事故を防ぐことができる。
【図１】本発明の一実施例の断面図である。
【図２】本発明の他の実施例の断面図である。
【図３】本発明の他の実施例の断面図である。
【図４】本発明の他の実施例の断面図である。
【図５】従来の半導体集積回路パッケージ（ＱＦＰ）の
斜視図である。
斜視図である。
【図６】従来の半導体集積回路パッケージ（ＰＧＡ）の
斜視図である。
斜視図である。
１０，２０，３０，４０，５０，６０ 半導体パッケ
ージ １１，１２，２１，２２，３１，３２，４１，４２，５
１，６２ 外部接続端子
ージ １１，１２，２１，２２，３１，３２，４１，４２，５
１，６２ 外部接続端子
Claims (1)
- 【請求項１】 外縁辺及び実装される基板側の底面それ
ぞれに前記基板に接続される複数の外部接続端子を設
け、外縁辺または底面のいずれか一方に設けられた外部
接続端子のみを電源端子とし、外縁辺または底面の他に
設けられた外部接続端子のみを信号端子としたことを特
徴とする半導体集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019150A JPH081943B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019150A JPH081943B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232320A JPH06232320A (ja) | 1994-08-19 |
| JPH081943B2 true JPH081943B2 (ja) | 1996-01-10 |
Family
ID=11991410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019150A Expired - Lifetime JPH081943B2 (ja) | 1993-02-08 | 1993-02-08 | 半導体集積回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081943B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0816405A3 (en) | 1994-09-01 | 1998-07-08 | Bridgestone Corporation | Polymeric reticulated structure and method for making |
| US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| JP2009021517A (ja) * | 2007-07-13 | 2009-01-29 | Fujitsu Ten Ltd | パッケージ部品およびそれを備える電子機器ならびにパッケージ部品の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230172A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体集積回路用パッケージ |
-
1993
- 1993-02-08 JP JP5019150A patent/JPH081943B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232320A (ja) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960702 |