JPH08181334A - 高い逆降伏電圧を有するツェナーダイオード - Google Patents
高い逆降伏電圧を有するツェナーダイオードInfo
- Publication number
- JPH08181334A JPH08181334A JP7244623A JP24462395A JPH08181334A JP H08181334 A JPH08181334 A JP H08181334A JP 7244623 A JP7244623 A JP 7244623A JP 24462395 A JP24462395 A JP 24462395A JP H08181334 A JPH08181334 A JP H08181334A
- Authority
- JP
- Japan
- Prior art keywords
- tank
- region
- zener diode
- conductivity type
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015556 catabolic process Effects 0.000 title description 23
- 239000000758 substrate Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 description 11
- 238000001465 metallisation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001846 repelling effect Effects 0.000 description 2
- GLGNXYJARSMNGJ-VKTIVEEGSA-N (1s,2s,3r,4r)-3-[[5-chloro-2-[(1-ethyl-6-methoxy-2-oxo-4,5-dihydro-3h-1-benzazepin-7-yl)amino]pyrimidin-4-yl]amino]bicyclo[2.2.1]hept-5-ene-2-carboxamide Chemical compound CCN1C(=O)CCCC2=C(OC)C(NC=3N=C(C(=CN=3)Cl)N[C@H]3[C@H]([C@@]4([H])C[C@@]3(C=C4)[H])C(N)=O)=CC=C21 GLGNXYJARSMNGJ-VKTIVEEGSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229940125758 compound 15 Drugs 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/01—Manufacture or treatment
- H10D8/021—Manufacture or treatment of breakdown diodes
- H10D8/022—Manufacture or treatment of breakdown diodes of Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】従来より高い降伏電圧を有するツェナーダイオ
ードを得ること。 【解決手段】本ツェナーダイオードは、第１の導電型の
半導体基板２内に設けられた反対の導電型の第１のタン
クを有する半導体基板２を与えることにより作られる。
第１のタンクは比較的低い、また比較的高い固有抵抗部
分９、７を有し、比較的低い固有抵抗部分９は比較的高
い固有抵抗部分７を半導体基板２から分離する。第１の
導電型の第１の領域３は高い固有抵抗部分に設けられ、
反対の導電型で、第１のタンクより高度にドープされた
第２の領域１１は第１の領域３から離間されている。第
１のタンクから離間されたフィールドプレート１７が反
対の導電型の粒子をはねつけるために第１と第２の領域
間に与えられる。またフィールドプレート１７に代わる
構成も開示されている。
ードを得ること。 【解決手段】本ツェナーダイオードは、第１の導電型の
半導体基板２内に設けられた反対の導電型の第１のタン
クを有する半導体基板２を与えることにより作られる。
第１のタンクは比較的低い、また比較的高い固有抵抗部
分９、７を有し、比較的低い固有抵抗部分９は比較的高
い固有抵抗部分７を半導体基板２から分離する。第１の
導電型の第１の領域３は高い固有抵抗部分に設けられ、
反対の導電型で、第１のタンクより高度にドープされた
第２の領域１１は第１の領域３から離間されている。第
１のタンクから離間されたフィールドプレート１７が反
対の導電型の粒子をはねつけるために第１と第２の領域
間に与えられる。またフィールドプレート１７に代わる
構成も開示されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ツェナーダイオー
ドに関し、特に、比較的高い逆降伏電圧を有するツェナ
ーダイオードに関にする。
ドに関し、特に、比較的高い逆降伏電圧を有するツェナ
ーダイオードに関にする。
【０００２】
【従来技術】ツェナーダイオードは、一方向のにみ導通
する電流において通常のダイオードとして動作する特性
を有する良く知られた電子部品である。しかし、もし、
ツェナーダイオードの両端の電圧が、逆方向に或る知ら
れた値に達すると、ダイオードは、降伏し逆方向に導通
する。殆どの集積回路の設計において、ツェナーダイオ
ードは、電力装置におけるスタックをスナッビング（sn
ubbing) するため、および半導体装置の端子の両端の電
圧を保護するために利用される。現在、一般に約６ボル
トの範囲の降伏電圧を有する低電圧ＮＰＮツェナーダイ
オード構造が、上述の保護を与えるために用いられてい
る。ツェナーダイオード接合は、ＮＰＮ装置のベースと
エッミターの降伏によって形成される。
する電流において通常のダイオードとして動作する特性
を有する良く知られた電子部品である。しかし、もし、
ツェナーダイオードの両端の電圧が、逆方向に或る知ら
れた値に達すると、ダイオードは、降伏し逆方向に導通
する。殆どの集積回路の設計において、ツェナーダイオ
ードは、電力装置におけるスタックをスナッビング（sn
ubbing) するため、および半導体装置の端子の両端の電
圧を保護するために利用される。現在、一般に約６ボル
トの範囲の降伏電圧を有する低電圧ＮＰＮツェナーダイ
オード構造が、上述の保護を与えるために用いられてい
る。ツェナーダイオード接合は、ＮＰＮ装置のベースと
エッミターの降伏によって形成される。
【０００３】
【発明が解決しようとする課題】上述の構造の欠点は、
ツェナーダイオードの降伏電圧が低いことである。多く
の場合、大きな降伏電圧を有するツェナーダイオード
は、もし利用された場合、部品を少なくするという要求
を満たすために必要となるであろう。例えば、Ｖgsの保
護ツェナーダイオードは、このような保護が２０ボルト
に近いが、２０ボルトを越えないことを要求する。６．
５ボルトのツェナーダイオードとって、その電圧に到達
するために、２つのこのようなツェナーダイオードと幾
つかのＶbcsに対する要求がある。他の例は、大きな電
圧が必要とされる場合に低側ドレイン−ゲートスナッブ
スタックである。また、関連した電圧は、例えば６０ボ
ルトであり、それにより保護のために多くのツェナーダ
イオードを必要とする。これは、大きな量のダイ領域が
ツェナーダイオードだけのために用いられ、経済的でな
いことを意味している。従って、追加のダイ領域を必要
としない、あるいは高々最小のダイ領域しか必要でない
高い降伏特性を有するツェナーダイオードが非常に求め
られているとが明らかである。ＮＰＮのツェナーダイオ
ードのもつ他の欠点は、それが、製造工程において余分
な工程を必要とすることである。処理ステップの数を減
少することは一般に経済的な利点を与え、このことが常
に求められている。
ツェナーダイオードの降伏電圧が低いことである。多く
の場合、大きな降伏電圧を有するツェナーダイオード
は、もし利用された場合、部品を少なくするという要求
を満たすために必要となるであろう。例えば、Ｖgsの保
護ツェナーダイオードは、このような保護が２０ボルト
に近いが、２０ボルトを越えないことを要求する。６．
５ボルトのツェナーダイオードとって、その電圧に到達
するために、２つのこのようなツェナーダイオードと幾
つかのＶbcsに対する要求がある。他の例は、大きな電
圧が必要とされる場合に低側ドレイン−ゲートスナッブ
スタックである。また、関連した電圧は、例えば６０ボ
ルトであり、それにより保護のために多くのツェナーダ
イオードを必要とする。これは、大きな量のダイ領域が
ツェナーダイオードだけのために用いられ、経済的でな
いことを意味している。従って、追加のダイ領域を必要
としない、あるいは高々最小のダイ領域しか必要でない
高い降伏特性を有するツェナーダイオードが非常に求め
られているとが明らかである。ＮＰＮのツェナーダイオ
ードのもつ他の欠点は、それが、製造工程において余分
な工程を必要とすることである。処理ステップの数を減
少することは一般に経済的な利点を与え、このことが常
に求められている。
【０００４】更なる欠点は、ＮＰＮツェナーダイオード
のベース領域から基板への“パンチスルー”として知ら
れている時ならぬ降伏の問題である。これは、ベース領
域が十分高い電位に引き上げられ、ツェナーダイオード
と基板間に望ましくない降伏を生じるときに、起こる。
のベース領域から基板への“パンチスルー”として知ら
れている時ならぬ降伏の問題である。これは、ベース領
域が十分高い電位に引き上げられ、ツェナーダイオード
と基板間に望ましくない降伏を生じるときに、起こる。
【０００５】
【課題を解決するための手段】本発明によって、上述の
目的は達成され、従来技術において得られた以上の非常
に高い電圧、一般的には約１７ボルト、で降伏するツェ
ナーダイオードが提供される。このダイオードは、時間
を過ぎてツェナー構造のドリフト電圧を最小にするばか
りでなく従来技術の６ボルト範囲のツェナーダイオード
に対して要求されたより少ない処理ステップの工程で得
ることができる。簡単にいえば、このツェナーダイオー
ドは、反対の導電型の基板に設けられた第１のタンクを
有する第１の導電型、好ましくはＰ型、の半導体を与え
ることにより製造される。第１のタンクは、比較的低い
固有抵抗部分と比較的高い固有抵抗部分を有しており、
この比較的低い固有抵抗部分は、基板から比較的高い固
有抵抗部分を分離している。第１の導電型（好ましくは
Ｐ+ アノードを形成する）の第１の領域は、第１のタン
クの高い固有抵抗部分に設けられ、それと反対の導電型
（第１のタンクと同じ導電型）で、第１のタンク（好ま
しくはＮ+ カソードを形成する）より高ドープされてい
る第２の領域は、第１の領域から離間されている。コン
タクトは第１および第２の領域に設けられる。更に、こ
のツェナーダイオードは、反対の導電型の粒子を反発す
るために、第１と第２の領域間の構造を有している。こ
の構造は、例えば、(1) アノードに接続され、第１のタ
ンクから離間されたフィールドプレート、(2) 第１のタ
ンクと反対の導電型を有する、第１のタンクの表面にあ
る領域、あるいは(3) 第１のタンクに設けられた第１の
導電型の第２のタンク、このタンクは、第１の領域より
第１のタンクにより深く伸びる第１の領域と隣接する
か、第１の領域から接近して離されており、且つ第１の
領域より低ドープされている。
目的は達成され、従来技術において得られた以上の非常
に高い電圧、一般的には約１７ボルト、で降伏するツェ
ナーダイオードが提供される。このダイオードは、時間
を過ぎてツェナー構造のドリフト電圧を最小にするばか
りでなく従来技術の６ボルト範囲のツェナーダイオード
に対して要求されたより少ない処理ステップの工程で得
ることができる。簡単にいえば、このツェナーダイオー
ドは、反対の導電型の基板に設けられた第１のタンクを
有する第１の導電型、好ましくはＰ型、の半導体を与え
ることにより製造される。第１のタンクは、比較的低い
固有抵抗部分と比較的高い固有抵抗部分を有しており、
この比較的低い固有抵抗部分は、基板から比較的高い固
有抵抗部分を分離している。第１の導電型（好ましくは
Ｐ+ アノードを形成する）の第１の領域は、第１のタン
クの高い固有抵抗部分に設けられ、それと反対の導電型
（第１のタンクと同じ導電型）で、第１のタンク（好ま
しくはＮ+ カソードを形成する）より高ドープされてい
る第２の領域は、第１の領域から離間されている。コン
タクトは第１および第２の領域に設けられる。更に、こ
のツェナーダイオードは、反対の導電型の粒子を反発す
るために、第１と第２の領域間の構造を有している。こ
の構造は、例えば、(1) アノードに接続され、第１のタ
ンクから離間されたフィールドプレート、(2) 第１のタ
ンクと反対の導電型を有する、第１のタンクの表面にあ
る領域、あるいは(3) 第１のタンクに設けられた第１の
導電型の第２のタンク、このタンクは、第１の領域より
第１のタンクにより深く伸びる第１の領域と隣接する
か、第１の領域から接近して離されており、且つ第１の
領域より低ドープされている。
【０００６】他の実施の形態によれば、ツェナーダイオ
ードは、第１の導電型の半導体基板と、基板と反対の導
電型を有する、基板に設けられた第１のタンク領域、お
よび基板と反対で、第１のタンク領域より高ドープされ
た導電型を有する、第１のタンク領域に設けられた第２
のタンク領域を有している。第１の導電型の領域は第２
のタンク領域に設けられ、第１のタンク領域に伸びてい
る。第１のタンク領域より高ドープされた、反対の導電
型の第２の領域は第１のタンク領域に設けられ、第１の
導電型の領域から離間されている。コンタクトは第１と
第２の領域に与えられる。
ードは、第１の導電型の半導体基板と、基板と反対の導
電型を有する、基板に設けられた第１のタンク領域、お
よび基板と反対で、第１のタンク領域より高ドープされ
た導電型を有する、第１のタンク領域に設けられた第２
のタンク領域を有している。第１の導電型の領域は第２
のタンク領域に設けられ、第１のタンク領域に伸びてい
る。第１のタンク領域より高ドープされた、反対の導電
型の第２の領域は第１のタンク領域に設けられ、第１の
導電型の領域から離間されている。コンタクトは第１と
第２の領域に与えられる。
【０００７】
【実施の態様】先ず、図１と図２を参照すると、本発明
によるツェナーダイオード１の第１の実施の態様が示さ
れている。降伏が起きる接合は、アノードコンタクトと
メタライゼーション５に接続されているＰ+ 領域３と、
Ｐ型基板２内の高電圧（低固有抵抗）Ｎ型領域９内に注
入された低電圧（高固有抵抗）Ｎ型領域７からなるタン
クの間に設けられている。カソードコンタクトとメタラ
イゼーション１３に接続されているＮ+ 領域１１は、一
般にリングであり、Ｎ型タンク９に電気的に接続された
低電圧Ｎ型タンク７にオーミックコンタクトするために
用いられる。フィールド酸化物の層１５は、タンク７、
９の表面上に設けられており、カソードコンタクト１３
ばかりかＰ+ 領域３とＮ+ 領域１１の一部の上にも拡が
っている。多結晶シリコンフィールドプレート１７の目
的は、降伏を起こし、タンク７、９へ達する助けとなる
Ｐ+ アノード領域３の近くにあるフィールド酸化物１５
の下に存在する電界を広げることである。ダイオード内
の電流は、Ｐ+ 領域３からＮ + 領域１１へフィールド酸
化物１５の下を直接水平に流れようとする。これはフィ
ールド酸化物１５の下で電荷を増大するようにし、それ
はツェナーダイオードの降伏電圧を変化する。フィール
ドプレート１７はタンク７のバルクへの電荷をはねつけ
ることによって、この電荷の増大を最小にする。
によるツェナーダイオード１の第１の実施の態様が示さ
れている。降伏が起きる接合は、アノードコンタクトと
メタライゼーション５に接続されているＰ+ 領域３と、
Ｐ型基板２内の高電圧（低固有抵抗）Ｎ型領域９内に注
入された低電圧（高固有抵抗）Ｎ型領域７からなるタン
クの間に設けられている。カソードコンタクトとメタラ
イゼーション１３に接続されているＮ+ 領域１１は、一
般にリングであり、Ｎ型タンク９に電気的に接続された
低電圧Ｎ型タンク７にオーミックコンタクトするために
用いられる。フィールド酸化物の層１５は、タンク７、
９の表面上に設けられており、カソードコンタクト１３
ばかりかＰ+ 領域３とＮ+ 領域１１の一部の上にも拡が
っている。多結晶シリコンフィールドプレート１７の目
的は、降伏を起こし、タンク７、９へ達する助けとなる
Ｐ+ アノード領域３の近くにあるフィールド酸化物１５
の下に存在する電界を広げることである。ダイオード内
の電流は、Ｐ+ 領域３からＮ + 領域１１へフィールド酸
化物１５の下を直接水平に流れようとする。これはフィ
ールド酸化物１５の下で電荷を増大するようにし、それ
はツェナーダイオードの降伏電圧を変化する。フィール
ドプレート１７はタンク７のバルクへの電荷をはねつけ
ることによって、この電荷の増大を最小にする。
【０００８】変更例として、図５に示されるように、フ
ィールドプレート１７に加えるか、フィールドプレート
１７の代わりに、Ｐ+ 領域３に直接隣接して低電圧Ｎ型
タンク７の表面は、場合によっては、フィールドプレー
トと同じ効果を与えるか、あるいはフィールドプレート
の効果を増大するために、電荷４１によって示されるよ
うに軽く正にドープされる。軽いドーピングはタンク７
の表面から、そしてタンク７のバルクへ電子をはね返す
であろう。メタライゼーションのない図１のツェナーダ
イオードの上面図である図１を参照すると、チップ上の
他の素子からツェナーダイオードの電気的分離を与える
ツェナーダイオード構造の周辺に矩形のＰ型モート(moa
t)がある（図２には示されていない）。それに続く矩形
領域２１は基板２である。領域２１は高電圧Ｎ型領域９
と低電圧Ｎ型領域７に続いている。次の矩形はＮ+ 領域
１１であり、その中にある矩形領域２３はカソードメタ
ライゼーション、即ちＮ+ 領域１１への接続１３が設け
られるコンタクトである。次の矩形２５は高電圧Ｎ型領
域９と低電圧領域７であり、フィールドプレートである
多結晶領域１７に続いている。コンタクト２７のあるＰ
+ アノード領域３である矩形はフィールドプレート１７
内にあり、領域３内にはアノードメタライゼーション、
即ちＰ+ 領域への接続５が設けられている。
ィールドプレート１７に加えるか、フィールドプレート
１７の代わりに、Ｐ+ 領域３に直接隣接して低電圧Ｎ型
タンク７の表面は、場合によっては、フィールドプレー
トと同じ効果を与えるか、あるいはフィールドプレート
の効果を増大するために、電荷４１によって示されるよ
うに軽く正にドープされる。軽いドーピングはタンク７
の表面から、そしてタンク７のバルクへ電子をはね返す
であろう。メタライゼーションのない図１のツェナーダ
イオードの上面図である図１を参照すると、チップ上の
他の素子からツェナーダイオードの電気的分離を与える
ツェナーダイオード構造の周辺に矩形のＰ型モート(moa
t)がある（図２には示されていない）。それに続く矩形
領域２１は基板２である。領域２１は高電圧Ｎ型領域９
と低電圧Ｎ型領域７に続いている。次の矩形はＮ+ 領域
１１であり、その中にある矩形領域２３はカソードメタ
ライゼーション、即ちＮ+ 領域１１への接続１３が設け
られるコンタクトである。次の矩形２５は高電圧Ｎ型領
域９と低電圧領域７であり、フィールドプレートである
多結晶領域１７に続いている。コンタクト２７のあるＰ
+ アノード領域３である矩形はフィールドプレート１７
内にあり、領域３内にはアノードメタライゼーション、
即ちＰ+ 領域への接続５が設けられている。
【０００９】動作において、アノードはカソードより低
い電位にある。カソード領域１１はアノード領域３に対
して正にされている。カソード電圧が１７ボルトに達す
ると、タンク７と９とアノード領域３間の接合は降伏
し、電流が、フィールドプレート１７の効果により、タ
ンク表面よりむしろタンク７のバルク内を横方向に、Ｎ
+ 領域１１からＰ+ 領域３へ導通する。フィールドプレ
ート１７はＮ型タンク７と９より低い電位であるアノー
ドに接続されているので、正の電荷がＮ型タンク７と９
の表面に沿って、Ｐ型アノード３の近くに累積する。図
３と図４を参照すると、本発明によるツェナーダイオー
ド３０の第２の実施の形態が示されている。この実施の
形態において、同じ数字は図１と図２の同じ素子を表し
ている。この実施の形態は、降伏がタンク内のＰ+ 領域
３の平らな底の部分に沿って垂直方向に生じる点におい
て、図１と図２の実施の形態より優れている。これは、
ツェナーダイオードの降伏電圧における変化を増大し、
これははウォーキング降伏（walking breakdown)として
も知られている問題である。図４に見ることができるよ
うに、図１と図２のポリシリコンのフィールドプレート
１７は除かれ、低電圧Ｐ型領域３１によって置き換えら
れている。Ｐ+ 領域３に隣接するか、あるいはＰ+ 領域
３に接近して離されており、上に述べられた降伏電圧の
問題における“ウォーキング”あるいは変化を避けるた
めに、Ｐ+ 領域の下の距離を基板２の表面からタンク７
へ伸ばしている。この実施の形態は、図１と図２の実施
の形態より正確な基準電圧を与える。このデバイスの低
い平らならＰ+ 領域に降伏のメカニズムを強制すること
により、改善が計られる。降伏（破壊）は図１と図２の
実施の形態におけるＰ+ 領域のコーナー近くに起る。こ
れは、降伏におけるあらゆる“ウォーキング”問題の原
因である。低電圧のＰ型タンク３１を用いることによっ
て、効果的な短絡回路が低電圧タンク３１とＰ+領域３
の間に作られる。低電圧タンク３１は、Ｐ+ 領域３より
タンク７へ深く伸び、且つ軽くドープされているので、
低電圧タンク７と高電圧タンク９に対するその降伏電圧
はＰ+ 領域の降伏電圧より非常に高い。従って、カソー
ド領域１１の電圧がアノード領域に対して増大される
と、低電圧タンク３１は、最も弱い点で降伏（破壊）が
生じるＰ+ アノード領域３の側壁に対して電圧バッファ
ーとして作用する。これは、ディバイスのバルクに降伏
を強制し、それにより“ウォーキング”問題を非常に小
さくする。図４の実施の形態の上面図である図３を参照
すると、外側のＰ+ リング１９は、図１におけるように
絶縁のためである。第２のリングは図１におけるように
基板２である。次の矩形は高電圧タンク９で、低電圧タ
ンク７に続いている。次の矩形は、Ｎ+ カソード領域１
１に接続するカソードメタライゼーション１３であり、
これは、その中にコンタクト２３を有する次の矩形であ
る。次のスペース２５はＮ型タンク７と９の連続部であ
り、低電圧タンク３１である中空の長円形の領域に続い
ている。中空の長円形の領域３１内の長円は内部の矩形
５においてコンタクト２７を介してＰ+ 領域３と接続す
るメタライゼーション５である。
い電位にある。カソード領域１１はアノード領域３に対
して正にされている。カソード電圧が１７ボルトに達す
ると、タンク７と９とアノード領域３間の接合は降伏
し、電流が、フィールドプレート１７の効果により、タ
ンク表面よりむしろタンク７のバルク内を横方向に、Ｎ
+ 領域１１からＰ+ 領域３へ導通する。フィールドプレ
ート１７はＮ型タンク７と９より低い電位であるアノー
ドに接続されているので、正の電荷がＮ型タンク７と９
の表面に沿って、Ｐ型アノード３の近くに累積する。図
３と図４を参照すると、本発明によるツェナーダイオー
ド３０の第２の実施の形態が示されている。この実施の
形態において、同じ数字は図１と図２の同じ素子を表し
ている。この実施の形態は、降伏がタンク内のＰ+ 領域
３の平らな底の部分に沿って垂直方向に生じる点におい
て、図１と図２の実施の形態より優れている。これは、
ツェナーダイオードの降伏電圧における変化を増大し、
これははウォーキング降伏（walking breakdown)として
も知られている問題である。図４に見ることができるよ
うに、図１と図２のポリシリコンのフィールドプレート
１７は除かれ、低電圧Ｐ型領域３１によって置き換えら
れている。Ｐ+ 領域３に隣接するか、あるいはＰ+ 領域
３に接近して離されており、上に述べられた降伏電圧の
問題における“ウォーキング”あるいは変化を避けるた
めに、Ｐ+ 領域の下の距離を基板２の表面からタンク７
へ伸ばしている。この実施の形態は、図１と図２の実施
の形態より正確な基準電圧を与える。このデバイスの低
い平らならＰ+ 領域に降伏のメカニズムを強制すること
により、改善が計られる。降伏（破壊）は図１と図２の
実施の形態におけるＰ+ 領域のコーナー近くに起る。こ
れは、降伏におけるあらゆる“ウォーキング”問題の原
因である。低電圧のＰ型タンク３１を用いることによっ
て、効果的な短絡回路が低電圧タンク３１とＰ+領域３
の間に作られる。低電圧タンク３１は、Ｐ+ 領域３より
タンク７へ深く伸び、且つ軽くドープされているので、
低電圧タンク７と高電圧タンク９に対するその降伏電圧
はＰ+ 領域の降伏電圧より非常に高い。従って、カソー
ド領域１１の電圧がアノード領域に対して増大される
と、低電圧タンク３１は、最も弱い点で降伏（破壊）が
生じるＰ+ アノード領域３の側壁に対して電圧バッファ
ーとして作用する。これは、ディバイスのバルクに降伏
を強制し、それにより“ウォーキング”問題を非常に小
さくする。図４の実施の形態の上面図である図３を参照
すると、外側のＰ+ リング１９は、図１におけるように
絶縁のためである。第２のリングは図１におけるように
基板２である。次の矩形は高電圧タンク９で、低電圧タ
ンク７に続いている。次の矩形は、Ｎ+ カソード領域１
１に接続するカソードメタライゼーション１３であり、
これは、その中にコンタクト２３を有する次の矩形であ
る。次のスペース２５はＮ型タンク７と９の連続部であ
り、低電圧タンク３１である中空の長円形の領域に続い
ている。中空の長円形の領域３１内の長円は内部の矩形
５においてコンタクト２７を介してＰ+ 領域３と接続す
るメタライゼーション５である。
【００１０】動作において、コーナーの降伏（破壊）と
反対であるＰ+ 領域３とＮ+ 領域１１の底部間の降伏が
垂直方向である点を除いて、全てのことが図１と図２に
関して述べられている。図３と図４の実施の形態の代わ
りとして、図６に示されているように、Ｐ+ 領域３は、
それがＨＶＮタンク９に伸びているが、Ｎ+ カソード領
域１１から離間しているように、低電圧タンク７を越え
て横に伸ばされている。ここで、平坦な接合がＰ+ 領域
３と低電圧タンク７との間に形成される。低電圧Ｐ型領
域３１が省略される、という利点がある。本発明は、特
定の好適な実施の形態に関して述べられたが、多くの変
化と変形は、直ちに当業者にとって明らかになるであろ
う。従って、従来技術にてらして、すべての変化および
変形を含むように、特許請求の範囲ができるかぎり広く
解釈されるべきである。以上の記載に関連して、以下の
各項を開示する。 （１）ツェナーダイオードであって、(a)第１の導電型
の半導体基板と、(b)前記基板と反対の導電型を有す
る、前記基板に設けられた第１のタンクと、(c)前記第
１のタンクに設けられた前記第１の導電型の第１の領域
と、(d)前記タンクより高度にドープされ、前記第１の
領域から離間された前記反対の導電型の第２の領域と、
(e)前記第１および第２の領域へのコンタクト、を有す
るツェナーダイオード。 （２）更に、前記反対の導電型の粒子を撥ねつけるため
の、前記第１と第２の領域間に設けられた手段を含むこ
とを特徴とする前記（１）に記載のツェナーダイオー
ド。 （３）前記タンクは比較的低い固有抵抗部分と比較的高
い固有抵抗部分を有し、前記第１と第２の領域の各々
は、前記比較的高い固有抵抗部分に設けられ、前記比較
的低い固有抵抗部分は前記比較的高い固有抵抗部分を前
記基板から分離することを特徴とする前記（１）項に記
載のツェナーダイオード。 （４）前記タンクは比較的低い固有抵抗部分と比較的高
い固有抵抗部分を有し、前記第１と第２の領域の各々
は、前記比較的高い固有抵抗部分に設けられ、前記比較
的低い固有抵抗部分は前記比較的高い固有抵抗部分を前
記基板から分離することを特徴とする前記（２）項に記
載のツェナーダイオード。 （５）前記第１と第２の領域間に設けられた前記手段
は、前記タンクから離間したフィールドプレートである
ことを特徴とする前記（２）項に記載のツェナーダイオ
ード。 （６）前記第１と第２の領域間に設けられた前記手段
は、前記タンクから離間したフィールドプレートである
ことを特徴とする前記（４）項に記載のツェナーダイオ
ード。 （７）前記第１と第２の領域間に設けられた前記手段
は、前記タンクと反対の導電性を有する前記タンクの表
面にある領域であることを特徴とする前記（２）項に記
載のツェナーダイオード。 （８）前記第１と第２の領域間に設けられた前記手段
は、前記タンクと反対の導電型を有する前記タンクの前
記比較的高い固有抵抗部分の表面にある領域であること
を特徴とする前記（４）項に記載のツェナーダイオー
ド。 （９）前記第１と第２の領域間に設けられた前記手段
は、前記第１のタンクに設けられた前記第１の導電型の
第２のタンクであり、前記第２のタンクは前記第１の領
域に隣接するか、あるいは極めて接近しており、且つ前
記第１の領域より軽くドープされていることを特徴とす
る前記（２）項に記載のツェナーダイオード。 （１０）前記第１と第２の領域間に設けられた前記手段
は、前記第１のタンクに設けられた前記第１の導電型の
第２のタンクであり、前記第２のタンクは前記第１の領
域に隣接するか、あるいは極めて接近しており、且つ前
記第１の領域より軽くドープされていることを特徴とす
る前記（２）項に記載のツェナーダイオード。 （１１）前記第２のタンクは前記第１の領域より深く前
記第１のタンクに伸びていることを特徴とする前記
（９）項に記載のツェナーダイオード。 （１２）前記第２のタンクは前記第１の領域より深く前
記第１のタンクに伸びていることを特徴とする前記（１
０）項に記載のツェナーダイオード。 （１３）ツェナーダイオードであって、(a)第１の導電
型の半導体基板と、(b)前記基板と反対の導電型を有す
る、前記基板に設けられた第１のタンク領域と、(c)前
記基板と反対の導電型を有し、前記第１のタンク領域よ
り重くドープされた前記第１のタンク領域に設けられた
第２のタンク領域、(d)前記第２のタンク領域に設けら
れ、前記第１のタンク領域に伸びている、前記第１の導
電型の第１の領域と、(e)前記第１のタンク領域に設け
られ、前記第１の領域から離間された前記第１のタンク
領域より高度にドープされた前記反対お導電型の第２の
領域と、(f)前記第１と第２の領域に対するコンタクト
と、を有することを特徴とするツェナーダイオード。 （１４）前記第１の導電型はＰ型であり、前記第２の導
電型はＮ型であることを特徴とする前記（１３）に記載
のツェナーダイオード。 （１５）ツェナーダイオードであって、(a)第１の導電
型の半導体本体と、(b)前記半導体本体に設けられた前
記第１の導電型と反対の導電型のタンクと、(c)前記第
のタンクに設けられた前記第１の導電型の第１の領域
と、(d)前記タンクに設けられた前記本体より高度にド
ープされ、前記第１の領域から離間された前記反対の導
電型の第２の領域と、(e)前記本体の表面から実質的に
完全に離間され、前記タンク内にある通路にそって、前
記第１と第２の領域の一つから前記第１と第２の領域の
他へ電流が流れるようにする手段、(f)前記第１と第２
の領域に対するコンタクトと、を有することを特徴とす
るツェナーダイオード。 （１６）電流が流れるようにする前記手段は前記タンク
の表面から前記タンクのバルクへ第１の導電型の電荷を
はね返す手段を有することを特徴とする前記（１５）に
記載のツェナーダイオード。 （１７）更に、前記第１と第２の領域の一つから前記第
１と第２の領域の他へ流れている間、前記第１と第２の
領域間の方向に垂直な方向に前記電流が流れるようにす
る手段を有することを特徴とする前記（１５）に記載の
ツェナーダイオード。 （１８）更に、前記第１と第２の領域の一つから前記第
１と第２の領域の他へ流れている間、前記第１と第２の
領域間の方向に垂直な方向に前記電流が流れるようにす
る手段を有することを特徴とする前記（１６）に記載の
ツェナーダイオード。 （１９）本ツェナーダイオードは、従来技術より非常に
高い降伏電圧にすることができ、第１の導電型の半導体
基板２内に設けられた反対の導電型の第１のタンクを有
する半導体基板２を与えることにより作られる。第１の
タンクは比較的低い、また比較的高い固有抵抗部分９、
７を有し、比較的低い固有抵抗部分９は比較的高い固有
抵抗部分７を半導体基板２から分離する。第１の導電型
の第１の領域３は高い固有抵抗部分に設けられ、反対の
導電型で、第１のタンクより高度にドープされた第２の
領域１１は第１の領域３から離間されている。第１のタ
ンクから離間されたフィールドプレート１７が反対の導
電型の粒子をはねつけるために第１と第２の領域間に与
えられる。第１のタンクの表面にある領域は、第１のタ
ンクに配置された、第１のタンクと反対の導電型または
第１の導電型の第２のタンクを有し、第１の領域に隣接
し、第１の領域より第１のタンクに深く伸び、第１の領
域より軽くドープされている。他の実施の形態による
と、ダイオードは半導体基板と、この基板に設けられた
第１のタンク領域、及び前の実施の形態におけるように
第１のタンク領域に設けられた第２のタンク領域を有し
ている。第１の導電型の第１の領域は、第２のタンクに
設けられ、第１のタンク領域に伸びている。第１のタン
ク領域より高度にドープされた反対の導電型の第２の領
域は、第１のタンク領域に設けられ、第１の領域から離
間している。
反対であるＰ+ 領域３とＮ+ 領域１１の底部間の降伏が
垂直方向である点を除いて、全てのことが図１と図２に
関して述べられている。図３と図４の実施の形態の代わ
りとして、図６に示されているように、Ｐ+ 領域３は、
それがＨＶＮタンク９に伸びているが、Ｎ+ カソード領
域１１から離間しているように、低電圧タンク７を越え
て横に伸ばされている。ここで、平坦な接合がＰ+ 領域
３と低電圧タンク７との間に形成される。低電圧Ｐ型領
域３１が省略される、という利点がある。本発明は、特
定の好適な実施の形態に関して述べられたが、多くの変
化と変形は、直ちに当業者にとって明らかになるであろ
う。従って、従来技術にてらして、すべての変化および
変形を含むように、特許請求の範囲ができるかぎり広く
解釈されるべきである。以上の記載に関連して、以下の
各項を開示する。 （１）ツェナーダイオードであって、(a)第１の導電型
の半導体基板と、(b)前記基板と反対の導電型を有す
る、前記基板に設けられた第１のタンクと、(c)前記第
１のタンクに設けられた前記第１の導電型の第１の領域
と、(d)前記タンクより高度にドープされ、前記第１の
領域から離間された前記反対の導電型の第２の領域と、
(e)前記第１および第２の領域へのコンタクト、を有す
るツェナーダイオード。 （２）更に、前記反対の導電型の粒子を撥ねつけるため
の、前記第１と第２の領域間に設けられた手段を含むこ
とを特徴とする前記（１）に記載のツェナーダイオー
ド。 （３）前記タンクは比較的低い固有抵抗部分と比較的高
い固有抵抗部分を有し、前記第１と第２の領域の各々
は、前記比較的高い固有抵抗部分に設けられ、前記比較
的低い固有抵抗部分は前記比較的高い固有抵抗部分を前
記基板から分離することを特徴とする前記（１）項に記
載のツェナーダイオード。 （４）前記タンクは比較的低い固有抵抗部分と比較的高
い固有抵抗部分を有し、前記第１と第２の領域の各々
は、前記比較的高い固有抵抗部分に設けられ、前記比較
的低い固有抵抗部分は前記比較的高い固有抵抗部分を前
記基板から分離することを特徴とする前記（２）項に記
載のツェナーダイオード。 （５）前記第１と第２の領域間に設けられた前記手段
は、前記タンクから離間したフィールドプレートである
ことを特徴とする前記（２）項に記載のツェナーダイオ
ード。 （６）前記第１と第２の領域間に設けられた前記手段
は、前記タンクから離間したフィールドプレートである
ことを特徴とする前記（４）項に記載のツェナーダイオ
ード。 （７）前記第１と第２の領域間に設けられた前記手段
は、前記タンクと反対の導電性を有する前記タンクの表
面にある領域であることを特徴とする前記（２）項に記
載のツェナーダイオード。 （８）前記第１と第２の領域間に設けられた前記手段
は、前記タンクと反対の導電型を有する前記タンクの前
記比較的高い固有抵抗部分の表面にある領域であること
を特徴とする前記（４）項に記載のツェナーダイオー
ド。 （９）前記第１と第２の領域間に設けられた前記手段
は、前記第１のタンクに設けられた前記第１の導電型の
第２のタンクであり、前記第２のタンクは前記第１の領
域に隣接するか、あるいは極めて接近しており、且つ前
記第１の領域より軽くドープされていることを特徴とす
る前記（２）項に記載のツェナーダイオード。 （１０）前記第１と第２の領域間に設けられた前記手段
は、前記第１のタンクに設けられた前記第１の導電型の
第２のタンクであり、前記第２のタンクは前記第１の領
域に隣接するか、あるいは極めて接近しており、且つ前
記第１の領域より軽くドープされていることを特徴とす
る前記（２）項に記載のツェナーダイオード。 （１１）前記第２のタンクは前記第１の領域より深く前
記第１のタンクに伸びていることを特徴とする前記
（９）項に記載のツェナーダイオード。 （１２）前記第２のタンクは前記第１の領域より深く前
記第１のタンクに伸びていることを特徴とする前記（１
０）項に記載のツェナーダイオード。 （１３）ツェナーダイオードであって、(a)第１の導電
型の半導体基板と、(b)前記基板と反対の導電型を有す
る、前記基板に設けられた第１のタンク領域と、(c)前
記基板と反対の導電型を有し、前記第１のタンク領域よ
り重くドープされた前記第１のタンク領域に設けられた
第２のタンク領域、(d)前記第２のタンク領域に設けら
れ、前記第１のタンク領域に伸びている、前記第１の導
電型の第１の領域と、(e)前記第１のタンク領域に設け
られ、前記第１の領域から離間された前記第１のタンク
領域より高度にドープされた前記反対お導電型の第２の
領域と、(f)前記第１と第２の領域に対するコンタクト
と、を有することを特徴とするツェナーダイオード。 （１４）前記第１の導電型はＰ型であり、前記第２の導
電型はＮ型であることを特徴とする前記（１３）に記載
のツェナーダイオード。 （１５）ツェナーダイオードであって、(a)第１の導電
型の半導体本体と、(b)前記半導体本体に設けられた前
記第１の導電型と反対の導電型のタンクと、(c)前記第
のタンクに設けられた前記第１の導電型の第１の領域
と、(d)前記タンクに設けられた前記本体より高度にド
ープされ、前記第１の領域から離間された前記反対の導
電型の第２の領域と、(e)前記本体の表面から実質的に
完全に離間され、前記タンク内にある通路にそって、前
記第１と第２の領域の一つから前記第１と第２の領域の
他へ電流が流れるようにする手段、(f)前記第１と第２
の領域に対するコンタクトと、を有することを特徴とす
るツェナーダイオード。 （１６）電流が流れるようにする前記手段は前記タンク
の表面から前記タンクのバルクへ第１の導電型の電荷を
はね返す手段を有することを特徴とする前記（１５）に
記載のツェナーダイオード。 （１７）更に、前記第１と第２の領域の一つから前記第
１と第２の領域の他へ流れている間、前記第１と第２の
領域間の方向に垂直な方向に前記電流が流れるようにす
る手段を有することを特徴とする前記（１５）に記載の
ツェナーダイオード。 （１８）更に、前記第１と第２の領域の一つから前記第
１と第２の領域の他へ流れている間、前記第１と第２の
領域間の方向に垂直な方向に前記電流が流れるようにす
る手段を有することを特徴とする前記（１６）に記載の
ツェナーダイオード。 （１９）本ツェナーダイオードは、従来技術より非常に
高い降伏電圧にすることができ、第１の導電型の半導体
基板２内に設けられた反対の導電型の第１のタンクを有
する半導体基板２を与えることにより作られる。第１の
タンクは比較的低い、また比較的高い固有抵抗部分９、
７を有し、比較的低い固有抵抗部分９は比較的高い固有
抵抗部分７を半導体基板２から分離する。第１の導電型
の第１の領域３は高い固有抵抗部分に設けられ、反対の
導電型で、第１のタンクより高度にドープされた第２の
領域１１は第１の領域３から離間されている。第１のタ
ンクから離間されたフィールドプレート１７が反対の導
電型の粒子をはねつけるために第１と第２の領域間に与
えられる。第１のタンクの表面にある領域は、第１のタ
ンクに配置された、第１のタンクと反対の導電型または
第１の導電型の第２のタンクを有し、第１の領域に隣接
し、第１の領域より第１のタンクに深く伸び、第１の領
域より軽くドープされている。他の実施の形態による
と、ダイオードは半導体基板と、この基板に設けられた
第１のタンク領域、及び前の実施の形態におけるように
第１のタンク領域に設けられた第２のタンク領域を有し
ている。第１の導電型の第１の領域は、第２のタンクに
設けられ、第１のタンク領域に伸びている。第１のタン
ク領域より高度にドープされた反対の導電型の第２の領
域は、第１のタンク領域に設けられ、第１の領域から離
間している。
【図１】本発明の第１の実施の形態による、メタライゼ
ーションのないツェナーダイオードの上面図である。
ーションのないツェナーダイオードの上面図である。
【図２】メタライゼーションのある図１のツェナーダイ
オードの断面図である。
オードの断面図である。
【図３】本発明の第２の実施の形態による、ツェナーダ
イオードの上面図である。
イオードの上面図である。
【図４】図３のツェナーダイオードの断面図である。
【図５】本発明の第３の実施の形態による、ツェナーダ
イオードの断面図である。
イオードの断面図である。
【図６】本発明の第４の実施の形態による、ツェナーダ
イオードの断面図である。
イオードの断面図である。
Claims (1)
- 【請求項１】 ツェナーダイオードであって、(a)第１
の導電型の半導体基板と、(b)前記基板と反対の導電型
を有する、前記基板に設けられた第１のタンクと、(c)
前記第１のタンクに設けられた前記第１の導電型の第１
の領域と、(d)前記タンクより高度にドープされ、前記
第１の領域から離間された前記反対の導電型の第２の領
域と、(e)前記第１および第２の領域に対するコンタク
ト、を有するツェナーダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US31564694A | 1994-09-30 | 1994-09-30 | |
| US08/315646 | 1994-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181334A true JPH08181334A (ja) | 1996-07-12 |
| JP4278721B2 JP4278721B2 (ja) | 2009-06-17 |
Family
ID=23225407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24462395A Expired - Fee Related JP4278721B2 (ja) | 1994-09-30 | 1995-09-22 | 高い逆降伏電圧を有するツェナーダイオード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869882A (ja) |
| JP (1) | JP4278721B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057349A (ja) * | 2000-08-10 | 2002-02-22 | Fuji Electric Co Ltd | 半導体装置 |
| US6784520B2 (en) | 2002-04-18 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices constitute constant voltage devices used to raise internal voltage |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
| JP2016035952A (ja) * | 2014-08-01 | 2016-03-17 | ラピスセミコンダクタ株式会社 | 半導体素子および半導体装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1296832B1 (it) * | 1997-12-02 | 1999-08-02 | Sgs Thomson Microelectronics | Struttura integrata di protezione con dispositivi a soglia di conduzione inversa prestabilita di polarizzazione |
| US6274918B1 (en) * | 1998-02-19 | 2001-08-14 | Texas Instruments Incorporated | Integrated circuit diode, and method for fabricating same |
| US6137143A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Diode and transistor design for high speed I/O |
| JP4149109B2 (ja) * | 2000-01-28 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| WO2002091385A1 (en) * | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Molecular memory cell |
| WO2002091496A2 (en) | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Reversible field-programmable electric interconnects |
| CN100403450C (zh) * | 2001-05-07 | 2008-07-16 | 先进微装置公司 | 具有自组装聚合物薄膜的内存装置及其制造方法 |
| EP1390984B1 (en) | 2001-05-07 | 2009-08-26 | Advanced Micro Devices, Inc. | Floating gate memory device using composite molecular material |
| AU2002340793A1 (en) * | 2001-05-07 | 2002-11-18 | Coatue Corporation | Molecular memory device |
| JP4731794B2 (ja) * | 2001-05-07 | 2011-07-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリ効果を有するスイッチ素子及び該素子をスイッチングさせる方法 |
| US6806526B2 (en) | 2001-08-13 | 2004-10-19 | Advanced Micro Devices, Inc. | Memory device |
| US6858481B2 (en) | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
| US6838720B2 (en) * | 2001-08-13 | 2005-01-04 | Advanced Micro Devices, Inc. | Memory device with active passive layers |
| JP2005500682A (ja) | 2001-08-13 | 2005-01-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | メモリセル |
| US6768157B2 (en) | 2001-08-13 | 2004-07-27 | Advanced Micro Devices, Inc. | Memory device |
| KR100433407B1 (ko) * | 2002-02-06 | 2004-05-31 | 삼성광주전자 주식회사 | 업라이트형 진공청소기 |
| US6605859B1 (en) * | 2002-06-27 | 2003-08-12 | Texas Instruments Incorporated | Buried Zener diode structure and method of manufacture |
| US7012276B2 (en) * | 2002-09-17 | 2006-03-14 | Advanced Micro Devices, Inc. | Organic thin film Zener diodes |
| US6933546B2 (en) * | 2003-03-17 | 2005-08-23 | Freescale Semiconductor, Inc. | Semiconductor component |
| US20080258263A1 (en) * | 2007-04-20 | 2008-10-23 | Harry Yue Gee | High Current Steering ESD Protection Zener Diode And Method |
| US8455950B2 (en) * | 2010-06-04 | 2013-06-04 | Texas Instruments Incorporated | ESD diode with PSD partially overlying P-Epi circumferential of PSD |
| US8518782B2 (en) | 2010-12-08 | 2013-08-27 | International Business Machines Corporation | Semiconductor device including asymmetric lightly doped drain (LDD) region, related method and design structure |
| US9543454B1 (en) | 2015-08-21 | 2017-01-10 | Nxp Usa, Inc. | Diodes with multiple junctions |
| JP7217111B2 (ja) * | 2017-09-13 | 2023-02-02 | ローム株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767981A (en) * | 1971-06-04 | 1973-10-23 | Signetics Corp | High voltage planar diode structure and method |
| US4590664A (en) * | 1983-07-29 | 1986-05-27 | Harris Corporation | Method of fabricating low noise reference diodes and transistors |
| US5448100A (en) * | 1985-02-19 | 1995-09-05 | Harris Corporation | Breakdown diode structure |
| US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
| DE4022022C2 (de) * | 1989-07-12 | 1995-09-28 | Fuji Electric Co Ltd | Vertikal-Halbleitervorrichtung mit Zenerdiode als Überspannugsschutz |
| US5027165A (en) * | 1990-05-22 | 1991-06-25 | Maxim Integrated Products | Buried zener diode |
| US5434442A (en) * | 1990-07-02 | 1995-07-18 | Motorola, Inc. | Field plate avalanche diode |
| FR2688942A1 (fr) * | 1992-03-20 | 1993-09-24 | Sgs Thomson Microelectronics | Diode a avalanche enterree. |
| FR2693032B1 (fr) * | 1992-06-25 | 1994-09-30 | Sgs Thomson Microelectronics | Structure de diodes de protection de plot. |
-
1995
- 1995-09-22 JP JP24462395A patent/JP4278721B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-30 US US08/724,575 patent/US5869882A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057349A (ja) * | 2000-08-10 | 2002-02-22 | Fuji Electric Co Ltd | 半導体装置 |
| JP4710112B2 (ja) * | 2000-08-10 | 2011-06-29 | 富士電機システムズ株式会社 | 半導体装置 |
| US6784520B2 (en) | 2002-04-18 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices constitute constant voltage devices used to raise internal voltage |
| JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Ｅｓｄ保護素子を備える半導体装置およびｅｓｄ保護素子を備える半導体装置の製造方法 |
| JP2016035952A (ja) * | 2014-08-01 | 2016-03-17 | ラピスセミコンダクタ株式会社 | 半導体素子および半導体装置 |
| US9935093B2 (en) | 2014-08-01 | 2018-04-03 | Lapis Semiconductor Co., Ltd. | Semiconductor element and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4278721B2 (ja) | 2009-06-17 |
| US5869882A (en) | 1999-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08181334A (ja) | 高い逆降伏電圧を有するツェナーダイオード | |
| US6989568B2 (en) | Lateral high-breakdown-voltage transistor having drain contact region | |
| EP3343638B1 (en) | Controlled resistance integrated snubber for power switching device | |
| JP2982785B2 (ja) | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ | |
| EP0069429A2 (en) | Insulated gate field effect transistor | |
| EP0110331B1 (en) | A mos transistor | |
| US10373944B2 (en) | ESD protection circuit with integral deep trench trigger diodes | |
| KR20030005385A (ko) | 전계 효과 트랜지스터의 구조 및 제조 방법 | |
| JPH06349849A (ja) | 高耐圧薄膜半導体装置 | |
| US7888226B2 (en) | Method of fabricating power semiconductor device for suppressing substrate recirculation current | |
| US20010040266A1 (en) | Integrated circuit with highly efficient junction insulation | |
| JP2680788B2 (ja) | 集積化構造の能動クランプ装置 | |
| US5077590A (en) | High voltage semiconductor device | |
| US11296071B2 (en) | Device of protection against electrostatic discharges | |
| JP2718907B2 (ja) | Ｐｉｃ構造体及びその製造方法 | |
| US20250120185A1 (en) | Electrostatic discharge protection structure | |
| US5514901A (en) | Epitaxial island with adjacent asymmetrical structure to reduce collection of injected current from the island into other islands | |
| US5604369A (en) | ESD protection device for high voltage CMOS applications | |
| JPH0936357A (ja) | 半導体装置 | |
| US6501155B2 (en) | Semiconductor apparatus and process for manufacturing the same | |
| US4651178A (en) | Dual inverse zener diode with buried junctions | |
| US11677033B2 (en) | Passive element on a semiconductor base body | |
| US5532502A (en) | Conductivity-modulated-type MOSFET | |
| EP0654827A1 (en) | Integrated power cascode | |
| JPH04363068A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060710 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061010 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070110 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070326 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070827 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090114 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090311 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |