JPH0816883B2 - プロセッサ・メモリのアドレス制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
おいてキャッシュを有するプロセッサ・メモリのための
メモリ・チップ・アドレッシング及び選択制御の改良に
関する。

【０００２】

【従来の技術】現在の商用計算機システムにおいて最も
普通に使用されているキャッシュ登録簿（ディレクト
リ）は、ハードウェア・マトリックスであって、そのマ
トリックス行はキャッシュ合同（コングルエンス）クラ
スをそれぞれ保持している。ここで、各キャッシュ・ク
ラスは複数の関連エントリを有し、各エントリは関連す
るキャッシュ・データ記憶配列における１ラインの主メ
モリ・アドレス表示を保持することができる。登録簿の
エントリは概念的にはマトリックスのそれぞれの列（す
なわちマトリックスのセット）に配列されているものと
考えられる。異なる列において見いだされる任意の行の
エントリはセット・アソシアティブである。

【０００３】従来技術において、米国特許第３７０５３
８８号は主メモリがデータのラインをキャッシュに転送
している間、主メモリを一時的に中断させることによ
り、プロセッサがキャッシュ内のデータの異なるライン
にアクセスできるようにしている。米国特許第３６７０
３０７号及び第３６７０３０９号はキャッシュ内の異な
るＢＳＭ（基本記憶モジュール）にアクセスすることに
より、同時的なプロセッサ及びライン・フェッチ・アク
セスを可能にしている。すなわち、プロセッサがキャッ
シュのひとつのＢＳＭのバスにアクセスするのと並行し
て、キャッシュの他のＢＳＭの異なるバスをアクセスし
て主メモリからのライン・フェッチを行うことができ
る。こうするため、キャッシュは複数のＢＳＭで構成さ
れなければならない。米国特許第３５８８８２９号で
は、ライン転送の第一ワードから当該ラインの最後のワ
ードが主メモリからキャッシュにフェッチされるまで、
キャッシュに対するプロセッサ要求を遅らせるようにし
ている。

【０００４】米国特許第３８０６８８８号は主メモリに
高速読出し手段を設け、データ・ラインが、主メモリか
らワードを転送するのに通常必要とされる時間内にバッ
ファを通してキャッシュへ転送することができるように
している。

【０００５】汎用計算機において主メモリ及びキャッシ
ュとの間で転送されるデータ単位は、'キャッシュ・ラ
イン'と呼ばれている。各キャッシュ・ラインは複数の
要素（Ｅ）から成り、各キャッシュ・ラインにおける要
素の数はライン長さＬと呼ばれる。要素における主メモ
リ及びキャッシュの間のデータ経路の幅はＷと呼ばれ
る。このことは、１キャッシュ・ラインを転送するには
データ経路を介してＬ／Ｗ回の転送を行うのが必要であ
ることを意味している。

【０００６】本発明によって解決される問題は、次のよ
うな場合に起きる。 ａ）ライン長さＬがデータ経路幅Ｗの倍数であり、 ｂ）データ経路幅Ｗが要素長さＥの倍数であり、 ｃ）現在はキャッシュ内になくかつＬより長くはない要
素のストリングをアクセスしようとするＣＰＵにより、
キャッシュ・ラインのロードが行われる場合。

【０００７】従来技術に関する前述の問題を解決するに
は、キャッシュ・ラインをロードするに際し、キャッシ
ュ・ミスを生ぜしめた第一要素を含みかつＷ要素境界に
位置合せされたＷ個の要素からかかるロードを開始すれ
ばよい。境界位置合せの制約は、ハードウェア設計を単
純化するために導かれるものである。このようにするこ
とで問題となるのは、ＣＰＵがＷ要素境界を横切るよう
な要素のストリングを必要とする場合があるということ
である。このような場合には、ＣＰＵは第二のデータ転
送が完了するまで待っていなければならない。

【０００８】

【発明が解決しようとする課題】本発明の目的は、キャ
ッシュを有するデータ処理システムの主メモリにおいて
かかるデータ転送の待機を避けるように、チップをアド
レスしかつ選択することにある。

【０００９】本発明の他の目的は、適当な追加のハード
ウェア手段を利用して、前記の問題をハードウェア的に
解決することにある。

【００１０】

【課題を解決するための手段】本発明においては、適当
なハードウェア手段を追加することによってデータ転送
の待機を避けている。このことはキャッシュ・ミスを生
ぜしめた第一の要素からキャッシュ・ラインのロードを
開始し、次のＷ−１個の要素までこれを継続することを
可能にする。（前述のように）ＣＰＵが第二のデータ転
送を待っていなければならないという事態は、避けるこ
とができる。

【００１１】本発明では、待ちサイクルも無ければ、空
サイクルも内。キャッシュを備えた機械においてメモリ
・アクセスの間に失ったサイクルまたは得たサイクルの
各々は、総合性能の約２％に相当する。４つのメモリ・
チップが並列に配されるような例では、本発明は１回の
メモリ・アクセスあたり平均して２サイクルを得ること
ができ、結果として４％またはこれとほぼ等しい割合の
性能の向上を得る。

【００１２】メモリをアクセスすることに係る本発明
は、中断無しでキャッシュ・ライン転送が達成できるた
め従来技術よりも優れている。

【００１３】

【実施例】図１の簡略化したブロック図をもとに説明す
る。なお、図１（図４、図６、図７も同様）は１データ
・ビットに対応する回路構成のみを示しているにすぎ
ず、実際の実現形態においては各ワード中のビット数に
応じて図１の回路構成が追加されることに注意された
い。ＰＵ（プロセッサ・ユニット）は必要とされるデー
タのアドレス及び適当な制御信号を主メモリに送る。デ
コーダはこのアドレス情報をデコードし、並列に４つの
ＤＲＡＭメモリ・チップの第一行（ＤＲＡＭビット０な
いし３）を選択するために、アドレスＡ０３を活動状態
にする。各ＤＲＡＭチップは１データ・ビットを与え
る。次に、これら４つのデータ・ビットは対応するバッ
ファ・アドレスを活動状態にすることによってバッファ
・セル０ないし３に記憶される（ショット１）。続い
て、デコーダはＤＲＡＭチップの第二行（４ないし７）
を選択して、それらをバッファ・セル４ないし７に記憶
する（ショット２）。ショット２の開始と同時に、マル
チプレクサはメモリ・バスを通してデータをビットごと
にキャッシュに転送し始める。もし、ＰＵによって必要
とされる第一のバイトがバイト０であれば（キャッシュ
がライン編成されていることに注意）、このバイト０は
図１に示したＤＲＡＭメモリ・チップ０からのデータ・
ビットを含み、次のバイト１はＤＲＡＭメモリ・チップ
１からのデータ・ビットを含み、以下同様であるから、
データの流れは連続的となり、第一のアクセス損失は無
い（図２のダイアグラムを参照）。

【００１４】もし、ＰＵがバイト３をもって開始するこ
とを必要とすれば、図３に示すように、デコーダはショ
ット１においてＡ０３を選択しショット２においてＡ４
７を選択する。しかし、ＰＵは中断されないデータ・ス
トリングを必要とする。ゆえにマルチプレクサは中断さ
れないシーケンスにおいてデータの転送を開始する前に
３サイクルを待たなければならない。これは３サイクル
の第一のアクセス損失となる。

【００１５】かかるアクセス時間の損失を避けるため
に、図４に示すようなアドレッシング方式が提案され
る。

【００１６】図４に示すデコーダは各々が１データ・ビ
ットを与えるＤＲＡＭを選択するために８つのＤＲＡＭ
アドレス出力Ａ０．．．Ａ７を有し、また適当なバッフ
ァ・セルを選択するために８つのバッファ・アドレス出
力を有する。これが図１の従来のデコーダ状態と本発明
との主な相違点である。前述のように、図１に示す従来
のデコーダは、ＤＲＡＭ及びバッファ・セルの各々につ
いて１つずつ、計２つのアドレスのみを供給するにすぎ
ない。

【００１７】ＰＵによって必要とされる第一のデータ・
バイトに依存して、デコーダはＤＲＡＭアドレス線及び
バッファ・アドレス線を図５の内容に従って選択する。

【００１８】バイト３をもって開始するフェッチ・サイ
クルの記述

【００１９】前述のように、ＰＵはまずバイト３を必要
とする（開始アドレスの下位ビット＝０１１）ＰＵはこ
のことを３つの下位アドレス・ビットを通してデコーダ
に指示する。第一ショットの間、デコーダはＡ３、Ａ
４、Ａ５及びＡ６を活動状態にし、対応するＤＲＡＭチ
ップを選択する。適当なバッファ・アドレス・ライン
３、４、５及び６が活動状態にされると同時に、ＤＲＡ
Ｍチップから読み取られたデータがバッファ・セルに記
憶される（図６参照）。

【００２０】第二のショットの間、デコーダはＡ７、Ａ
０、Ａ１及びＡ２を選択し、対応するバッファ・セル
７、０、１及び２を活動状態にする（図７参照）。

【００２２】第二のショットの開始の際に、マルチプレ
クサはバイト３から転送を開始し、バイト４−５−６−
７−０−１−２まで継続する（ラップ・アラウンド）。
図８のダイアグラムに見られるようにデータ転送の開始
またはその途中においては待ちサイクルがない。

【００２３】

【発明の効果】提案された主メモリのアドレッシング方
式はデコーダの論理が僅かながら複雑になるが、総合的
にはシステムの性能を改善している。キャッシュを備え
た機械におけるメモリ・アクセスの際に失ったサイクル
または得たサイクルの各々は、総合性能の約２％に相当
する。４つのメモリ・チップが並列にある前記の例にお
いて、提案された概念は、メモリ・アクセスにつき平均
して２サイクルを得る。したがって、ほぼこれに相当す
る割合の性能が向上していることがわかる。

【図面の簡単な説明】

【図１】従来のキャッシュ付きメモリのデコーダを表す
ブロック図である。

【図２】第一のバイトがバイト０である場合のダイアグ
ラム図である。

【図３】第一のバイトがバイト３である場合のダイアグ
ラム図である。

【図４】メモリをアドレス指定する本発明のデコーダを
表すブロック図である。

【図５】ＤＲＡＭアドレス線及びバッファ・アドレス線
の選択図である。

【図６】本発明の第一のショットを示す線図である。

【図７】本発明の第二のショットを示す線図である。

【図８】第一のバイトがバイト３のダイアグラム図であ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−10446（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ処理装置であって、 （ａ）メモリ・チップの複数のグループを有し、各グル
   ープが容量の等しい２つのチップの組に分けられ、各グ
   ループは第１のアドレスによりアクセス可能で、各個々
   のメモリ・チップは第２のアドレスによってアクセス可
   能である、データを記憶するためのＲＡＭ（ランダム・
   アクセス・メモリ)と、 （ｂ）前記ＲＡＭに接続され、前記ＲＡＭに記憶された
   データの一部を記憶し、要求されたデータを個々に読み
   出すためにキャッシュ・アドレスによってアクセス可能
   であり、要求されたデータがキャッシュ内部に記憶され
   ていない場合にキャッシュ・ミス信号を発生するキャッ
   シュと、 （ｃ）前記キャッシュ及び前記ＲＡＭに接続され、前記
   キャッシュ・ミス信号を受け取り、該信号の受け取りに
   応答して、２つのショットで前記ＲＡＭから前記キャッ
   シュへのブロック転送を実行するために前記ＲＡＭへの
   アドレス送出を開始し、前記開始アドレスは前記第１の
   アドレス及び前記第２のアドレスを含みかつ前記キャッ
   シュから読み取ろうとして前記キャッシュ・ミス信号を
   発生させる原因となった第１のビットを含む前記グルー
   プ及び該グループ内の個々のチップを特定する、ＣＰＵ
   と、 （ｄ）前記ＣＰＵと前記ＲＡＭに接続され、前記ＣＰＵ
   からの前記開始アドレスを受け取り、前記キャッシュ・
   ミス信号の原因となった前記第１のビットから始まる前
   記２つのショットの内の第１のショットにおいて第１の
   チップの組から第１のブロックのデータ転送を開始し、
   その後前記２つのショットの内の第２のショットにおい
   て前記第１のショットにおいてデータ転送が行われなか
   った前記第１のアドレスによってアクセス可能なメモリ
   ・グループのうち残りのメモリ・チップを含む第２のチ
   ップの組からの第２のブロック・データ転送を行う、デ
   コーダ手段と、 （ｅ）前記ＲＡＭと前記デコーダ手段に接続され、前記
   ２つのショットにおける前記メモリのグループからの転
   送データを記憶するデータ・バッファと、 （ｆ）前記バッファと前記キャッシュに接続され、前記
   データ・バッファから前記キャッシュへ逐次にデータを
   転送し、前記第２のショットの開始と同時に前記第１の
   チップの組から転送されたデータの先頭から逐次転送を
   開始する、マルチプレクサと、 を具備するデータ処理装置。