JP2580263B2 - バッファ記憶装置 - Google Patents
バッファ記憶装置Info
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- JP2580263B2 JP2580263B2 JP63162095A JP16209588A JP2580263B2 JP 2580263 B2 JP2580263 B2 JP 2580263B2 JP 63162095 A JP63162095 A JP 63162095A JP 16209588 A JP16209588 A JP 16209588A JP 2580263 B2 JP2580263 B2 JP 2580263B2
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- 238000012546 transfer Methods 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 108010074506 Transfer Factor Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、記憶管理技術さらにはバッファ記憶装置
の制御方式に適用して特に有効な技術に関し、例えばバ
ッファ記憶方式を採用した情報処理システムにおけるキ
ャッシュメモリに利用して有効な技術に関する。
の制御方式に適用して特に有効な技術に関し、例えばバ
ッファ記憶方式を採用した情報処理システムにおけるキ
ャッシュメモリに利用して有効な技術に関する。
［従来の技術］ 従来、バッファ記憶方式を採用したマイクロコンピュ
ータにおいて、ダイナミックRAM等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。
ータにおいて、ダイナミックRAM等からなる主記憶装置
内の情報のうち使用頻度の高いものをキャッシュメモリ
内に入れておいて、これをキャッシュ・コントローラと
呼ばれる記憶管理装置によって制御して、スループット
を向上させるようにされているものがある。
キャッシュメモリは、マイクロプロセッサーユニット
（以下、MPUと称する）から出力されるアドレスによっ
てアクセスされ、所望のデータがキャッシュメモリ内に
あると、つまりキャッシュがヒットすると、MPUが直ち
にデータを得ることができるため、システムのスループ
ットが向上される。キャッシュ・コントローラは、MPU
から出力されるアドレスを内部のアドレス（タグ）と比
較して、所望のデータがキャッシュメモリにないと判定
すると、ミスヒットを示す信号を出力する。すると、MP
Uがメインメモリをアクセスしてメインメモリからデー
タを得るようになっている。
（以下、MPUと称する）から出力されるアドレスによっ
てアクセスされ、所望のデータがキャッシュメモリ内に
あると、つまりキャッシュがヒットすると、MPUが直ち
にデータを得ることができるため、システムのスループ
ットが向上される。キャッシュ・コントローラは、MPU
から出力されるアドレスを内部のアドレス（タグ）と比
較して、所望のデータがキャッシュメモリにないと判定
すると、ミスヒットを示す信号を出力する。すると、MP
Uがメインメモリをアクセスしてメインメモリからデー
タを得るようになっている。
ところで、データ書込み時にキャッシュがヒットする
と直ちにキャッシュメモリ内のデータの書換えを行なう
ので、このときメインメモリ内のデータとの不一致が生
じる。そこで、キャッシュメモリ内のデータの書換えが
あった場合にはメインメモリ内のデータも書き換えてや
る必要がある。この場合のメインメモリの書換え方式と
して、キャッシュメモリ内の書込みのあったブロックの
置換の際にメインメモリの更新を行なうコピーバック方
式と、キャッシュメモリへの書込みがあればすぐにメイ
ンメモリも更新するライトスルー方式がある。このう
ち、コピーバック方式においては、メインメモリの更新
はキャッシュメモリからメインメモリに対するデータの
ブロック転送によって行なわれる。また、ミスヒット時
のブロックの置換も、メインメモリからキャッシュメモ
リへのブロック転送によって行なわれる（日経マグロウ
ヒル社発行、「日経エレクトロニクス」1987年11月16日
号、第170、170頁参照）。
と直ちにキャッシュメモリ内のデータの書換えを行なう
ので、このときメインメモリ内のデータとの不一致が生
じる。そこで、キャッシュメモリ内のデータの書換えが
あった場合にはメインメモリ内のデータも書き換えてや
る必要がある。この場合のメインメモリの書換え方式と
して、キャッシュメモリ内の書込みのあったブロックの
置換の際にメインメモリの更新を行なうコピーバック方
式と、キャッシュメモリへの書込みがあればすぐにメイ
ンメモリも更新するライトスルー方式がある。このう
ち、コピーバック方式においては、メインメモリの更新
はキャッシュメモリからメインメモリに対するデータの
ブロック転送によって行なわれる。また、ミスヒット時
のブロックの置換も、メインメモリからキャッシュメモ
リへのブロック転送によって行なわれる（日経マグロウ
ヒル社発行、「日経エレクトロニクス」1987年11月16日
号、第170、170頁参照）。
［発明が解決しようとする課題］ 上記メインメモリの更新およびブロック置換の際の転
送の単位となるブロックの大きさは、１回に転送可能な
データ（32ビットマイコンで１ワードつまり４バイト単
位）よりも大きく、例えば32バイトのような単位に設定
されている。
送の単位となるブロックの大きさは、１回に転送可能な
データ（32ビットマイコンで１ワードつまり４バイト単
位）よりも大きく、例えば32バイトのような単位に設定
されている。
従って、ブロック転送は複数回のデータ転送によって
終了する。しかるに、従来のキャッシュメモリにおいて
は１ワード分のバッファを介してメインメモリとの間の
ブロック転送を行なっているにすぎなかった。そのた
め、ブロック転送中データメモリ部がメインメモリによ
って占有され、MPUがデータメモリ部内のデータが必要
になっても読み出すことができず、転送が終了するまで
待たされることになり、システムのスループットが低下
するという問題点があった。
終了する。しかるに、従来のキャッシュメモリにおいて
は１ワード分のバッファを介してメインメモリとの間の
ブロック転送を行なっているにすぎなかった。そのた
め、ブロック転送中データメモリ部がメインメモリによ
って占有され、MPUがデータメモリ部内のデータが必要
になっても読み出すことができず、転送が終了するまで
待たされることになり、システムのスループットが低下
するという問題点があった。
この発明の目的は、キャッシュメモリとメインメモリ
間のブロック転送中においてもMPUによってデータメモ
リ部をアクセスできるようにしてMPUの待ち時間を減少
させ、もってシステムのスループットを向上させること
にある。
間のブロック転送中においてもMPUによってデータメモ
リ部をアクセスできるようにしてMPUの待ち時間を減少
させ、もってシステムのスループットを向上させること
にある。
この発明の他の目的は、MPUがキャッシュメモリのデ
ータメモリ部からデータを読み出すよりも早く所望のデ
ータを得ることができるようにしてシステムのスループ
ットを向上させることにある。
ータメモリ部からデータを読み出すよりも早く所望のデ
ータを得ることができるようにしてシステムのスループ
ットを向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、キャッシュメモリの内部データバスとデー
タメモリ部との間に１ブロック分のデータを一度に格納
可能なデータバッファ（以下ブロックバッファと称す
る）を設け、このブロックバッファとデータメモリ部と
の間のデータの転送をキャッシュメモリとメインメモリ
との間のデータの転送よりも大きな単位で行なうように
構成しておくものである。
タメモリ部との間に１ブロック分のデータを一度に格納
可能なデータバッファ（以下ブロックバッファと称す
る）を設け、このブロックバッファとデータメモリ部と
の間のデータの転送をキャッシュメモリとメインメモリ
との間のデータの転送よりも大きな単位で行なうように
構成しておくものである。
さらに、上記ブロックバッファをデュアルポートのレ
ジスタで構成するとともに、MPUが要求するデータが該
ブロックバッファ内にあるか否か判定する判定手段を設
けるようにするものである。
ジスタで構成するとともに、MPUが要求するデータが該
ブロックバッファ内にあるか否か判定する判定手段を設
けるようにするものである。
［作用］ 上記した手段によれば、メインメモリへ転送すべきあ
るいはメインメモリから転送されてきたデータを１ブロ
ック分まとめてブロックバッファ内に入れておくことに
より、キャッシュメモリとメインメモリ間のブロック転
送中においてもMPUによってデータメモリ部をアクセス
できるようにしてMPUの待ち時間を減少させ、もってシ
ステムのスループットを向上させるという上記目的を達
成することができる。
るいはメインメモリから転送されてきたデータを１ブロ
ック分まとめてブロックバッファ内に入れておくことに
より、キャッシュメモリとメインメモリ間のブロック転
送中においてもMPUによってデータメモリ部をアクセス
できるようにしてMPUの待ち時間を減少させ、もってシ
ステムのスループットを向上させるという上記目的を達
成することができる。
また、キャッシュのヒット／ミスヒットの判定が出る
前に、ブロックバッファ内にデータがあるか否か知るこ
とができるとともに、キャッシュメモリがデュアルポー
ト構成であるためキャッシュメモリとメインメモリ間の
データブロック転送中においてもMPUがブロックバッフ
ァからデータを読み出すことができるようになり、スル
ープットを向上させるという上記目的を達成することが
できる。
前に、ブロックバッファ内にデータがあるか否か知るこ
とができるとともに、キャッシュメモリがデュアルポー
ト構成であるためキャッシュメモリとメインメモリ間の
データブロック転送中においてもMPUがブロックバッフ
ァからデータを読み出すことができるようになり、スル
ープットを向上させるという上記目的を達成することが
できる。
［実施例］ 第１図には、本発明をキャッシュコントローラ内蔵の
キャッシュメモリに適用した場合の一実施例が、また第
２図にはこのキャッシュメモリを用いたマイクロプロセ
ッサーユニットシステムの構成例が示されている。
キャッシュメモリに適用した場合の一実施例が、また第
２図にはこのキャッシュメモリを用いたマイクロプロセ
ッサーユニットシステムの構成例が示されている。
第１図のキャッシュメモリ１は、１チップで構成さ
れ、一つの半導体基板上にディレクトリメモリ11とデー
タメモリ12とLRU（Least Recently Used）方式のブロッ
ク置換制御回路13、タグ比較器14、書込みアドレスおよ
び書込みデータを一時的に保持するラインバッファ15、
およびこれらの回路を制御するコントロールロジック16
等が形成されている。そして、このキャッシュメモリ１
は第２図に示すようにメインメモリ３が接続されたメモ
リバス21とMPUバス22との間に接続される。この実施例
では、上記データメモリ12と内部データバス17bとの間
に、例えば１ブロックが16バイトで構成されているデー
タを格納可能なデュアルポートのレジスタからなるブロ
ックバッファ18が設けられている。データメモリ12から
読み出されたデータを直接内部データバス17b上へ出力
するためのパス19も設けられている。
れ、一つの半導体基板上にディレクトリメモリ11とデー
タメモリ12とLRU（Least Recently Used）方式のブロッ
ク置換制御回路13、タグ比較器14、書込みアドレスおよ
び書込みデータを一時的に保持するラインバッファ15、
およびこれらの回路を制御するコントロールロジック16
等が形成されている。そして、このキャッシュメモリ１
は第２図に示すようにメインメモリ３が接続されたメモ
リバス21とMPUバス22との間に接続される。この実施例
では、上記データメモリ12と内部データバス17bとの間
に、例えば１ブロックが16バイトで構成されているデー
タを格納可能なデュアルポートのレジスタからなるブロ
ックバッファ18が設けられている。データメモリ12から
読み出されたデータを直接内部データバス17b上へ出力
するためのパス19も設けられている。
上記ディレクトリメモリ11内には、データメモリ12の
同一カラム位置に入っているデータのメインメモリ上で
のアドレスの上位10数ビットがタグとして格納されてい
る。MPU2よりキャッシュメモリ１に与えられたアドレス
ADのうちカラムアドレス部CLMが、ディレクトリメモリ1
1とデータメモリ12の共通のデコーダに供給されると、
各メモリの同一カラムからアドレスタグとデータが同時
に読み出される。このうちデータメモリ12からは16バイ
トのデータが一度に読み出されるように構成されてお
り、読み出されたデータは一旦ブロックバッファ18に格
納される。データメモリ12とブロックバッファ18との間
のデータ転送は特に制限されないが、16バイト単位で行
なわれる。
同一カラム位置に入っているデータのメインメモリ上で
のアドレスの上位10数ビットがタグとして格納されてい
る。MPU2よりキャッシュメモリ１に与えられたアドレス
ADのうちカラムアドレス部CLMが、ディレクトリメモリ1
1とデータメモリ12の共通のデコーダに供給されると、
各メモリの同一カラムからアドレスタグとデータが同時
に読み出される。このうちデータメモリ12からは16バイ
トのデータが一度に読み出されるように構成されてお
り、読み出されたデータは一旦ブロックバッファ18に格
納される。データメモリ12とブロックバッファ18との間
のデータ転送は特に制限されないが、16バイト単位で行
なわれる。
一方、ディレクトリメモリ11から読み出されたアドレ
スタグはタグ比較器14に供給される。このタグ比較器14
には、MPU2から与えられたアドレスADのうちタグ部TAG
のデータも供給されており、ディレクトリメモリ11から
読み出されたタグと比較し、一致（キャッシュヒット）
または不一致（ミスヒット）を示す信号CHが出力され
る。
スタグはタグ比較器14に供給される。このタグ比較器14
には、MPU2から与えられたアドレスADのうちタグ部TAG
のデータも供給されており、ディレクトリメモリ11から
読み出されたタグと比較し、一致（キャッシュヒット）
または不一致（ミスヒット）を示す信号CHが出力され
る。
ここでキャッシュがヒットするとデータメモリ12内の
対応するカラム位置から読み出されてブロックバッファ
18に保持されている16バイトのデータのうち、アドレス
の下位２ビットにより指定される１ワード（４バイト）
のデータがセレクタ（図示省略）によって選択され、デ
ータバス17bを介してMPUへ供給される。一方、ミスヒッ
トが生じると、内部アドレスバス17aおよび内部データ
バス17bを介してMPUバス22とメモリバス21とが接続さ
れ、MPU2がメモリバス21を使用してメインメモリ３を直
接アクセスするようになっている。また、データ書込み
の際にミスヒットが生じると、ライトバッファ15に保持
されているアドレスとデータがメモリバス21上に出力さ
れる。
対応するカラム位置から読み出されてブロックバッファ
18に保持されている16バイトのデータのうち、アドレス
の下位２ビットにより指定される１ワード（４バイト）
のデータがセレクタ（図示省略）によって選択され、デ
ータバス17bを介してMPUへ供給される。一方、ミスヒッ
トが生じると、内部アドレスバス17aおよび内部データ
バス17bを介してMPUバス22とメモリバス21とが接続さ
れ、MPU2がメモリバス21を使用してメインメモリ３を直
接アクセスするようになっている。また、データ書込み
の際にミスヒットが生じると、ライトバッファ15に保持
されているアドレスとデータがメモリバス21上に出力さ
れる。
なお、第２図のシステムではメモリバス21にROM5とI/
Oレジスタ６が、またシステムバスアダプタ７を介して
画像データ用フレームバッファ31、ファイルコントロー
ラ32およびDMAコントローラ33等が接続されている。ま
た、キャッシュメモリ１とメインメモリ３との間のデー
タ転送を制御するため、メインストレージコントロール
回路４が設けられている。
Oレジスタ６が、またシステムバスアダプタ７を介して
画像データ用フレームバッファ31、ファイルコントロー
ラ32およびDMAコントローラ33等が接続されている。ま
た、キャッシュメモリ１とメインメモリ３との間のデー
タ転送を制御するため、メインストレージコントロール
回路４が設けられている。
さらに、この実施例のキャッシュメモリには、ディレ
クトリメモリ11の各カラムごとに１ビットずつ、MPUが
要求するデータがメインメモリからキャッシュメモリへ
ブロック転送中であるか否か示す転送ビットBTが設けら
れている。また、ブロックバッファ18内には各ワードご
とに対応するデータが有効か否か示すビットBBVが設け
られている。
クトリメモリ11の各カラムごとに１ビットずつ、MPUが
要求するデータがメインメモリからキャッシュメモリへ
ブロック転送中であるか否か示す転送ビットBTが設けら
れている。また、ブロックバッファ18内には各ワードご
とに対応するデータが有効か否か示すビットBBVが設け
られている。
上記各ビットBTおよびBBVの状態はコントロールロジ
ック16によって監視され、データの転送制御に反映され
るとともに、コントロールロジック16がデータの流れに
応じて上記ビットBT,BBVの書換えを行なう。
ック16によって監視され、データの転送制御に反映され
るとともに、コントロールロジック16がデータの流れに
応じて上記ビットBT,BBVの書換えを行なう。
具体的には、MPUから与えられたアドレスのタグ部の
比較の結果、キャッシュヒットした場合には対応するカ
ラム位置のビットBTを調べて、BTが“0"ならば所望のデ
ータがデータメモリ12内にあるので、データメモリ内の
データをデータバス17b上へ出力し、キャッシュヒット
信号をMPUへ返す。
比較の結果、キャッシュヒットした場合には対応するカ
ラム位置のビットBTを調べて、BTが“0"ならば所望のデ
ータがデータメモリ12内にあるので、データメモリ内の
データをデータバス17b上へ出力し、キャッシュヒット
信号をMPUへ返す。
また、キャッシュがヒットしても転送ビットBTが“1"
ならば、所望のデータはブロックバッファ18内にあるの
で、ブロックバッファ18内のビットBBVを調べて所望の
ワードデータが有効か否か知り、BBVが“1"のときには
そのデータをデータバス17b上へ出力し、キャッシュヒ
ット信号をMPUへ返す。BBVが“0"のときは、メインメモ
リからのデータの転送によりBBVが“1"になるまで待
ち、“1"になった時点でそのワードデータをデータバス
17b上に出力してキャッシュヒット信号をMPUに返し、MP
Uがそれを取込む。
ならば、所望のデータはブロックバッファ18内にあるの
で、ブロックバッファ18内のビットBBVを調べて所望の
ワードデータが有効か否か知り、BBVが“1"のときには
そのデータをデータバス17b上へ出力し、キャッシュヒ
ット信号をMPUへ返す。BBVが“0"のときは、メインメモ
リからのデータの転送によりBBVが“1"になるまで待
ち、“1"になった時点でそのワードデータをデータバス
17b上に出力してキャッシュヒット信号をMPUに返し、MP
Uがそれを取込む。
これとともに、コントロールロジック16は、ブロック
転送要因が発生すると先ずディレクトリメモリ11内の対
応するビットBTに“1"を立ててからデータの転送を開始
し、その転送状態に応じてブロックバッファ18内のビッ
トBBVに“1"を立て、すべてのBBVビットが“1"になった
時点でブロックバッファ18内のデータをメインメモリ３
またはデータメモリ12へ転送する。そして、転送が終了
すると、ビットBBVおよびデータメモリ11内の対応する
ビットBTを“0"にリセットする。
転送要因が発生すると先ずディレクトリメモリ11内の対
応するビットBTに“1"を立ててからデータの転送を開始
し、その転送状態に応じてブロックバッファ18内のビッ
トBBVに“1"を立て、すべてのBBVビットが“1"になった
時点でブロックバッファ18内のデータをメインメモリ３
またはデータメモリ12へ転送する。そして、転送が終了
すると、ビットBBVおよびデータメモリ11内の対応する
ビットBTを“0"にリセットする。
第３図には、データ読出し時にキャッシュのミスヒッ
トが発生した場合におけるアドレスとデータの流れが制
御手順に従って示されている。ただし、ここでは１ブロ
ックすなわち連続して転送されるデータ量が16バイトで
ある場合が示されている。
トが発生した場合におけるアドレスとデータの流れが制
御手順に従って示されている。ただし、ここでは１ブロ
ックすなわち連続して転送されるデータ量が16バイトで
ある場合が示されている。
キャッシュのミスヒットが発生すると、MPUからメイ
ンメモリMMにアドレスが渡される（第３図（Ａ））。こ
のアドレスで指定されるデータが、あるブロックBi内の
３番目のデータＣであった場合、先ずメインメモリMMか
らそのデータＣが読み出されてブロックバッファBB内に
格納され、対応するBBVビットに“1"が立てられるとと
もに、メインメモリMMから読み出されたデータはそのま
ま内部データバス17bを介してMPUに送られる（第３図
（Ｂ））。
ンメモリMMにアドレスが渡される（第３図（Ａ））。こ
のアドレスで指定されるデータが、あるブロックBi内の
３番目のデータＣであった場合、先ずメインメモリMMか
らそのデータＣが読み出されてブロックバッファBB内に
格納され、対応するBBVビットに“1"が立てられるとと
もに、メインメモリMMから読み出されたデータはそのま
ま内部データバス17bを介してMPUに送られる（第３図
（Ｂ））。
しかる後、メインメモリＭ内からデータＣと同一ブロ
ックBiに属する他のデータD,A,Bが４バイト単位で順に
読み出され、ブロックバッファBB内に格納される。
ックBiに属する他のデータD,A,Bが４バイト単位で順に
読み出され、ブロックバッファBB内に格納される。
このブロック転送の途中で、例えば既に転送されてい
るデータＡをMPUが要求したとすると、ブロック転送と
は無関係にブロックバッファBBからデータＡが読み出さ
れてMPUに送られる（第３図（Ｃ））。所望のデータが
データメモリ12内にあるときもブロック転送と無関係に
読出しができる。
るデータＡをMPUが要求したとすると、ブロック転送と
は無関係にブロックバッファBBからデータＡが読み出さ
れてMPUに送られる（第３図（Ｃ））。所望のデータが
データメモリ12内にあるときもブロック転送と無関係に
読出しができる。
そして、一連のブロック転送により一ブロック分すべ
てのデータA,B,C,DがブロックバッファBB内に揃った時
点で、16バイトのデータが同時に（並列に）データアレ
イ（データメモリ）DAへ転送される（第３図（Ｄ））。
てのデータA,B,C,DがブロックバッファBB内に揃った時
点で、16バイトのデータが同時に（並列に）データアレ
イ（データメモリ）DAへ転送される（第３図（Ｄ））。
このようにして上記実施例では、ブロック転送中にお
いても、MPUがキャッシュメモリ内にあるデータについ
てはいつでも必要なときに読み出すことができる。
いても、MPUがキャッシュメモリ内にあるデータについ
てはいつでも必要なときに読み出すことができる。
さらに、上記実施例のキャッシュメモリでは、ユーザ
ーが一部のキャッシュ領域についてはLRU方式の置換対
象から外すつまり、常にあるデータについてはそれをキ
ャッシュメモリ上に置いておくように指定することがで
きるようにされている。この場合に、コピーバック方式
を採用するとその指定された領域についてはブロック置
換がないので、周期的もしくは指定領域がデータで満た
されたときにその内容をメインメモリに送って、データ
の一致を確保してやる必要がある。
ーが一部のキャッシュ領域についてはLRU方式の置換対
象から外すつまり、常にあるデータについてはそれをキ
ャッシュメモリ上に置いておくように指定することがで
きるようにされている。この場合に、コピーバック方式
を採用するとその指定された領域についてはブロック置
換がないので、周期的もしくは指定領域がデータで満た
されたときにその内容をメインメモリに送って、データ
の一致を確保してやる必要がある。
その場合のデータブロック転送要求は、MPUの処理と
非同期に発生するが、上記実施例のキャッシュメモリは
ブロックバッファを有しているため、スループットを低
下させずにキャッシュメモリ内の所定の領域内のデータ
をメインメモリへブロック転送することができる。
非同期に発生するが、上記実施例のキャッシュメモリは
ブロックバッファを有しているため、スループットを低
下させずにキャッシュメモリ内の所定の領域内のデータ
をメインメモリへブロック転送することができる。
また、上記実施例では、メインメモリからキャッシュ
メモリに対してデータのブロック転送中であることを示
すビットBTをディレクトリメモリに設けているが、キャ
ッシュメモリからメインメモリに対してデータのブロッ
ク転送中であることを示すビットをディレクトリメモリ
に設けるようにしてもよい。
メモリに対してデータのブロック転送中であることを示
すビットBTをディレクトリメモリに設けているが、キャ
ッシュメモリからメインメモリに対してデータのブロッ
ク転送中であることを示すビットをディレクトリメモリ
に設けるようにしてもよい。
以上説明したように上記実施例においては、キャッシ
ュメモリの内部データバスとデータメモリ部との間に１
ブロック分のデータを一度に格納可能なブロックバッフ
ァを設け、このブロックバッファとデータアレイ部との
間のデータの転送をキャッシュメモリとメインメモリと
の間のデータ転送よりも大きな単位で行なうように構成
しておくようにしたので、メインメモリへ転送すべきあ
るいはメインメモリから転送されてきたデータを１ブロ
ック分まとめてブロックバッファ内に入れておくことに
より、キャッシュメモリとメインメモリ間のブロック転
送中においてもMPUがデータメモリ部をアクセスできる
ようになり、これによってMPUの待ち時間が減少され、
システムのスループットが向上するという効果がある。
ュメモリの内部データバスとデータメモリ部との間に１
ブロック分のデータを一度に格納可能なブロックバッフ
ァを設け、このブロックバッファとデータアレイ部との
間のデータの転送をキャッシュメモリとメインメモリと
の間のデータ転送よりも大きな単位で行なうように構成
しておくようにしたので、メインメモリへ転送すべきあ
るいはメインメモリから転送されてきたデータを１ブロ
ック分まとめてブロックバッファ内に入れておくことに
より、キャッシュメモリとメインメモリ間のブロック転
送中においてもMPUがデータメモリ部をアクセスできる
ようになり、これによってMPUの待ち時間が減少され、
システムのスループットが向上するという効果がある。
また、上記ブロックバッファをデュアルポートのレジ
スタで構成するとともに、MPUが要求するデータが該ブ
ロックバッファ内にあるか否か判定する判定手段を設け
るようにしたので、キャッシュのヒット／ミスヒットの
判定が出る前に、ブロックバッファ内にデータがあるか
否か知ることができるとともに、キャッシュメモリがデ
ュアルポートであるためキャッシュメモリをメインメモ
リ間のデータブロック転送中においてもMPUがブロック
バッファからデータを読み出すことができ、これによっ
て、MPUがキャッシュメモリのデータアレイ部からデー
タを読み出すよりも早く所望のデータを得ることができ
るようになりシステムのスループットが向上するという
効果がある。
スタで構成するとともに、MPUが要求するデータが該ブ
ロックバッファ内にあるか否か判定する判定手段を設け
るようにしたので、キャッシュのヒット／ミスヒットの
判定が出る前に、ブロックバッファ内にデータがあるか
否か知ることができるとともに、キャッシュメモリがデ
ュアルポートであるためキャッシュメモリをメインメモ
リ間のデータブロック転送中においてもMPUがブロック
バッファからデータを読み出すことができ、これによっ
て、MPUがキャッシュメモリのデータアレイ部からデー
タを読み出すよりも早く所望のデータを得ることができ
るようになりシステムのスループットが向上するという
効果がある。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、キャッシュメ
モリ内のライトバッファを省略したり、パリティチェッ
カあるいはデータメモリにリード／ライトされるデータ
をブロック単位で保持するバッファ等種々の機能回路を
付加するようにしてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、キャッシュメ
モリ内のライトバッファを省略したり、パリティチェッ
カあるいはデータメモリにリード／ライトされるデータ
をブロック単位で保持するバッファ等種々の機能回路を
付加するようにしてもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるキャッシュメモリ
に適用したものについて説明したが、この発明はそれに
限定されず、通信用バッファメモリや画像用フィールド
メモリその他のバッファ記憶装置一般に利用することが
できる。
明をその背景となった利用分野であるキャッシュメモリ
に適用したものについて説明したが、この発明はそれに
限定されず、通信用バッファメモリや画像用フィールド
メモリその他のバッファ記憶装置一般に利用することが
できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、キャッシュメモリとメインメモリ間のブロ
ック転送中いおいてもMPUによってデータアレイ部をア
クセスできるようにしてMPUの待ち時間を減少させると
ともに、MPUがキャッシュメモリのデータアレイ部から
データを読み出すよりも早く所望のデータを得ることが
できるようにし、もってシステムのスループットを向上
させることができる。
ック転送中いおいてもMPUによってデータアレイ部をア
クセスできるようにしてMPUの待ち時間を減少させると
ともに、MPUがキャッシュメモリのデータアレイ部から
データを読み出すよりも早く所望のデータを得ることが
できるようにし、もってシステムのスループットを向上
させることができる。
第１図は、本発明をキャッシュメモリに適用した場合の
一実施例を示すブロック図、 第２図は、そのキャッシュメモリを使用したマイクロプ
ロセッサーユニットシステムの構成例を示すシステム構
成図、 第３図はキャッシュメモリのミスヒットが発生した後の
アドレスとデータの流れの順序を示す説明図である。 １……キャッシュメモリ、２……MPU（マイクロプロセ
ッサーユニット）、３……メインメモリ、11……ディレ
クトリメモリ、12……データメモリ、14……タグ比較
器、15……ライトバッファ、17a……内部アドレスバ
ス、17b……内部データバス、18……ブロックバッフ
ァ、21……メモリバス、22……MPUバス、23……システ
ムバス。
一実施例を示すブロック図、 第２図は、そのキャッシュメモリを使用したマイクロプ
ロセッサーユニットシステムの構成例を示すシステム構
成図、 第３図はキャッシュメモリのミスヒットが発生した後の
アドレスとデータの流れの順序を示す説明図である。 １……キャッシュメモリ、２……MPU（マイクロプロセ
ッサーユニット）、３……メインメモリ、11……ディレ
クトリメモリ、12……データメモリ、14……タグ比較
器、15……ライトバッファ、17a……内部アドレスバ
ス、17b……内部データバス、18……ブロックバッフ
ァ、21……メモリバス、22……MPUバス、23……システ
ムバス。
フロントページの続き (72)発明者 福田 宏 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 菊池 隆 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 青木 郭和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大石 貫時 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 波多野 進 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭62−248049（ＪＰ，Ａ) 特開 昭62−123521（ＪＰ，Ａ) 特開 昭61−103235（ＪＰ，Ａ) 特開 昭56−117384（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アドレスタグが格納されるディレクトリメ
モリ部と、該ディレクトリメモリ部に格納されたアドレ
スタグに対応したデータがデータバスを介して格納可能
なデータメモリ部とを備え一つの半導体基板上に形成さ
れたバッファ記憶装置において、 上記データメモリ部とデータバスとの間に、一連の動作
で連続して転送される１ブロック分のデータを一度に格
納可能な記憶容量を有しかつ上記データメモリ部からデ
ータバスおよびデータバスからデータメモリ部の双方向
にデータを転送可能なデータバッファを設け、このデー
タバッファと上記データメモリ部との間の並列データ転
送を、上記データバスを介した上記データメモリ部と外
部メモリとの間の並列データ転送よりも大きなバイト単
位で行なうように構成されてなることを特徴とするバッ
ファ記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162095A JP2580263B2 (ja) | 1988-06-28 | 1988-06-28 | バッファ記憶装置 |
| KR1019890007950A KR970000837B1 (ko) | 1988-06-10 | 1989-06-09 | 싱글칩형 캐시메모리 |
| KR94011054A KR970000839B1 (en) | 1988-06-10 | 1994-05-20 | Memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162095A JP2580263B2 (ja) | 1988-06-28 | 1988-06-28 | バッファ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210446A JPH0210446A (ja) | 1990-01-16 |
| JP2580263B2 true JP2580263B2 (ja) | 1997-02-12 |
Family
ID=15747977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162095A Expired - Lifetime JP2580263B2 (ja) | 1988-06-10 | 1988-06-28 | バッファ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580263B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019965A (en) * | 1989-02-03 | 1991-05-28 | Digital Equipment Corporation | Method and apparatus for increasing the data storage rate of a computer system having a predefined data path width |
| JPH03226850A (ja) * | 1990-01-31 | 1991-10-07 | Nec Corp | 外部補助記憶制御装置 |
| JPH03252744A (ja) * | 1990-03-01 | 1991-11-12 | Nec Corp | ストリングデータ書込み制御回路 |
| JPH03288245A (ja) * | 1990-04-03 | 1991-12-18 | Mitsubishi Electric Corp | データ処理装置 |
| EP0473804A1 (en) * | 1990-09-03 | 1992-03-11 | International Business Machines Corporation | Alignment of line elements for memory to cache data transfer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117384A (en) * | 1980-02-20 | 1981-09-14 | Nec Corp | Cash controller |
| JPS61103235A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | 磁気デイスクコントロ−ル装置 |
| JPS62123521A (ja) * | 1985-11-25 | 1987-06-04 | Nec Corp | フロツピイデイスク装置のバツフアメモリ制御方式 |
| JPS62248049A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | バツフア記憶装置 |
-
1988
- 1988-06-28 JP JP63162095A patent/JP2580263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210446A (ja) | 1990-01-16 |
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