JPH08167664A - 酸化膜を形成する方法、改良された酸化膜を形成する方法、高品質の酸化膜を形成する方法、ならびにトンネルおよびゲート酸化膜を形成する方法 - Google Patents
酸化膜を形成する方法、改良された酸化膜を形成する方法、高品質の酸化膜を形成する方法、ならびにトンネルおよびゲート酸化膜を形成する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 90
- 239000010410 layer Substances 0.000 claims abstract description 95
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 72
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 238000000137 annealing Methods 0.000 claims abstract description 51
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 22
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims description 41
- 238000007254 oxidation reaction Methods 0.000 claims description 41
- 230000001590 oxidative effect Effects 0.000 claims description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims description 18
- 238000005247 gettering Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 230000001965 increasing effect Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims 6
- 238000012545 processing Methods 0.000 description 19
- 239000007943 implant Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000006872 improvement Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910006294 Si—N Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/56—After-treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
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Abstract
(57)【要約】
【目的】 少なくとも表面層がある濃度の窒素を含む酸
化物層を含む半導体装置をより効果的に提供するための
方法を提供する。 【構成】 トンネル酸化膜およびＣＭＯＳゲート酸化膜
に利用される高品質の酸化膜は、酸化膜が形成された
後、ある窒素の濃度を含む表面層を酸化膜に形成するた
めにＮＯを含む雰囲気で半導体基板をアニーリングする
ことを含む処理を使用して形成される。ＮＯのアニーリ
ングステップは装置のゲートおよびトンネル酸化膜両方
の特性を、先行技術の方法からはかなり低減した温度で
かつかなりの多くのＮＯを含む雰囲気で向上させる。
化物層を含む半導体装置をより効果的に提供するための
方法を提供する。 【構成】 トンネル酸化膜およびＣＭＯＳゲート酸化膜
に利用される高品質の酸化膜は、酸化膜が形成された
後、ある窒素の濃度を含む表面層を酸化膜に形成するた
めにＮＯを含む雰囲気で半導体基板をアニーリングする
ことを含む処理を使用して形成される。ＮＯのアニーリ
ングステップは装置のゲートおよびトンネル酸化膜両方
の特性を、先行技術の方法からはかなり低減した温度で
かつかなりの多くのＮＯを含む雰囲気で向上させる。
Description
【０００１】
【発明の分野】この発明は、半導体装置の製造に関し、
より特定的には、半導体装置のための高品質の酸化膜を
製造するための方法に関する。
より特定的には、半導体装置のための高品質の酸化膜を
製造するための方法に関する。
【０００２】
【関連技術の説明】高品質の酸化膜は、半導体装置の製
造において重要である。これは、酸化膜が誘電体として
機能しかつ装置の電気性能への鍵となる電気的に消去書
込可能読出専用メモリ（ＥＥＰＲＯＭ）などの装置およ
びＭＯＳトランジスタのゲート酸化膜において特に真で
ある。ＥＥＰＲＯＭ装置の薄いトンネル酸化膜は典型的
には１００Åをかなり下まわる厚さを有する。高品質誘
電体はそのような装置において速度および寿命の両方の
点で満足のいく装置性能を達成するために必要になる。
造において重要である。これは、酸化膜が誘電体として
機能しかつ装置の電気性能への鍵となる電気的に消去書
込可能読出専用メモリ（ＥＥＰＲＯＭ）などの装置およ
びＭＯＳトランジスタのゲート酸化膜において特に真で
ある。ＥＥＰＲＯＭ装置の薄いトンネル酸化膜は典型的
には１００Åをかなり下まわる厚さを有する。高品質誘
電体はそのような装置において速度および寿命の両方の
点で満足のいく装置性能を達成するために必要になる。
【０００３】酸化膜における窒素の存在がＥＥＰＲＯＭ
装置のトンネル酸化膜およびＭＯＳトランジスタのゲー
ト酸化膜を改良することがわかっている。酸化物層、典
型的には二酸化シリコン膜における窒素の存在は膜の降
伏特性をかなり改良する。酸化膜を改良するときの窒素
の役割は、Ｓｉ−Ｎ結合またはＮ−Ｏ結合を形成するこ
とによってＳｉ−Ｏ結合を弱めることであると仮定され
ている。Ｈ．フクダ（H. Fukada ）らの IEEE Elect. D
ev. Letters １２巻第１１号、１９９１年、およびＡ．
Ｔ．ウー（Wu）らの、Appl. physics. Lett.第５５巻、
１９８９年を参照されたい。Ｓｉ−ＮまたはＮ−Ｏ結合
の形成は結合力を増大しかつ界面トラップ密度を低減す
る。
装置のトンネル酸化膜およびＭＯＳトランジスタのゲー
ト酸化膜を改良することがわかっている。酸化物層、典
型的には二酸化シリコン膜における窒素の存在は膜の降
伏特性をかなり改良する。酸化膜を改良するときの窒素
の役割は、Ｓｉ−Ｎ結合またはＮ−Ｏ結合を形成するこ
とによってＳｉ−Ｏ結合を弱めることであると仮定され
ている。Ｈ．フクダ（H. Fukada ）らの IEEE Elect. D
ev. Letters １２巻第１１号、１９９１年、およびＡ．
Ｔ．ウー（Wu）らの、Appl. physics. Lett.第５５巻、
１９８９年を参照されたい。Ｓｉ−ＮまたはＮ−Ｏ結合
の形成は結合力を増大しかつ界面トラップ密度を低減す
る。
【０００４】Ｎ2 Ｏ窒化酸化膜を有するＭＯＳキャパシ
タはかなり緊密な時間依存性誘電体破壊（ＴＤＴＢ）分
布を示す。ＴＤＴＢの改良は完全な処理の後も存続し、
ｐ−基板上のキャパシタ、ｎ＋注入領域上のキャパシ
タ、および表面キャパシタなどの様々な構造で観察され
る。
タはかなり緊密な時間依存性誘電体破壊（ＴＤＴＢ）分
布を示す。ＴＤＴＢの改良は完全な処理の後も存続し、
ｐ−基板上のキャパシタ、ｎ＋注入領域上のキャパシ
タ、および表面キャパシタなどの様々な構造で観察され
る。
【０００５】薄いゲート酸化膜成長の後に続く窒素のソ
ースとしてのソースガスＮ2 Ｏの使用は、特定の温度条
件下では効果的な窒素のソースであって、このため酸化
膜の誘電体品質をかなり高め得ることが最近わかってき
ている。そのメカニズムは、Ｓｉ／ＳｉＯ2 界面に組入
れられる窒素自体の作用であると考えられこれは界面で
不飽和結合に結びついた水素と置換される。窒素の結合
力は水素の結合力よりもより強く、熱、電界または放射
応力下でより安定した膜に近づく。
ースとしてのソースガスＮ2 Ｏの使用は、特定の温度条
件下では効果的な窒素のソースであって、このため酸化
膜の誘電体品質をかなり高め得ることが最近わかってき
ている。そのメカニズムは、Ｓｉ／ＳｉＯ2 界面に組入
れられる窒素自体の作用であると考えられこれは界面で
不飽和結合に結びついた水素と置換される。窒素の結合
力は水素の結合力よりもより強く、熱、電界または放射
応力下でより安定した膜に近づく。
【０００６】トンネル酸化膜では、酸化膜内の電荷のト
ラッピングのために破壊が生じ、このため酸化膜が誘導
電圧にもはや耐えられなくなるまで酸化膜の電界が徐々
に上昇する。より高い品質の酸化膜は時間の経過に対し
てより少ない電荷しかトラップせずゆえに破壊するにも
より長い時間がかかる。
ラッピングのために破壊が生じ、このため酸化膜が誘導
電圧にもはや耐えられなくなるまで酸化膜の電界が徐々
に上昇する。より高い品質の酸化膜は時間の経過に対し
てより少ない電荷しかトラップせずゆえに破壊するにも
より長い時間がかかる。
【０００７】トンネル酸化膜およびゲート酸化膜両方の
破壊の時間における改良は、Ｓｉ／ＳｉＯ2 界面、ポリ
シリコン／ＳｉＯ2 およびゲート酸化膜およびトンネル
酸化膜領域中のゲート酸化膜の窒素の存在およびトンネ
ルによって与えられる電荷安定性に起因すると考えられ
る。
破壊の時間における改良は、Ｓｉ／ＳｉＯ2 界面、ポリ
シリコン／ＳｉＯ2 およびゲート酸化膜およびトンネル
酸化膜領域中のゲート酸化膜の窒素の存在およびトンネ
ルによって与えられる電荷安定性に起因すると考えられ
る。
【０００８】薄いゲート酸化膜成長に続くソースガス
（Ｎ2 Ｏ）の使用は、同じ譲受人に譲渡されている米国
特許第５，２９６，４１１号で説明されており、ここに
引用により援用する。
（Ｎ2 Ｏ）の使用は、同じ譲受人に譲渡されている米国
特許第５，２９６，４１１号で説明されており、ここに
引用により援用する。
【０００９】第５，２９６，４１１号では、急速な熱ア
ニールが薄い酸化物層の形成の後に続いてＮ2 Ｏ雰囲気
において行なわれる。Ｎ2 Ｏアニールを効果的にするた
めに、たとえば拡散チューブまたはＲＴＡシステムにお
いて使用されるとき、およそ１，０５０℃の温度が以前
には利用されていた。ソースガスとして窒素を単に加え
るだけでは同じ結果は得られないことが観察されてい
る。このため、Ｓｉ／ＳｉＯ2 界面の窒素の存在に起因
する改良が観察されるためにはＮ2 Ｏをソースガスとし
て使用しかつＮ2 Ｏを十分に高い温度で分解することが
鍵である。Ｏ2 とＮ2 との混合物はゲート酸化膜（また
はトンネル酸化膜）の必要とされる改良を生み出さない
ことに注目されたい。さらに、アニールステップの間に
Ｏ2 があると付加的な望ましくない酸化膜が提供され
る。第５，２９６，４１１号で説明されているようなＮ
2 Ｏ雰囲気のアニールステップはおよそ１５Åの酸化物
層をさらに形成する。
ニールが薄い酸化物層の形成の後に続いてＮ2 Ｏ雰囲気
において行なわれる。Ｎ2 Ｏアニールを効果的にするた
めに、たとえば拡散チューブまたはＲＴＡシステムにお
いて使用されるとき、およそ１，０５０℃の温度が以前
には利用されていた。ソースガスとして窒素を単に加え
るだけでは同じ結果は得られないことが観察されてい
る。このため、Ｓｉ／ＳｉＯ2 界面の窒素の存在に起因
する改良が観察されるためにはＮ2 Ｏをソースガスとし
て使用しかつＮ2 Ｏを十分に高い温度で分解することが
鍵である。Ｏ2 とＮ2 との混合物はゲート酸化膜（また
はトンネル酸化膜）の必要とされる改良を生み出さない
ことに注目されたい。さらに、アニールステップの間に
Ｏ2 があると付加的な望ましくない酸化膜が提供され
る。第５，２９６，４１１号で説明されているようなＮ
2 Ｏ雰囲気のアニールステップはおよそ１５Åの酸化物
層をさらに形成する。
【００１０】Ｎ2 Ｏ破壊に必要な高温の使用は半導体ウ
ェハ上の応力を増大させかつドーパント拡散を増大す
る。さらに、Ｎ2 Ｏが比較的高い温度を使用して破壊さ
れるときでさえも、存在するＮＯの量はたった約５％で
ある。
ェハ上の応力を増大させかつドーパント拡散を増大す
る。さらに、Ｎ2 Ｏが比較的高い温度を使用して破壊さ
れるときでさえも、存在するＮＯの量はたった約５％で
ある。
【００１１】このように、Ｎ2 Ｏアニールの使用によっ
て酸化膜に示された品質改良にもかかわらず、さらに酸
化膜品質を高める改良およびこの改良を低温度で提供す
る処理が望ましい。
て酸化膜に示された品質改良にもかかわらず、さらに酸
化膜品質を高める改良およびこの改良を低温度で提供す
る処理が望ましい。
【００１２】
【発明の概要】ゆえにこの発明の目的は、少なくとも表
面層がある濃度の窒素を有する酸化物層を含む半導体装
置をより効果的に提供すための方法を提供する。
面層がある濃度の窒素を有する酸化物層を含む半導体装
置をより効果的に提供すための方法を提供する。
【００１３】この発明のさらなる目的は、たとえばＥＥ
ＰＲＯＭ装置およびＭＯＳトランジスタのゲート酸化膜
に利用されるトンネル酸化膜の降伏特性を、Ｎ2 Ｏの破
壊に要する温度よりも低い温度で窒素を酸化膜に導入す
ることによって改良することである。
ＰＲＯＭ装置およびＭＯＳトランジスタのゲート酸化膜
に利用されるトンネル酸化膜の降伏特性を、Ｎ2 Ｏの破
壊に要する温度よりも低い温度で窒素を酸化膜に導入す
ることによって改良することである。
【００１４】この発明のさらに他の目的は、Ｎ2 Ｏの熱
分解によって与えられるＮＯ雰囲気よりもＮＯが濃いＮ
Ｏ雰囲気を提供することである。
分解によって与えられるＮＯ雰囲気よりもＮＯが濃いＮ
Ｏ雰囲気を提供することである。
【００１５】この発明のさらに他の目的は、このステッ
プの間に酸化膜成長に対するかなり増大した制御を提供
するアニールステップを提供することである。
プの間に酸化膜成長に対するかなり増大した制御を提供
するアニールステップを提供することである。
【００１６】これらおよびこの発明の他の目的は、Ｓｉ
Ｏ2 およびＮ2 Ｏ酸化膜に対して優れた誘電体膜を得る
ようにＮＯをソースガスとして使用することによって達
成される。本質的にはＮＯからなる雰囲気に酸化物層を
さらすための方法が提供され、それによって窒素の濃度
を有する酸化物層の領域を形成する。
Ｏ2 およびＮ2 Ｏ酸化膜に対して優れた誘電体膜を得る
ようにＮＯをソースガスとして使用することによって達
成される。本質的にはＮＯからなる雰囲気に酸化物層を
さらすための方法が提供され、それによって窒素の濃度
を有する酸化物層の領域を形成する。
【００１７】さらには、半導体基板の表面上に酸化物層
を形成し、かつ５％より多いＮＯを含む雰囲気中で酸化
物層を有する半導体基板をアニーリングするための方法
が提供される。
を形成し、かつ５％より多いＮＯを含む雰囲気中で酸化
物層を有する半導体基板をアニーリングするための方法
が提供される。
【００１８】さらには、酸化物層を半導体基板の表面上
に形成しかつ窒素を含む雰囲気中で半導体基板を１００
０℃より少ない温度でアニーリングするための方法が提
供される。
に形成しかつ窒素を含む雰囲気中で半導体基板を１００
０℃より少ない温度でアニーリングするための方法が提
供される。
【００１９】ＮＯをソースガスとして使用することによ
って、膜界面の窒化処理の間に望ましくない酸化を提供
するＯ2 がほとんどないので、膜の厚みに対する制御は
かなり増大する。実際、膜界面の窒化処理の間の成長は
たとえば約２Åの付加に自己制限し得る。
って、膜界面の窒化処理の間に望ましくない酸化を提供
するＯ2 がほとんどないので、膜の厚みに対する制御は
かなり増大する。実際、膜界面の窒化処理の間の成長は
たとえば約２Åの付加に自己制限し得る。
【００２０】さらには、ＮＯが急速熱アニール（ＲＴ
Ａ）システムまたは従来の拡散チューブにおいて使用さ
れるときＮ2 Ｏの分解に要する熱エネルギの必要がない
ので、より低い温度（たとえば８００℃）が使用され得
る。酸化処理の終りに予め定められた期間予め定められ
た温度でＮＯを流すだけで、優れた誘電体膜が得られ
る。さらに、ＮＯを利用する利点は、ＳｉＯ2 が化学蒸
着（ＣＶＤ）法を利用して成長するところでも適用でき
る。また、ＮＯの同じ利点が、膜がプラズマ増速化学蒸
着（ＰＥＣＶＤ）法を使用して成長するところでも見出
され得る。これらならびにこの発明の他の目的および利
点は、以下の詳しい説明および添付の図面に関連してよ
りよく理解されるだろう。
Ａ）システムまたは従来の拡散チューブにおいて使用さ
れるときＮ2 Ｏの分解に要する熱エネルギの必要がない
ので、より低い温度（たとえば８００℃）が使用され得
る。酸化処理の終りに予め定められた期間予め定められ
た温度でＮＯを流すだけで、優れた誘電体膜が得られ
る。さらに、ＮＯを利用する利点は、ＳｉＯ2 が化学蒸
着（ＣＶＤ）法を利用して成長するところでも適用でき
る。また、ＮＯの同じ利点が、膜がプラズマ増速化学蒸
着（ＰＥＣＶＤ）法を使用して成長するところでも見出
され得る。これらならびにこの発明の他の目的および利
点は、以下の詳しい説明および添付の図面に関連してよ
りよく理解されるだろう。
【００２１】
【好ましい実施例の詳しい説明】この発明に従った酸化
膜を形成する処理は、ＥＥＰＲＯＭ装置またはＭＯＳ装
置のゲート酸化膜の形成など、酸化膜が利用されるとこ
ろはどこでも使用され得る。
膜を形成する処理は、ＥＥＰＲＯＭ装置またはＭＯＳ装
置のゲート酸化膜の形成など、酸化膜が利用されるとこ
ろはどこでも使用され得る。
【００２２】図１−７はＣＭＯＳ ＥＥＰＲＯＭ処理に
おいてゲートおよびトンネル酸化膜をＰ−ウェル活性領
域に形成するための処理ステップのシーケンスを示す断
面図である。ゲート酸化膜はＮ−チャネルＭＯＳトラン
ジスタを製作するために使用され、トンネル酸化膜はＥ
ＥＰＲＯＭセルエレメントに有効な構造を製作するため
に使用される。
おいてゲートおよびトンネル酸化膜をＰ−ウェル活性領
域に形成するための処理ステップのシーケンスを示す断
面図である。ゲート酸化膜はＮ−チャネルＭＯＳトラン
ジスタを製作するために使用され、トンネル酸化膜はＥ
ＥＰＲＯＭセルエレメントに有効な構造を製作するため
に使用される。
【００２３】図１を参照して、Ｐ−ウェルフィールド酸
化膜１０２はＬＯＣＯＳ処理を使用して基板１００上に
形成される。Ｐ−ウェルフィールド酸化膜１０２はＰ−
ウェル活性領域１１０をフィールド酸化膜１０２間に規
定する。ＫＯＯＩ酸化膜１０４はその後蒸気酸化雰囲気
でおよそ３００Åの厚みに成長する。ＫＯＯＩ酸化膜の
成長およびそれに続く除去は、前のフィールド酸化の間
にＬＯＣＯＳ端縁の活性領域のまわりに形成する窒化物
の残留ＫＯＯＩリボンをなくすための周知の処理であ
る。（蒸気酸化雰囲気の窒化シリコンはアンモニアおよ
び二酸化シリコンに分解する。アンモニアは、シリコン
表面に達するまでフィールド酸化膜を介して拡散し、そ
こでアンモニアは反応して窒化シリコンを形成し、活性
領域の端縁のまわりのシリコン／二酸化シリコン界面に
窒化物のリボンを残す。）その後フォトレジストが用い
られフォトレジスト層１０６を形成するように規定さ
れ、フォトレジスト層１０６はＰ−ウェル活性領域１１
０上のＫＯＯＩ酸化膜１０４の部分を露出する。
化膜１０２はＬＯＣＯＳ処理を使用して基板１００上に
形成される。Ｐ−ウェルフィールド酸化膜１０２はＰ−
ウェル活性領域１１０をフィールド酸化膜１０２間に規
定する。ＫＯＯＩ酸化膜１０４はその後蒸気酸化雰囲気
でおよそ３００Åの厚みに成長する。ＫＯＯＩ酸化膜の
成長およびそれに続く除去は、前のフィールド酸化の間
にＬＯＣＯＳ端縁の活性領域のまわりに形成する窒化物
の残留ＫＯＯＩリボンをなくすための周知の処理であ
る。（蒸気酸化雰囲気の窒化シリコンはアンモニアおよ
び二酸化シリコンに分解する。アンモニアは、シリコン
表面に達するまでフィールド酸化膜を介して拡散し、そ
こでアンモニアは反応して窒化シリコンを形成し、活性
領域の端縁のまわりのシリコン／二酸化シリコン界面に
窒化物のリボンを残す。）その後フォトレジストが用い
られフォトレジスト層１０６を形成するように規定さ
れ、フォトレジスト層１０６はＰ−ウェル活性領域１１
０上のＫＯＯＩ酸化膜１０４の部分を露出する。
【００２４】次に、この実施例のＥＥＰＲＯＭ処理のた
めに、リン注入１０８が、露出されたＫＯＯＩ酸化膜を
介しＰ−ウェル活性領域１１０の基板１００に注入され
る。基板の他の領域はフォトレジスト層１０６によって
マスクされる。フォトレジスト層１０６はその後取除か
れ、表面はＲＣＡクリーンオペレーションによりアニー
リングの準備をし、結果図２に示された構造になる。は
重いドーズ量のリン注入１０８によってリン注入層１２
０が作製される。リン注入１０８にさらされたＫＯＯＩ
酸化膜の注入損傷のために、ＲＣＡクリーンオペレーシ
ョンは注入によって損傷したＫＯＯＩ酸化膜のいくつか
をエッチングし、その結果リン注入層１２０上の領域で
およそ１００Åの厚みのエッチングされたＫＯＯＩ酸化
膜１２０になる。先にフォトレジスト層１０６によって
保護されかつそれに続いてリン注入１０８によって損傷
を受けなかったＫＯＯＩ酸化膜１０４は実質的にエッチ
ングされないで３００Åの厚みで残る。
めに、リン注入１０８が、露出されたＫＯＯＩ酸化膜を
介しＰ−ウェル活性領域１１０の基板１００に注入され
る。基板の他の領域はフォトレジスト層１０６によって
マスクされる。フォトレジスト層１０６はその後取除か
れ、表面はＲＣＡクリーンオペレーションによりアニー
リングの準備をし、結果図２に示された構造になる。は
重いドーズ量のリン注入１０８によってリン注入層１２
０が作製される。リン注入１０８にさらされたＫＯＯＩ
酸化膜の注入損傷のために、ＲＣＡクリーンオペレーシ
ョンは注入によって損傷したＫＯＯＩ酸化膜のいくつか
をエッチングし、その結果リン注入層１２０上の領域で
およそ１００Åの厚みのエッチングされたＫＯＯＩ酸化
膜１２０になる。先にフォトレジスト層１０６によって
保護されかつそれに続いてリン注入１０８によって損傷
を受けなかったＫＯＯＩ酸化膜１０４は実質的にエッチ
ングされないで３００Åの厚みで残る。
【００２５】リン注入層１２０を基板１００にドライブ
しそれによってリンの表面濃度を下げかつリン注入を活
性化するアニールオペレーションが続き、それによって
Ｐ−ウェルにＮ＋層を形成する。
しそれによってリンの表面濃度を下げかつリン注入を活
性化するアニールオペレーションが続き、それによって
Ｐ−ウェルにＮ＋層を形成する。
【００２６】次に、（たとえば１０：１ＨＦで１．７分
の）短い酸化膜エッチングにより、ゲート酸化に備え
て、残りのＫＯＯＩ酸化膜１０４およびエッチングされ
たＫＯＯＩ酸化膜１２２がＰ−ウェルの表面から取除か
れる。このゲートに先立つ酸化エッチングステップの好
ましいエッチング条件は、発明者としてマーク・アイ・
ガードナー（Mark I. Gardner ）、ヘンリー・ジム・フ
ルフォード・ジュニア（Henry Jim Fulford Jr. ）、お
よびジェイ・ジェイ・シートン（Jay J. Seaton）によ
る、平成５年１０月６日に出願された「高品質の酸化膜
を成長させるための方法」と題された同時係属中の、共
通に譲渡された特開平６−１９６７１６内に議論されて
おり、ここに全文を引用により援用する。結果として得
られた構造が図３に示されており、上層の酸化膜がない
Ｐ−ウェル活性領域表面１４２を示し、さらにＮ＋層１
４０の形成を示し、これは前のアニールステップの間に
達成されたドライブインのために前の活性化されていな
いリン注入層１２０よりも深くかつ広い。
の）短い酸化膜エッチングにより、ゲート酸化に備え
て、残りのＫＯＯＩ酸化膜１０４およびエッチングされ
たＫＯＯＩ酸化膜１２２がＰ−ウェルの表面から取除か
れる。このゲートに先立つ酸化エッチングステップの好
ましいエッチング条件は、発明者としてマーク・アイ・
ガードナー（Mark I. Gardner ）、ヘンリー・ジム・フ
ルフォード・ジュニア（Henry Jim Fulford Jr. ）、お
よびジェイ・ジェイ・シートン（Jay J. Seaton）によ
る、平成５年１０月６日に出願された「高品質の酸化膜
を成長させるための方法」と題された同時係属中の、共
通に譲渡された特開平６−１９６７１６内に議論されて
おり、ここに全文を引用により援用する。結果として得
られた構造が図３に示されており、上層の酸化膜がない
Ｐ−ウェル活性領域表面１４２を示し、さらにＮ＋層１
４０の形成を示し、これは前のアニールステップの間に
達成されたドライブインのために前の活性化されていな
いリン注入層１２０よりも深くかつ広い。
【００２７】次に、ゲート酸化膜がＰ−ウェル活性領域
１１０上に形成される。これはドライ酸化雰囲気におい
て成長し結果として図４の構造になる。ゲート酸化膜１
６０はおよそ２２５Åの厚みである。その場でのアニー
ルが好ましくは、酸化炉の雰囲気ガスを不活性アニーリ
ング雰囲気に変更し一方高温を（たとえば、アルゴンを
３０分間１０００℃で）与え続けることによって、ゲー
ト酸化サイクルの終りに行なわれる。好ましいゲート酸
化条件は、マーク・アイ・ガードナー、およびヘンリー
・ジム・フルフォード・ジュニアの発明者たちによる、
平成５年１０月２８日に出願された「高品質の酸化膜を
成長させるための方法」と題された共通に譲渡された特
開平６−２０４４９６内で議論されており、ここに全文
を引用により援用する。
１１０上に形成される。これはドライ酸化雰囲気におい
て成長し結果として図４の構造になる。ゲート酸化膜１
６０はおよそ２２５Åの厚みである。その場でのアニー
ルが好ましくは、酸化炉の雰囲気ガスを不活性アニーリ
ング雰囲気に変更し一方高温を（たとえば、アルゴンを
３０分間１０００℃で）与え続けることによって、ゲー
ト酸化サイクルの終りに行なわれる。好ましいゲート酸
化条件は、マーク・アイ・ガードナー、およびヘンリー
・ジム・フルフォード・ジュニアの発明者たちによる、
平成５年１０月２８日に出願された「高品質の酸化膜を
成長させるための方法」と題された共通に譲渡された特
開平６−２０４４９６内で議論されており、ここに全文
を引用により援用する。
【００２８】Ｐ−ウェルで後に製造されるべきＭＯＳト
ランジスタの公称しきい値を設定するためにＶTI注入１
６２がその後全ウェハ上に注入される。これは好ましく
は軽いホウ素注入であり、Ｐ−ウェル領域およびＮ−ウ
ェル領域（図示せず）両方に何らかのマスキングフォト
レジストを伴うことなく与えられる（すなわち「ブラン
ケット注入」）。Ｎ−ウェルに後で製造されるべきＰ−
チャネルＭＯＳトランジスタのしきい値を調整するため
に別個のＶTP注入（図示せず）がＮ−ウェル領域（図示
せず）に注入される。これを達成するために、フォトレ
ジスト層が与えられ、Ｐ−ウェルを覆う一方でＮ−ウェ
ルを露出するように規定され、Ｎ−ウェルへの注入が行
なわれ、その後Ｐ−ウェルの上層のフォトレジストが取
除かれる。
ランジスタの公称しきい値を設定するためにＶTI注入１
６２がその後全ウェハ上に注入される。これは好ましく
は軽いホウ素注入であり、Ｐ−ウェル領域およびＮ−ウ
ェル領域（図示せず）両方に何らかのマスキングフォト
レジストを伴うことなく与えられる（すなわち「ブラン
ケット注入」）。Ｎ−ウェルに後で製造されるべきＰ−
チャネルＭＯＳトランジスタのしきい値を調整するため
に別個のＶTP注入（図示せず）がＮ−ウェル領域（図示
せず）に注入される。これを達成するために、フォトレ
ジスト層が与えられ、Ｐ−ウェルを覆う一方でＮ−ウェ
ルを露出するように規定され、Ｎ−ウェルへの注入が行
なわれ、その後Ｐ−ウェルの上層のフォトレジストが取
除かれる。
【００２９】図示されたＰ−ウェルに影響を及ぼす処理
シーケンスに続いて、フォトレジスト層が与えられＮ＋
層１４０の上でゲート酸化膜１６０を露出するように規
定され、露出されたゲート酸化膜を取除くためのエッチ
ングステップがそれに続く。このトンネル開口エッチン
グは６：１に緩衝された酸化エッチャントでの０．２分
のエッチングであり、２２５Åのゲート酸化膜を取除き
Ｎ＋層１４０の上で基板の表面を露出し得る。
シーケンスに続いて、フォトレジスト層が与えられＮ＋
層１４０の上でゲート酸化膜１６０を露出するように規
定され、露出されたゲート酸化膜を取除くためのエッチ
ングステップがそれに続く。このトンネル開口エッチン
グは６：１に緩衝された酸化エッチャントでの０．２分
のエッチングであり、２２５Åのゲート酸化膜を取除き
Ｎ＋層１４０の上で基板の表面を露出し得る。
【００３０】このエッチングに好ましい条件は「高品質
の酸化膜を成長させるための方法」と題された上述の出
願（特願平６−１９６７１６）で議論される。結果とし
て得られる構造が図５で示されており、トンネル開口エ
ッチングによって露出されたＮ＋表面１８４を示す。フ
ォトレジスト層１８２はトンネル開口を規定し、かつＮ
＋層１４０の上層ではない残りのゲート酸化膜１６０を
保護する。まだ活性化されていないＶTI注入層１８０が
ゲート酸化膜１６０下に示される。Ｎ＋層１４０のドー
ピング密度がＶTI注入層１８０の密度よりもはるかに大
きいのでＶTI注入層１８０はＮ＋層１４０に延びるよう
に示されていない。
の酸化膜を成長させるための方法」と題された上述の出
願（特願平６−１９６７１６）で議論される。結果とし
て得られる構造が図５で示されており、トンネル開口エ
ッチングによって露出されたＮ＋表面１８４を示す。フ
ォトレジスト層１８２はトンネル開口を規定し、かつＮ
＋層１４０の上層ではない残りのゲート酸化膜１６０を
保護する。まだ活性化されていないＶTI注入層１８０が
ゲート酸化膜１６０下に示される。Ｎ＋層１４０のドー
ピング密度がＶTI注入層１８０の密度よりもはるかに大
きいのでＶTI注入層１８０はＮ＋層１４０に延びるよう
に示されていない。
【００３１】次に、フォトレジスト層１８２が取除かれ
さらなるエッチング工程が５０秒間５０：１ＨＦで行な
われ、ゲート酸化膜１６０の厚みを２２５Åから約１４
０Åに低減する。好ましいエッチング条件が、「高品質
の酸化膜を成長させるための方法」と題された上述の出
願（特開平６−１９６７１６）で議論され、その結果図
６に示された構造になる。エッチングされたゲート酸化
膜２００はおよそ１４０Åの厚みである。このエッチン
グはまた、ゲート酸化膜１６０のエッチングに続いてＮ
＋表面１８４上に形成された自然酸化膜を取除くように
働く。
さらなるエッチング工程が５０秒間５０：１ＨＦで行な
われ、ゲート酸化膜１６０の厚みを２２５Åから約１４
０Åに低減する。好ましいエッチング条件が、「高品質
の酸化膜を成長させるための方法」と題された上述の出
願（特開平６−１９６７１６）で議論され、その結果図
６に示された構造になる。エッチングされたゲート酸化
膜２００はおよそ１４０Åの厚みである。このエッチン
グはまた、ゲート酸化膜１６０のエッチングに続いてＮ
＋表面１８４上に形成された自然酸化膜を取除くように
働く。
【００３２】最後に、表１で説明された酸化シーケンス
によって、Ｎ＋層１４０上のＮ＋表面１８４からトンネ
ル酸化膜が成長し、既存のエッチングされたゲート酸化
膜の厚みもまた増大する。示されているように、トンネ
ル酸化は３段階の酸化サイクルとして進行し、ＨＣｌゲ
ッタリングが第１段階と第２段階との間、さらに第２段
階と第３段階との間で行なわれる。この処理は、ＨＣｌ
をシリコンおよびポリシリコン界面両方から遠ざける一
方で、存在し得る可動イオンまたは重い金属をゲッタリ
ングするに十分高いＨＣｌ濃度をゲート酸化膜の本体内
になおも与える。シリコンまたはポリシリコン界面いず
れかと接触するＨＣｌはその界面表面の品質を下げ、同
様にその界面と隣接するどの酸化膜の品質も下げる。さ
らに、ゲッタリングステップはアニーリング雰囲気を部
分的に成長した酸化膜に与え、それはＳｉ／ＳｉＯ2 界
面の凸凹を低減しかつ酸化膜の密度を高めるように働
き、これらのことの両方は高品質の酸化膜の促進に有益
である。酸化の第３段階の後、徐々に温度が下げられ
る。図７を参照して、トンネル酸化膜２２０は名目上８
７Åの厚みであるが、再酸化されたゲート酸化膜２２２
はここで名目上１８０Åの厚みである。活性化されてい
ないＶTI注入層１８０はトンネル酸化シーケンスによっ
て活性化されその結果ＶTI層２２４になる。
によって、Ｎ＋層１４０上のＮ＋表面１８４からトンネ
ル酸化膜が成長し、既存のエッチングされたゲート酸化
膜の厚みもまた増大する。示されているように、トンネ
ル酸化は３段階の酸化サイクルとして進行し、ＨＣｌゲ
ッタリングが第１段階と第２段階との間、さらに第２段
階と第３段階との間で行なわれる。この処理は、ＨＣｌ
をシリコンおよびポリシリコン界面両方から遠ざける一
方で、存在し得る可動イオンまたは重い金属をゲッタリ
ングするに十分高いＨＣｌ濃度をゲート酸化膜の本体内
になおも与える。シリコンまたはポリシリコン界面いず
れかと接触するＨＣｌはその界面表面の品質を下げ、同
様にその界面と隣接するどの酸化膜の品質も下げる。さ
らに、ゲッタリングステップはアニーリング雰囲気を部
分的に成長した酸化膜に与え、それはＳｉ／ＳｉＯ2 界
面の凸凹を低減しかつ酸化膜の密度を高めるように働
き、これらのことの両方は高品質の酸化膜の促進に有益
である。酸化の第３段階の後、徐々に温度が下げられ
る。図７を参照して、トンネル酸化膜２２０は名目上８
７Åの厚みであるが、再酸化されたゲート酸化膜２２２
はここで名目上１８０Åの厚みである。活性化されてい
ないＶTI注入層１８０はトンネル酸化シーケンスによっ
て活性化されその結果ＶTI層２２４になる。
【００３３】このステップに続いて、ポリシリコン層
が、任意の様々な既知の処理に従って、トランジスタ、
配線、および他の特徴を形成するように堆積され、ドー
プされ、かつ規定される。特に、ポリシリコンがトンネ
ル酸化膜２２０上に堆積されＥＥＰＲＯＭセルに有効な
構造を形成し、これはトンネル酸化膜２２０の電界が十
分に高ければトンネル酸化膜２２０を介して電流を通
す。酸化膜品質の測定は、ポリシリコン層が有効な構造
にパターン化された後すぐに行なわれ得る。
が、任意の様々な既知の処理に従って、トランジスタ、
配線、および他の特徴を形成するように堆積され、ドー
プされ、かつ規定される。特に、ポリシリコンがトンネ
ル酸化膜２２０上に堆積されＥＥＰＲＯＭセルに有効な
構造を形成し、これはトンネル酸化膜２２０の電界が十
分に高ければトンネル酸化膜２２０を介して電流を通
す。酸化膜品質の測定は、ポリシリコン層が有効な構造
にパターン化された後すぐに行なわれ得る。
【００３４】発明者らは、ＮＯを含み従ってある割合の
窒素を含むトンネル酸化膜の表面層を結果としてもたら
す雰囲気中でトンネル酸化膜をアニーリングすればトン
ネル酸化膜の完全性が非常に改善されることを見出し
た。この発明者らはまた、トンネル酸化シーケンスにお
けるそのようなアニールステップの付加によりゲート酸
化膜の品質が向上しトンネル酸化シーケンスによってさ
らに酸化し厚みを増すことを見出した。
窒素を含むトンネル酸化膜の表面層を結果としてもたら
す雰囲気中でトンネル酸化膜をアニーリングすればトン
ネル酸化膜の完全性が非常に改善されることを見出し
た。この発明者らはまた、トンネル酸化シーケンスにお
けるそのようなアニールステップの付加によりゲート酸
化膜の品質が向上しトンネル酸化シーケンスによってさ
らに酸化し厚みを増すことを見出した。
【００３５】この雰囲気は、酸化物層への所望の窒素導
入を達成するようにいかなる所望の量のＮＯをも含み得
る。アニールステップの雰囲気はかなりの割合のＮＯを
も含むことが好ましい。この割合は５％より大きい割合
から約１００％のＮＯであり得るが、特別な応用では、
約１０％から約１００％などの異なった範囲が好まし
い。さらに、窒素を酸化膜に与えるために利用可能なＮ
Ｏの割合をより高くするために、約５０％から１００％
の範囲が好ましい。特定の応用のためには、酸化膜の窒
素源として利用可能なＮＯの量を最大にするために約１
００％のＮＯが好ましい。
入を達成するようにいかなる所望の量のＮＯをも含み得
る。アニールステップの雰囲気はかなりの割合のＮＯを
も含むことが好ましい。この割合は５％より大きい割合
から約１００％のＮＯであり得るが、特別な応用では、
約１０％から約１００％などの異なった範囲が好まし
い。さらに、窒素を酸化膜に与えるために利用可能なＮ
Ｏの割合をより高くするために、約５０％から１００％
の範囲が好ましい。特定の応用のためには、酸化膜の窒
素源として利用可能なＮＯの量を最大にするために約１
００％のＮＯが好ましい。
【００３６】アニールステップは、Ｎ2 Ｏがソース源と
して利用されるとき、酸化膜の特性を改良するために、
Ｎ2 Ｏは、Ｎ2 ＯをＮ2 ＋ＮＯ＋Ｏ2 に分解するに十分
な温度に加熱されることが必要である。Ｎ2 Ｏへの熱エ
ネルギの付加はＮ2 Ｏを５％ＮＯ＋６０％Ｎ2 ＋３５％
Ｏ2 に分解することが観察されている。しかしながら、
この発明に従えば、ＮＯが利用されるときにはＮ2 Ｏを
分解するための高い温度は必要ではないのでより低い温
度が利用され得る。さらに、Ｎ2 Ｏが分解すると結果と
してたった約５％のＮＯにしかならないので、より多く
のＮＯが利用され得る。
して利用されるとき、酸化膜の特性を改良するために、
Ｎ2 Ｏは、Ｎ2 ＯをＮ2 ＋ＮＯ＋Ｏ2 に分解するに十分
な温度に加熱されることが必要である。Ｎ2 Ｏへの熱エ
ネルギの付加はＮ2 Ｏを５％ＮＯ＋６０％Ｎ2 ＋３５％
Ｏ2 に分解することが観察されている。しかしながら、
この発明に従えば、ＮＯが利用されるときにはＮ2 Ｏを
分解するための高い温度は必要ではないのでより低い温
度が利用され得る。さらに、Ｎ2 Ｏが分解すると結果と
してたった約５％のＮＯにしかならないので、より多く
のＮＯが利用され得る。
【００３７】この発明に従った、ＮＯアニールを含むト
ンネル酸化シーケンスの一例が表１に説明されている。
トンネル酸化が３段階酸化サイクルとして進行し、ＨＣ
ｌゲッタリング（ステップ４）が第１段階と第２段階
（ステップ３と５）との間で、さらに第２段階と第３段
階（ステップ５と７）との間で行なわれる。酸化の３段
階（ステップ７）および温度の徐々の下降の後、急速な
熱アニール（ステップ１０のＲＴＡ）がＮＯ雰囲気で行
なわれる。第２および第３の酸化時間は、およそ６０Å
のトンネル酸化膜が第３の酸化ステップ（表１のステッ
プ７）の終りまでに形成されるように調整される。第１
の酸化ステップ（表１のステップ３）は、ＨＣｌがシリ
コン表面に接触するのを避けるために、第１のゲッタリ
ングステップ（ステップ４）の間のＨＣｌの導入の前に
確実に適切な厚みの酸化膜が基板を覆うように１２分に
設定される。
ンネル酸化シーケンスの一例が表１に説明されている。
トンネル酸化が３段階酸化サイクルとして進行し、ＨＣ
ｌゲッタリング（ステップ４）が第１段階と第２段階
（ステップ３と５）との間で、さらに第２段階と第３段
階（ステップ５と７）との間で行なわれる。酸化の３段
階（ステップ７）および温度の徐々の下降の後、急速な
熱アニール（ステップ１０のＲＴＡ）がＮＯ雰囲気で行
なわれる。第２および第３の酸化時間は、およそ６０Å
のトンネル酸化膜が第３の酸化ステップ（表１のステッ
プ７）の終りまでに形成されるように調整される。第１
の酸化ステップ（表１のステップ３）は、ＨＣｌがシリ
コン表面に接触するのを避けるために、第１のゲッタリ
ングステップ（ステップ４）の間のＨＣｌの導入の前に
確実に適切な厚みの酸化膜が基板を覆うように１２分に
設定される。
【００３８】酸化膜の厚みはもちろん広範囲な製造の必
要性に適応するように調整され得る。
要性に適応するように調整され得る。
【００３９】ＮＯアニールステップはおよそ２Åの酸化
膜を付加的に形成し、その結果およそ６２Åの最終的な
厚みになる。
膜を付加的に形成し、その結果およそ６２Åの最終的な
厚みになる。
【００４０】酸化ステップおよびゲッタリングステップ
を含む表１のステップ１−９は、好ましくは拡散チュー
ブで行なわれ、一方でステップ１０は好ましくはＲＴＡ
システムで行なわれる。ＲＴＡシステムで行なわれると
き、ＮＯは好ましくは約１０秒から約３分の範囲の期間
流される。温度は表１に示されたように約８００℃から
約１０５０℃の範囲であり得る。時間および温度は窒素
を酸化膜に組入れるのに十分であるべきである。一般的
には、可能であれば、より低い温度が半導体製造におい
て有利である。
を含む表１のステップ１−９は、好ましくは拡散チュー
ブで行なわれ、一方でステップ１０は好ましくはＲＴＡ
システムで行なわれる。ＲＴＡシステムで行なわれると
き、ＮＯは好ましくは約１０秒から約３分の範囲の期間
流される。温度は表１に示されたように約８００℃から
約１０５０℃の範囲であり得る。時間および温度は窒素
を酸化膜に組入れるのに十分であるべきである。一般的
には、可能であれば、より低い温度が半導体製造におい
て有利である。
【００４１】ＮＯが流されるときＯ2 はほとんどないの
で、膜界面の窒化の間の望ましくない酸化は最小にされ
る。酸化膜成長は約２Åの付加に自己制限する。これ
は、Ｎ 2 Ｏアニールステップの結果として生じる付加的
な成長に匹敵するものであるが、Ｎ2 Ｏのアニールステ
ップではこれに加えてさらに約１５Åの酸化膜が生じう
る。
で、膜界面の窒化の間の望ましくない酸化は最小にされ
る。酸化膜成長は約２Åの付加に自己制限する。これ
は、Ｎ 2 Ｏアニールステップの結果として生じる付加的
な成長に匹敵するものであるが、Ｎ2 Ｏのアニールステ
ップではこれに加えてさらに約１５Åの酸化膜が生じう
る。
【００４２】最終アニール（ステップ１０）もまた、所
望であれば拡散チューブまたは炉で行なわれ得る。チュ
ーブの高い熱量と、その結果ＲＴＡアニールと比較して
ウェハがより長い時間高温を経験することとを考慮し
て、先に行なわれるドーピングの分布を調整する必要が
ある。ＮＯ雰囲気を含む炉アニールのために、温度範囲
は約１５分間で、好ましくは約８００℃〜１０００℃で
あり得る。膜成長は炉アニールがこのステップに使用さ
れるときもまた自己制限し約２Åの付加的成長になる。
望であれば拡散チューブまたは炉で行なわれ得る。チュ
ーブの高い熱量と、その結果ＲＴＡアニールと比較して
ウェハがより長い時間高温を経験することとを考慮し
て、先に行なわれるドーピングの分布を調整する必要が
ある。ＮＯ雰囲気を含む炉アニールのために、温度範囲
は約１５分間で、好ましくは約８００℃〜１０００℃で
あり得る。膜成長は炉アニールがこのステップに使用さ
れるときもまた自己制限し約２Åの付加的成長になる。
【００４３】
【表１】
【００４４】この発明に従った別の方法は、典型的には
ゲート酸化膜の形成に使用される化学蒸着（ＣＶＤ）法
を使用する。図８（ａ）−８（ｃ）を参照して、１つの
ＣＶＤ法において、基板８００が基板の表面をＳｉＯ2
堆積に準備するために適切な時間の間まずＮＯにさらさ
れる。ＮＯは約６００℃から１０００℃の範囲であり得
る温度で流され、結果として基板８００上に約１０Åの
酸窒化物層８１０になる。次にＳｉＯ2 層８２０が既知
のＣＶＤ技術を使用して堆積され、結果として図８
（ｂ）に示された構造になる。このＣＶＤステップは典
型的には１５０Åおよびそれを下回る厚みの酸化膜にな
る。この堆積に続いて、酸化膜は約６００℃から約１０
００℃の範囲であり得る温度でＮＯにさらされる。この
結果層８３０に示された数Å負荷した膜の厚みになる。
ゲート酸化膜の形成に使用される化学蒸着（ＣＶＤ）法
を使用する。図８（ａ）−８（ｃ）を参照して、１つの
ＣＶＤ法において、基板８００が基板の表面をＳｉＯ2
堆積に準備するために適切な時間の間まずＮＯにさらさ
れる。ＮＯは約６００℃から１０００℃の範囲であり得
る温度で流され、結果として基板８００上に約１０Åの
酸窒化物層８１０になる。次にＳｉＯ2 層８２０が既知
のＣＶＤ技術を使用して堆積され、結果として図８
（ｂ）に示された構造になる。このＣＶＤステップは典
型的には１５０Åおよびそれを下回る厚みの酸化膜にな
る。この堆積に続いて、酸化膜は約６００℃から約１０
００℃の範囲であり得る温度でＮＯにさらされる。この
結果層８３０に示された数Å負荷した膜の厚みになる。
【００４５】第２のＣＶＤ法において、第１のＮＯステ
ップが省かれる。他の点では同じ処理が行なわれる。１
５０Åまたはそれより小さい厚みのＳｉＯ2 層９２０が
基板９００上に堆積される。この堆積に続いて、酸化膜
９２０は窒素を組入れるのに十分な温度、典型的には約
６００℃から約１０００℃の温度でＮＯにさらされる。
この結果付加的におよそ１０Åまでの、層９３０として
示される窒素を含む膜ができる。
ップが省かれる。他の点では同じ処理が行なわれる。１
５０Åまたはそれより小さい厚みのＳｉＯ2 層９２０が
基板９００上に堆積される。この堆積に続いて、酸化膜
９２０は窒素を組入れるのに十分な温度、典型的には約
６００℃から約１０００℃の温度でＮＯにさらされる。
この結果付加的におよそ１０Åまでの、層９３０として
示される窒素を含む膜ができる。
【００４６】この発明のさらなる別の実施例はプラズマ
増速化学蒸着（ＰＥＣＶＤ）法を利用し、酸化膜を成長
させ酸化膜をＮＯに３００℃およびそれ以上の比較的低
い温度にさらす。この実施例においては、従来のＰＥＣ
ＶＤ酸化膜成長の後に、ＰＥＣＶＤ ＮＯステップが続
き、前述した利点を提供する。
増速化学蒸着（ＰＥＣＶＤ）法を利用し、酸化膜を成長
させ酸化膜をＮＯに３００℃およびそれ以上の比較的低
い温度にさらす。この実施例においては、従来のＰＥＣ
ＶＤ酸化膜成長の後に、ＰＥＣＶＤ ＮＯステップが続
き、前述した利点を提供する。
【００４７】誘電体はまた酸化物／窒化物／酸化物であ
り得る。この場合、酸化物が成長し、窒化物が酸化物上
に堆積され、最後に窒化物が酸化される。ＮＯアニール
は各酸化の後に行なわれる。ここで説明した処理、たと
えばＣＶＤ、ＰＥＣＶＤ、ＲＴＰまたは炉のいずれかが
誘電体を生成するために使用され得る。
り得る。この場合、酸化物が成長し、窒化物が酸化物上
に堆積され、最後に窒化物が酸化される。ＮＯアニール
は各酸化の後に行なわれる。ここで説明した処理、たと
えばＣＶＤ、ＰＥＣＶＤ、ＲＴＰまたは炉のいずれかが
誘電体を生成するために使用され得る。
【００４８】所望の厚みの酸化膜生成に必要な最適成長
条件の再調整が必要であるが、窒素は成長ステップのい
くつかの間またはそのすべての間に導入され得る。窒化
された酸化膜をずっと得るためにＮＯがシラン化学に組
込まれ得る。そのような実施例において、表１で示され
た処理は、表１の酸化膜ステップ３、５および７の各々
にＮＯを組込れるように修正され得る。
条件の再調整が必要であるが、窒素は成長ステップのい
くつかの間またはそのすべての間に導入され得る。窒化
された酸化膜をずっと得るためにＮＯがシラン化学に組
込まれ得る。そのような実施例において、表１で示され
た処理は、表１の酸化膜ステップ３、５および７の各々
にＮＯを組込れるように修正され得る。
【００４９】誘電体を改良するということは、その誘電
体特性を変更することなくより多くの量の電荷を酸化膜
に通すことができるという意味である。これは、ＥＥＰ
ＲＯＭ／メモリ、プログラム可能な論理装置（ＰＬＤ）
および他の装置に応用できる。たとえば、メモリが書込
まれ消去され得る回数は通過する電荷の量とともに増加
する。したがって、電荷の量を増やすことによって、メ
モリに利用可能なプログラミングサイクルの数の増加に
より性能が高められる。
体特性を変更することなくより多くの量の電荷を酸化膜
に通すことができるという意味である。これは、ＥＥＰ
ＲＯＭ／メモリ、プログラム可能な論理装置（ＰＬＤ）
および他の装置に応用できる。たとえば、メモリが書込
まれ消去され得る回数は通過する電荷の量とともに増加
する。したがって、電荷の量を増やすことによって、メ
モリに利用可能なプログラミングサイクルの数の増加に
より性能が高められる。
【００５０】この発明に従ったここに説明された技術
は、堆積酸化膜の品質を高めるのに適しており、ゲート
酸化膜の形成において図１−７のシーケンスで示された
ように、再成長酸化膜に適している。５０Åの厚みより
小さいトンネル酸化膜を形成するには上で議論したよう
に酸化膜を成長させるよりむしろ堆積酸化膜の方が有用
であろう。
は、堆積酸化膜の品質を高めるのに適しており、ゲート
酸化膜の形成において図１−７のシーケンスで示された
ように、再成長酸化膜に適している。５０Åの厚みより
小さいトンネル酸化膜を形成するには上で議論したよう
に酸化膜を成長させるよりむしろ堆積酸化膜の方が有用
であろう。
【００５１】代替的には、ステップ３の酸化時間を２−
３分に低減させた表１のシーケンスを、およそ５０Åの
酸化膜を形成するのに使用することができる。
３分に低減させた表１のシーケンスを、およそ５０Åの
酸化膜を形成するのに使用することができる。
【００５２】酸化膜中のある濃度の窒素は、上層のポリ
シリコン層から酸化膜を通ってその下のチャネルまたは
基板に達する、酸化膜を使用する装置の性能を（基板領
域のドーピングプロファイルをかなり変えてしまうこと
で）低下させかねないドーパント原子、特にホウ素の移
動を減じる拡散バリアを与えると考えられている。拡散
バリアは特にホウ素が存在するときに魅力的である。な
ぜならホウ素はリンまたはヒ素よりも速く酸化膜中を拡
散するからである。
シリコン層から酸化膜を通ってその下のチャネルまたは
基板に達する、酸化膜を使用する装置の性能を（基板領
域のドーピングプロファイルをかなり変えてしまうこと
で）低下させかねないドーパント原子、特にホウ素の移
動を減じる拡散バリアを与えると考えられている。拡散
バリアは特にホウ素が存在するときに魅力的である。な
ぜならホウ素はリンまたはヒ素よりも速く酸化膜中を拡
散するからである。
【００５３】さらに、窒素は酸化処理において最終アニ
ールよりも早く導入され得る。たとえば、窒素は、ゲッ
タリング工程の間に導入され、たとえ最終アニールが不
活性雰囲気下だけであったとしてもここに議論された酸
化膜と同じ改良された品質を有する酸化膜を生成し得
る。
ールよりも早く導入され得る。たとえば、窒素は、ゲッ
タリング工程の間に導入され、たとえ最終アニールが不
活性雰囲気下だけであったとしてもここに議論された酸
化膜と同じ改良された品質を有する酸化膜を生成し得
る。
【００５４】上述の説明はＣＭＯＳ技術で製造されるＥ
ＥＰＲＯＭ技術に言及するが、この開示の技術は、薄い
酸化膜を組入れる他の半導体処理技術に有利に応用でき
る。たとえば、非常に薄い酸化膜誘電体を用いて製造さ
れるキャパシタを要するＤＲＡＭ処理はこれらの技術か
ら非常な利益を得るであろう。
ＥＰＲＯＭ技術に言及するが、この開示の技術は、薄い
酸化膜を組入れる他の半導体処理技術に有利に応用でき
る。たとえば、非常に薄い酸化膜誘電体を用いて製造さ
れるキャパシタを要するＤＲＡＭ処理はこれらの技術か
ら非常な利益を得るであろう。
【００５５】この発明は上述の実施例に関して述べられ
てきたが、この発明はこれらの実施例に必ずしも限定さ
れない。たとえば、この発明は任意の特定のトランジス
タ処理技術に必ずしも限定されない。さらに、処理ステ
ップのいくつかの多くの変更が行なわれ得る。たとえ
ば、ゲート酸化膜エッチングのステップは、先に成長し
たゲート酸化膜の厚みを２２５Åから１４０Åに低減す
るが、このステップはもし注入エネルギがより薄い「注
入酸化膜」に適応するように調整されれば省略できる。
てきたが、この発明はこれらの実施例に必ずしも限定さ
れない。たとえば、この発明は任意の特定のトランジス
タ処理技術に必ずしも限定されない。さらに、処理ステ
ップのいくつかの多くの変更が行なわれ得る。たとえ
ば、ゲート酸化膜エッチングのステップは、先に成長し
たゲート酸化膜の厚みを２２５Åから１４０Åに低減す
るが、このステップはもし注入エネルギがより薄い「注
入酸化膜」に適応するように調整されれば省略できる。
【００５６】したがって、ここに述べられていない他の
実施例、変更、および改良は、前掲の特許請求の範囲に
よって規定されるこの発明の範囲から必ずしも除外され
る必要はない。
実施例、変更、および改良は、前掲の特許請求の範囲に
よって規定されるこの発明の範囲から必ずしも除外され
る必要はない。
【図１】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図２】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図３】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図４】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図５】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図６】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図７】ＣＭＯＳ ＥＥＰＲＯＭ処理においてＰ−ウェ
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
ル活性領域でゲートおよびトンネル酸化膜の形成に利用
される処理ステップを示す断面図である。
【図８】（ａ）、（ｂ）および（ｃ）は、窒素を含む表
面層を有するＣＶＤ処理を使用して形成される酸化膜を
示す断面図である。
面層を有するＣＶＤ処理を使用して形成される酸化膜を
示す断面図である。
【図９】（ａ）および（ｂ）は、窒素を含む表面層を有
するＣＶＤ処理を使用して形成される酸化膜を示す断面
図である。
するＣＶＤ処理を使用して形成される酸化膜を示す断面
図である。
１００ 基板 １０２ Ｐ−ウェルフィールド酸化膜 １０４ ＫＯＯＩ酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｃ 21/324 Ｚ 29/78 21/336 (72)発明者 ディム−リー・ウォング アメリカ合衆国、78758 テキサス州、オ ースティン、リンカーンシャー・ドライ ブ、12031 (72)発明者 エイチ・ジム・フルフォード・ジュニア アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシャー・ドライブ、 9808
Claims (40)
- 【請求項１】 酸化物層を主にＮＯを含む雰囲気にさら
し、それによってある濃度の窒素を有する領域を酸化物
層に形成するステップを含む、酸化膜を形成する方法。 - 【請求項２】 半導体装置を製造する処理において、 半導体基板の表面上に酸化物層を形成するステップと、 ５％より多くのＮＯを含む雰囲気で酸化物層を有する半
導体基板をアニールするステップとを含む、改良された
酸化膜を形成する方法。 - 【請求項３】 半導体装置を製造する処理において、 半導体基板の表面上に酸化物層を形成するステップと、 窒素を含む雰囲気で、１０００℃より少ない温度で半導
体基板をアニールするステップとを含む、改良された酸
化膜を形成する方法。 - 【請求項４】 酸化膜は標準拡散チューブを使用して形
成され、アニーリングステップは急速熱アニール（ＲＴ
Ａ）システムにおいて行なわれる、請求項２に記載の方
法。 - 【請求項５】 アニーリングステップは８００℃から約
１０５０℃の範囲の温度で行なわれる、請求項４に記載
の方法。 - 【請求項６】 アニーリングステップは約１０秒から約
３分の範囲の時間に行なわれる、請求項５に記載の方
法。 - 【請求項７】 酸化膜は標準拡散チューブを使用して形
成され、さらにアニーリングステップは標準拡散チュー
ブで行なわれる、請求項２に記載の方法。 - 【請求項８】 アニーリングステップは約８００℃から
約１０００℃の範囲の温度で行なわれる、請求項７記載
の方法。 - 【請求項９】 アニーリングステップはおよそ１５分間
行なわれる、請求項７に記載の方法。 - 【請求項１０】 酸化膜を形成するステップおよびアニ
ールステップはプラズマ増速化学蒸着（ＰＥＣＶＤ）法
を使用して行なわれる、請求項２に記載の方法。 - 【請求項１１】 前記半導体基板上に第１の酸化物層を
形成するように、ＮＯ雰囲気で化学蒸着（ＣＶＤ）シス
テムを使用して１回半導体基板をアニールするステップ
をさらに含み、 酸化物層はＣＶＤシステムを使用して形成され、半導体
基板は第３の酸化物層を形成するようにＮＯ雰囲気でＣ
ＶＤシステムを使用してアニールされる、請求項２に記
載の方法。 - 【請求項１２】 酸化膜は化学蒸着（ＣＶＤ）システム
を使用して半導体基板上に形成され、 アニールステップは酸化物層に隣接して第２の酸化物層
を形成するためにＣＶＤシステムで行なわれ、第２の酸
化物層は窒素を含む、請求項２に記載の方法。 - 【請求項１３】 酸化物／窒化物／酸化物誘電体を含む
半導体装置を製造する方法であって、 半導体基板の表面上に第１の酸化物層を形成するステッ
プと、 前記第１の酸化物層を有する半導体基板を実質的にＮＯ
からなる雰囲気でアニールするステップと、 前記第１の酸化物層上に窒化物層を堆積するステップ
と、 前記窒化物層上に第２の酸化物層を形成するステップ
と、 前記第１および第２の酸化物層を有する半導体基板を主
にＮＯからなる雰囲気でアニールするステップとを含
む、半導体装置を製造する方法。 - 【請求項１４】 半導体は１０％より多いＮＯからなる
雰囲気でアニールされる、請求項２に記載の方法。 - 【請求項１５】 半導体は５０％より多いＮＯからなる
雰囲気でアニールされる、請求項２に記載の方法。 - 【請求項１６】 集積回路製造方法において、高品質の
酸化膜を半導体本体の表面領域上に形成する方法であっ
て、 ＮＯを含む雰囲気下で半導体本体を１回目酸化させ、第
１の酸化物層を表面領域上に形成するステップと、 ゲッタリング雰囲気下で、第１の酸化ステップに続いて
半導体本体を１回目アニールし、ゲッタリング剤を用い
て第１の酸化物層の密度を高めかつその表面およびその
表面近くの部分で第１の酸化物層をドープするステップ
と、 ＮＯを含む酸化雰囲気下で、半導体本体を２回目酸化さ
せ、第１のアニーリングステップに続いて第１の酸化物
層上に第２の酸化物層を形成するステップとを含む、高
品質の酸化膜を形成する方法。 - 【請求項１７】 集積回路製造方法において、半導体本
体の表面領域上に高品質の酸化膜を形成する方法であっ
て、 酸化雰囲気下で、半導体本体を１回目酸化させ、表面領
域上に第１の酸化物層を形成するステップと、 ゲッタリング雰囲気下で、第１の酸化ステップに続いて
半導体本体を１回目アニールし、ゲッタリング剤を用い
て第１の酸化物層の密度を高めかつその表面およびその
表面近くの部分で第１の酸化物層をドープするステップ
と、 第１のアニーリングステップに続いて、酸化雰囲気下
で、半導体本体を２回目酸化させ、第１の酸化物層上に
第２の酸化物層を形成するステップと、 ＮＯ雰囲気下で半導体本体を２回目アニールし、それに
よって第２の酸化物層上に第３の酸化物層を形成するス
テップとを含み、第３の酸化物層はある濃度の窒素を含
み、 第１、第２、および第３の酸化物層はともに高品質の酸
化膜を形成する、高品質の酸化膜を形成する方法。 - 【請求項１８】 第２のアニーリングステップはＲＴＡ
アニーリングステップを含む、請求項１７に記載の方
法。 - 【請求項１９】 第１のアニーリングステップは、ＨＣ
ｌ／Ａｒ雰囲気下で行なわれる、請求項１８に記載の方
法。 - 【請求項２０】 第１の酸化物層アニーリングステップ
は、約８５０℃の温度で行なわれる、請求項１８に記載
の方法。 - 【請求項２１】 第１および第２の酸化ステップは、約
８５０℃の温度で行なわれる、請求項１８に記載の方
法。 - 【請求項２２】 第１の酸化ステップに先立って半導体
の表面領域下で半導体本体の部分を濃くドープするステ
ップをさらに含む、請求項１８に記載の方法。 - 【請求項２３】 第２の酸化ステップに続いて、第２の
アニーリングステップに先立って、 ゲッタリング雰囲気下で半導体本体を３回目アニール
し、ゲッタリング剤を用いて第２の酸化物層の密度を高
めかつその表面およびその表面近くの部分で第２の酸化
物層をドープするステップと、 酸化雰囲気下で、第３のアニーリングステップに続い
て、半導体本体を３回目酸化させ、第２の酸化物層上に
第４の酸化物層を形成するステップとをさらに含み、 第１、第２、第３および第４の酸化物層はともに高品質
の酸化膜を形成する、請求項２２に記載の方法。 - 【請求項２４】 ＥＥＰＲＯＭ装置に適切な集積回路製
造方法において、濃くドープされたＮ＋層上の半導体本
体の表面領域上に高品質のトンネル酸化膜を形成する方
法であって、 半導体本体に濃くドープされたＮ＋層を形成するステッ
プと、 酸化雰囲気下で、Ｎ＋層形成ステップに続いて、半導体
本体を１回目酸化させ、濃くドープされたＮ＋層上の半
導体本体の表面領域上に酸化膜を形成するステップと、 ゲッタリング雰囲気下で、第１の酸化ステップに続い
て、半導体本体を１回目アニールし、ゲッタリング剤を
用いて第１の酸化膜の密度を高めかつその表面およびそ
の表現近くの部分で酸化膜をドープするステップと、 酸化雰囲気下で、第１のアニーリングステップに続い
て、半導体本体を２回目酸化させ酸化膜の厚みを増やす
ステップと、 主にＮＯからなる雰囲気下で、第２の酸化ステップに続
いて、半導体本体を２回目アニールし、それによってさ
らに酸化膜の厚みを増しかつある濃度の窒素を含む表面
層を形成するステップとを含む、高品質のトンネル酸化
膜を形成する方法。 - 【請求項２５】 第２のアニーリングステップはＲＴＡ
アニーリングステップを含む、請求項２４に記載の方
法。 - 【請求項２６】 第１のアニーリングステップはＨＣｌ
／Ａｒ雰囲気下で行なわれる、請求項２５に記載の方
法。 - 【請求項２７】 第１のアニーリングステップは約８５
０℃の温度で行なわれる、請求項２６に記載の方法。 - 【請求項２８】 第１および第２の酸化ステップは、約
８５０℃の温度で行なわれる、請求項２７に記載の方
法。 - 【請求項２９】 第２の酸化ステップに続いてかつ第２
のアニーリングステップに先立って、 ゲッタリング雰囲気下で、半導体本体を３回目アニール
し、ゲッタリング剤を用いて酸化膜の密度をさらに高め
かつその表面およびその表面近くの部分で酸化膜をドー
プするステップと、 酸化雰囲気下で、第３のアニーリングステップに続い
て、半導体本体を３回目酸化させ、さらに酸化膜の厚み
を増すステップとをさらに含む、請求項２８に記載の方
法。 - 【請求項３０】 ＥＥＰＲＯＭ装置に適切な集積回路製
造方法において、濃くドープされたＮ＋層上の半導体本
体の第１の表面領域上にトンネル酸化膜を形成するため
の方法であって、さらにトンネル酸化膜よりもより大き
い厚みのゲート酸化膜を半導体本体の第２の表面領域上
に形成するための方法であって、 濃くドープされたＮ＋層上の半導体本体の第１の表面領
域上で、さらに半導体本体の第２の表面領域上で、第１
の酸化膜を成長させるステップと、 第１の酸化膜の領域を取除き、濃くドープされたＮ＋層
上の半導体本体の表面を露出し、第１の酸化膜の残りの
領域を残すステップと、 半導体本体を酸化させ半導体本体のさらされた表面上に
トンネル酸化膜を形成させ一方で、第１の酸化膜の残り
の領域を再酸化させゲート酸化膜を形成するステップ
と、 主にＮＯからなる雰囲気下で、半導体本体を１回目アニ
ールし、トンネル酸化膜およびゲート酸化膜の厚みをさ
らに増し、ある濃度の窒素を含む表面層を形成するステ
ップとを含む、トンネル酸化膜およびゲート酸化膜を形
成するための方法。 - 【請求項３１】 酸化ステップは、 酸化雰囲気下で、半導体本体を１回目酸化させ、表面領
域上に酸化膜を形成するステップと、 ゲッタリング雰囲気下で、第１の酸化ステップに続い
て、半導体本体を２回目アニールし、ゲッタリング剤を
用いて酸化膜の密度を高めかつその表面およびその表面
近くの部分で酸化膜をドープするステップと、 酸化雰囲気下で、第２のアニーリングステップに続い
て、半導体本体を２回目酸化させ酸化膜の厚みを増やす
ステップとを含む、請求項３０に記載の方法。 - 【請求項３２】 第１のアニーリングステップはＲＴＡ
アニーリングステップを含む、請求項３０に記載の方
法。 - 【請求項３３】 第２のアニーリングステップは、ＨＣ
ｌ／Ａｒ雰囲気下で行なわれる、請求項３２に記載の方
法。 - 【請求項３４】 第２のアニーリングステップは、約８
５０℃の温度で行なわれる、請求項３３に記載の方法。 - 【請求項３５】 第１および第２の酸化ステップは、約
８５０℃の温度で行なわれる、請求項３４に記載の方
法。 - 【請求項３６】 ＮＯを含むガスを少なくとも１つの半
導体構造を含むチャンバ内に受取るステップを含み、半
導体構造は基板および酸化物層を含み、さらに、 酸化物層をガスにさらし、それによってある濃度の窒素
を有する領域を酸化物層に形成するステップを含む、集
積回路の酸化物層を形成する方法る - 【請求項３７】 チャンバは急速熱アニール（ＲＴＡ）
システムにおいて利用される、請求項３６に記載の方
法。 - 【請求項３８】 チャンバが標準拡散チューブである、
請求項３６に記載の方法。 - 【請求項３９】 チャンバが化学蒸着法において利用さ
れる、請求項３６に記載の方法。 - 【請求項４０】 チャンバがプラズマ増速化学蒸着法に
おいて利用される、請求項３５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US253771 | 1994-06-03 | ||
| US08/253,771 US5591681A (en) | 1994-06-03 | 1994-06-03 | Method for achieving a highly reliable oxide film |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167664A true JPH08167664A (ja) | 1996-06-25 |
Family
ID=22961632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136681A Pending JPH08167664A (ja) | 1994-06-03 | 1995-06-02 | 酸化膜を形成する方法、改良された酸化膜を形成する方法、高品質の酸化膜を形成する方法、ならびにトンネルおよびゲート酸化膜を形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5591681A (ja) |
| EP (1) | EP0690487B1 (ja) |
| JP (1) | JPH08167664A (ja) |
| AT (1) | ATE213095T1 (ja) |
| DE (1) | DE69525288T2 (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060721 |
|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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