JPH08139057A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08139057A JPH08139057A JP6273729A JP27372994A JPH08139057A JP H08139057 A JPH08139057 A JP H08139057A JP 6273729 A JP6273729 A JP 6273729A JP 27372994 A JP27372994 A JP 27372994A JP H08139057 A JPH08139057 A JP H08139057A
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- Japan
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- semiconductor chip
- integrated circuit
- semiconductor
- circuit device
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- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 スクライビング工程において生じる、半導体
集積回路装置が形成された半導体チップの周縁部の欠け
を検知する。 【構成】 半導体素子が形成されるアクティブ領域２の
周辺部で、半導体チップ１の周縁部に近い領域にセンス
配線４が形成されており、このセンス配線４は、ボンデ
ィングワイヤ８およびインナーリード９を介してＰＧＡ
パッケージのアウターリードの２端子につながれたボン
ディングパッド電極３に接続している。半導体チップ１
の周縁部が欠けるとセンス配線４が断線してアウターリ
ードの２端子間で導通不良が起こり、半導体チップ１の
周縁部の欠けを検知することができる。
集積回路装置が形成された半導体チップの周縁部の欠け
を検知する。 【構成】 半導体素子が形成されるアクティブ領域２の
周辺部で、半導体チップ１の周縁部に近い領域にセンス
配線４が形成されており、このセンス配線４は、ボンデ
ィングワイヤ８およびインナーリード９を介してＰＧＡ
パッケージのアウターリードの２端子につながれたボン
ディングパッド電極３に接続している。半導体チップ１
の周縁部が欠けるとセンス配線４が断線してアウターリ
ードの２端子間で導通不良が起こり、半導体チップ１の
周縁部の欠けを検知することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップの周縁部の近くまで半導体素
子が形成された半導体集積回路装置に適用して有効な技
術に関するものである。
関し、特に、半導体チップの周縁部の近くまで半導体素
子が形成された半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置が形成される半導体
チップは一つずつ別々に作られるのではなく、数十個か
ら数百個の半導体チップが一枚のウエハ上に一括同時に
製造され、その後、個々の半導体チップに分割される。
チップは一つずつ別々に作られるのではなく、数十個か
ら数百個の半導体チップが一枚のウエハ上に一括同時に
製造され、その後、個々の半導体チップに分割される。
【０００３】ウエハを半導体チップに分割する工程はス
クライビング工程と呼ばれ、従来、この工程ではブレー
ドと呼ばれる円盤型の切断刃を高速で回転させて、ウエ
ハを完全切断するダイシング法が採用されている。な
お、ダイシング法に関しては、例えば、培風館発行「超
高速バイポーラ・デバイス」１９８５年１１月１５日発
行、永井穣編、Ｐ２３１に記載されている。
クライビング工程と呼ばれ、従来、この工程ではブレー
ドと呼ばれる円盤型の切断刃を高速で回転させて、ウエ
ハを完全切断するダイシング法が採用されている。な
お、ダイシング法に関しては、例えば、培風館発行「超
高速バイポーラ・デバイス」１９８５年１１月１５日発
行、永井穣編、Ｐ２３１に記載されている。
【０００４】しかし、ダイシング法では切断された半導
体チップの周縁部が欠けるため、半導体チップの周縁部
近くまで半導体素子が形成された半導体集積回路装置に
おいては、配線層の断線あるいは水分侵入による配線層
の腐食などが生じて、信頼度の低下が起きている。
体チップの周縁部が欠けるため、半導体チップの周縁部
近くまで半導体素子が形成された半導体集積回路装置に
おいては、配線層の断線あるいは水分侵入による配線層
の腐食などが生じて、信頼度の低下が起きている。
【０００５】そこで、ウエハの切断面を滑らかにして半
導体チップの周縁部の欠けを防止するため、切断刃を約
１００μｍの厚さに薄膜化する、砥粒を細粒化する、あ
るいは切断刃の回転方向を変えるなどの方法が検討され
ている。
導体チップの周縁部の欠けを防止するため、切断刃を約
１００μｍの厚さに薄膜化する、砥粒を細粒化する、あ
るいは切断刃の回転方向を変えるなどの方法が検討され
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記し
た半導体チップの周縁部の欠けを防止する方法を採用し
ても、ダイシング法では半導体チップの周縁部において
微小の欠けが一定の割合で発生することを本発明者は見
いだした。
た半導体チップの周縁部の欠けを防止する方法を採用し
ても、ダイシング法では半導体チップの周縁部において
微小の欠けが一定の割合で発生することを本発明者は見
いだした。
【０００７】半導体チップの周縁部の微小欠けは、ダイ
シング後の外観検査では検出されにくく、例えば、配線
層の半断線のような検査時に検知できない故障メカニズ
ムを生じる。すなわち、検査時は正常に動作する半導体
集積回路装置であっても、稼働時に配線層の半断線の部
位が経時劣化によって断線し、故障が発生してしまう。
シング後の外観検査では検出されにくく、例えば、配線
層の半断線のような検査時に検知できない故障メカニズ
ムを生じる。すなわち、検査時は正常に動作する半導体
集積回路装置であっても、稼働時に配線層の半断線の部
位が経時劣化によって断線し、故障が発生してしまう。
【０００８】本発明の目的は、スクライビング工程にお
いて生じる、半導体集積回路装置が形成された半導体チ
ップの周縁部の欠けを確実に検知することができる技術
を提供することにある。
いて生じる、半導体集積回路装置が形成された半導体チ
ップの周縁部の欠けを確実に検知することができる技術
を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、半導体チップ上の半導体素子が形成されるアクティ
ブ領域の周辺部で、半導体チップの周縁部に近い領域ま
たは領域の一部に、電気的導通を確認できる電極が接続
された配線層（センス配線）を有している。
は、半導体チップ上の半導体素子が形成されるアクティ
ブ領域の周辺部で、半導体チップの周縁部に近い領域ま
たは領域の一部に、電気的導通を確認できる電極が接続
された配線層（センス配線）を有している。
【００１２】
【作用】上記した手段によれば、半導体集積回路装置が
形成された半導体チップの周縁部がスクライビング工程
において欠けると、半導体チップの周縁部に近い領域ま
たは領域の一部に形成したセンス配線が断線し、センス
配線に接続された電極間で電気抵抗の増大あるいは導通
不良が起きる。そこで、この電極間の電気抵抗を測定す
ることにより、半導体チップの周縁部の欠けを確実に検
知することができる。
形成された半導体チップの周縁部がスクライビング工程
において欠けると、半導体チップの周縁部に近い領域ま
たは領域の一部に形成したセンス配線が断線し、センス
配線に接続された電極間で電気抵抗の増大あるいは導通
不良が起きる。そこで、この電極間の電気抵抗を測定す
ることにより、半導体チップの周縁部の欠けを確実に検
知することができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１４】図１は、本発明の一実施例であるセンス配
線を有する半導体集積回路装置をＰＧＡ（ピン・グリッ
ド・アレイ）パッケージに実装した平面図、図２は、図
１の破線で囲んだＡ領域を拡大して示しており、半導体
チップの周縁部に欠けが生じた場合の平面図である。
線を有する半導体集積回路装置をＰＧＡ（ピン・グリッ
ド・アレイ）パッケージに実装した平面図、図２は、図
１の破線で囲んだＡ領域を拡大して示しており、半導体
チップの周縁部に欠けが生じた場合の平面図である。
【００１５】まず、半導体チップ（半導体基板）１上の
アクティブ領域２に半導体素子（図示せず）を形成す
る。次に、半導体チップ１上に絶縁膜（図示せず）を堆
積した後、絶縁膜をエッチングして、半導体素子と後に
形成する配線層を接続するためのコンタクトホール（図
示せず）を形成する。
アクティブ領域２に半導体素子（図示せず）を形成す
る。次に、半導体チップ１上に絶縁膜（図示せず）を堆
積した後、絶縁膜をエッチングして、半導体素子と後に
形成する配線層を接続するためのコンタクトホール（図
示せず）を形成する。
【００１６】次に、半導体チップ１上にアルミニウム合
金膜などの金属膜（図示せず）を堆積した後、金属膜を
エッチングして、配線層（図示せず）およびアクティブ
領域２の周辺部にボンディングパッド電極３を形成す
る。
金膜などの金属膜（図示せず）を堆積した後、金属膜を
エッチングして、配線層（図示せず）およびアクティブ
領域２の周辺部にボンディングパッド電極３を形成す
る。
【００１７】この際、図１に示すように、半導体チップ
１の周縁部に近い領域に金属膜でセンス配線４を形成す
る。センス配線４は半導体チップ１を一周して、隣接す
るボンディングパッド電極３の２端子に接続され、例え
ば、配線層の最小の加工寸法で半導体チップ１の縁から
約１０μｍの所に形成されている。
１の周縁部に近い領域に金属膜でセンス配線４を形成す
る。センス配線４は半導体チップ１を一周して、隣接す
るボンディングパッド電極３の２端子に接続され、例え
ば、配線層の最小の加工寸法で半導体チップ１の縁から
約１０μｍの所に形成されている。
【００１８】次に、半導体チップ１上に厚さ１〜２μm
のパッシベーション膜５を堆積した後、ボンディングパ
ッド電極３上に堆積したパッシベーション膜５を除去
し、パッシベーション膜５の開口部６を形成する。次
に、ウエハをダイシングして、各半導体チップ１に切断
した後、一つの半導体チップ１をピックアップしてＰＧ
Ａパッケージのセラミック基板７上に固定する。
のパッシベーション膜５を堆積した後、ボンディングパ
ッド電極３上に堆積したパッシベーション膜５を除去
し、パッシベーション膜５の開口部６を形成する。次
に、ウエハをダイシングして、各半導体チップ１に切断
した後、一つの半導体チップ１をピックアップしてＰＧ
Ａパッケージのセラミック基板７上に固定する。
【００１９】最後に、ボンディングワイヤ８によって、
半導体チップ１上のボンディングパッド電極３とＰＧＡ
パッケージのアウターリード（図示せず）につながって
いるインナーリード（アルミニウム蒸着薄膜）９を接続
することにより、本実施例のセンス配線を有する半導体
集積回路装置が完成する。
半導体チップ１上のボンディングパッド電極３とＰＧＡ
パッケージのアウターリード（図示せず）につながって
いるインナーリード（アルミニウム蒸着薄膜）９を接続
することにより、本実施例のセンス配線を有する半導体
集積回路装置が完成する。
【００２０】このように、本実施例によれば、センス配
線４の両端のボンディングパッド電極３にボンディング
ワイヤ８およびインナリード９を介して接続されたアウ
ターリードの２端子間において、センス配線４の導通の
検査を行なうことができる。すなわち、図２に示すよう
に、半導体チップ１の周縁部に欠け１０が生じると、セ
ンス配線４が切断されてアウターリードの２端子間にお
いて導通がとれなくなり、半導体チップ１の周縁部の欠
け１０を検知することができる。
線４の両端のボンディングパッド電極３にボンディング
ワイヤ８およびインナリード９を介して接続されたアウ
ターリードの２端子間において、センス配線４の導通の
検査を行なうことができる。すなわち、図２に示すよう
に、半導体チップ１の周縁部に欠け１０が生じると、セ
ンス配線４が切断されてアウターリードの２端子間にお
いて導通がとれなくなり、半導体チップ１の周縁部の欠
け１０を検知することができる。
【００２１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２２】例えば、前記実施例では、単層配線を有す
る半導体集積回路装置の場合について説明したが、多層
配線を有する半導体集積回路装置にも適用可能であり、
多層配線の場合、任意の１つの配線層または任意の複数
の配線層をセンス配線に使用してもよい。
る半導体集積回路装置の場合について説明したが、多層
配線を有する半導体集積回路装置にも適用可能であり、
多層配線の場合、任意の１つの配線層または任意の複数
の配線層をセンス配線に使用してもよい。
【００２３】また、前記実施例では、半導体チップの欠
けを検知する一本のセンス配線をチップの周縁部に沿っ
て１周させ、センス配線の両端を隣接するボンディング
パッド電極に接続したが、半導体チップの欠けを検知し
たい領域にのみ任意の本数のセンス配線を形成してもよ
い。
けを検知する一本のセンス配線をチップの周縁部に沿っ
て１周させ、センス配線の両端を隣接するボンディング
パッド電極に接続したが、半導体チップの欠けを検知し
たい領域にのみ任意の本数のセンス配線を形成してもよ
い。
【００２４】また、前記実施例では、半導体チップをパ
ッケージに固定し、センス配線の両端のボンディングパ
ッド電極にボンディングワイヤおよびインナリードを介
して接続されたアウタリードの２端子間において、セン
ス配線の導通の検査を行なったが、切断したウエハから
半導体チップをピックアップする前またはボンディング
ワイヤによってボンディングパッド電極とインナリード
を接続する前に、センス配線に接続されたボンディング
パッド電極またはボンディングパッド電極以外の電極間
で導通の検査を行なってもよい。
ッケージに固定し、センス配線の両端のボンディングパ
ッド電極にボンディングワイヤおよびインナリードを介
して接続されたアウタリードの２端子間において、セン
ス配線の導通の検査を行なったが、切断したウエハから
半導体チップをピックアップする前またはボンディング
ワイヤによってボンディングパッド電極とインナリード
を接続する前に、センス配線に接続されたボンディング
パッド電極またはボンディングパッド電極以外の電極間
で導通の検査を行なってもよい。
【００２５】また、前記実施例では、ダイシング法によ
って切断された半導体チップについて説明したが、ダイ
ヤモンドスクライビング法またはレーザースクライビン
グ法などの他の方法によって切断される半導体チップに
ついても適用可能である。
って切断された半導体チップについて説明したが、ダイ
ヤモンドスクライビング法またはレーザースクライビン
グ法などの他の方法によって切断される半導体チップに
ついても適用可能である。
【００２６】また、前記実施例では、パッケージにＰＧ
Ａパッケージを用いた場合について説明したが、他のパ
ッケージを用いた場合についても適用可能である。
Ａパッケージを用いた場合について説明したが、他のパ
ッケージを用いた場合についても適用可能である。
【００２７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２８】本発明によれば、半導体集積回路装置が形
成された半導体チップの周縁部がスクライビング工程に
おいて欠けると、センス配線が切断され、このセンス配
線に接続された電極間で電気抵抗の増大あるいは導通不
良が起きる。そこで、この電極間の電気抵抗を測定する
ことにより、半導体チップの周縁部の欠けを確実に検知
することができる。
成された半導体チップの周縁部がスクライビング工程に
おいて欠けると、センス配線が切断され、このセンス配
線に接続された電極間で電気抵抗の増大あるいは導通不
良が起きる。そこで、この電極間の電気抵抗を測定する
ことにより、半導体チップの周縁部の欠けを確実に検知
することができる。
【図１】本発明の一実施例であるセンス配線を有する半
導体集積回路装置が形成された半導体チップを実装した
ＰＧＡパッケージの一部を示す平面図である。
導体集積回路装置が形成された半導体チップを実装した
ＰＧＡパッケージの一部を示す平面図である。
【図２】図１のＡ領域を拡大して示す平面図である。
１ 半導体チップ（半導体基板） ２ アクティブ領域 ３ ボンディングパッド電極 ４ センス配線 ５ パッシベーション膜 ６ 開口部 ７ セラミック基板 ８ ボンディングワイヤ ９ インナーリード（アルミニウム蒸着薄膜） １０ 欠け
Claims (6)
- 【請求項１】 スクライビング工程において個々に切断
される半導体チップ上に形成された半導体集積回路装置
であって、前記半導体チップ上の半導体素子が形成され
るアクティブ領域の周辺部で、前記半導体チップの周縁
部に近い領域または領域の一部に、電気的導通を確認で
きる電極が接続された配線層を有していることを特徴と
する半導体集積回路装置。 - 【請求項２】 電気的導通を確認できる前記電極は、ボ
ンディングパッド電極であることを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 前記配線層は、前記アクティブ領域に形
成される前記半導体素子の間を接続する配線層と同じ製
造工程において形成されることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項４】 前記配線層の幅は、前記配線層の製造工
程における最小の加工寸法であることを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項５】 前記配線層は、前記半導体チップを１周
して隣接する２つのボンディングパッド電極に接続され
ることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項６】 前記配線層は、前記半導体チップの周縁
部から１０μｍ内側の前記半導体チップ上に形成される
ことを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273729A JPH08139057A (ja) | 1994-11-08 | 1994-11-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273729A JPH08139057A (ja) | 1994-11-08 | 1994-11-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139057A true JPH08139057A (ja) | 1996-05-31 |
Family
ID=17531756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6273729A Pending JPH08139057A (ja) | 1994-11-08 | 1994-11-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649986B1 (en) | 2002-06-18 | 2003-11-18 | Oki Electric Industry Co, Ltd. | Semiconductor device with structure for die or dice crack detection |
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
| US7700944B2 (en) | 2004-03-26 | 2010-04-20 | Nec Electronics Corporation | Semiconductor wafer, semiconductor chip, and semiconductor chip inspection method |
-
1994
- 1994-11-08 JP JP6273729A patent/JPH08139057A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279054A (ja) * | 2000-05-08 | 2006-10-12 | Canon Inc | 半導体装置 |
| JP4621161B2 (ja) * | 2000-05-08 | 2011-01-26 | キヤノン株式会社 | 半導体装置 |
| US6649986B1 (en) | 2002-06-18 | 2003-11-18 | Oki Electric Industry Co, Ltd. | Semiconductor device with structure for die or dice crack detection |
| US7700944B2 (en) | 2004-03-26 | 2010-04-20 | Nec Electronics Corporation | Semiconductor wafer, semiconductor chip, and semiconductor chip inspection method |
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