JPH08106799A

JPH08106799A - 半導体集積回路装置

Info

Publication number: JPH08106799A
Application number: JP6240126A
Authority: JP
Inventors: Kenji Tomiue; 健司冨上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-04
Filing date: 1994-10-04
Publication date: 1996-04-23
Anticipated expiration: 2019-11-04
Also published as: US5592423A; JP3583482B2

Abstract

(57)【要約】【目的】半導体集積回路に搭載される内部電源回路に
外部からの擾乱を与えることなく、その動作中の電位を
測定し、あるいは外部から任意の電位に内部電源電圧を
設定可能とした半導体集積回路装置を提供する。【構成】この半導体集積回路装置では、内部電源と外
部端子とをｎチャネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタとを直列接続したスイッチ回路を介
して接続したので、内部電源電位を外部からモニタした
り制御したりする場合に、外部端子の電位の正負のオー
バーシュートが、それぞれ、ｎチャネルＭＯＳトランジ
スタあるいはＰチャネルＭＯＳトランジスタでカットオ
フされ、内部回路に擾乱を与えない。また、内部電源電
位が負の場合は、上記スイッチ回路がオン状態では、ｐ
チャネルＭＯＳトランジスタのゲートが負電位にバイア
スされ、負のオーバーシュートをカットオフすることを
可能としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭ）のような内部電源回路を有する半導
体記憶装置に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置の高集積化
に伴うＭＯＳトランジスタのゲート長のスケールダウン
の結果において、トランジスタの信頼性確保とともに消
費電力低減のためには、動作電源電圧の低電圧化が有効
である。しかし、トランジスタトランジスタ論理（以
下、ＴＴＬ）との互換性維持のため、半導体記憶装置の
外部電圧レベルとしては従来の５Ｖを用いざるを得な
い。

【０００３】そこで、チップ内部に外部電源電圧ｅｘ
ｔ．Ｖ_CCを５Ｖから３〜４Ｖ程度まで降圧させ内部回路
に供給する内部降圧回路を形成し、高信頼性、高速動
作、低消費電力を満足させる方法が一般に採用されてい
る。

【０００４】また、ＤＲＡＭの高集積化によるメモリセ
ル面積の指数関数的な減少にもかかわらず、十分なＳ／
Ｎ比等ソフトエラー耐性を維持するためにメモリキャパ
シタ容量は一定値以上が必要で、必然的にメモリキャパ
シタ絶縁膜厚は薄膜化されることになる。しかし、薄膜
化には膜質の劣化やトンネル電流の増加という困難があ
り、これを緩和させるために、メモリセルプレート電位
Ｖ_CPをＶ_CC／２とし絶縁膜中の電界強度を減少させるこ
とが一般的である。

【０００５】さらに、集積化が進むにつれてビット線間
隔も非常に狭くなり、ビット線間の結合容量を介して隣
接ビット線から受ける干渉ノイズが無視できなくなる。
この対策として、ビット線対を隣合って配置し、ビット
線へのノイズをビット線対に共通に重畳させノイズキャ
ンセルすることが行なわれる。この場合、ビット線はス
タンバイ時にはＶ_cc／２の電位に設定（プリチャージ電
圧：Ｖ_BL）されている。

【０００６】また、たとえばｎチャネルＭＯＳトランジ
スタのコンタクト領域であるｎ⁺領域とそれが形成され
ているｐウェルとの間に設けられるｐ−ｎ接合容量を低
減し回路の動作の高速化を図る等の理由によりｐ−ウェ
ルあるいはｐ型シリコン基板自体に−２〜−３Ｖ程度の
負電圧Ｖ_BBが印加されるのが一般的で、この負電圧も５
Ｖ単一電源からチップ上の基板バイアス回路により生成
される。

【０００７】以上のように、高集積化が進んだＤＲＡＭ
等の半導体記憶装置においては、外部電源こそ５Ｖ単一
であっても、チップ内でその回路動作に必要な様々な電
位を形成する内部電源を搭載している。

【０００８】これらの内部電源回路は、その発生する電
位がプロセス変動等の影響を受けにくい回路構成となる
ように設計されている。したがって、これら内部電源電
位は、定常状態においては設計値に保持されているが、
実際に半導体記憶装置が動作中においては、種々の要因
により変動を受けている。

【０００９】さらに、これら内部電源により駆動される
記憶保持を行なうメモリ回路や読出動作を行なうセンス
アンプ回路等は、プロセス変動等の外的要因により内部
電源電位に対してその正常動作可能な範囲（動作マージ
ン）も変化する。

【００１０】そこで、内部電源電圧の変動に伴うＤＲＡ
Ｍ等の内部回路の特性変化を試験することは、動作マー
ジンの的確な評価、ひいては、それら内部回路から構成
されるシステムとしてのＤＲＡＭ等の信頼性向上につな
がる。

【００１１】図１２に、従来のＤＲＡＭの構成を表わす
概略ブロック図を示す。図１２においてアドレスバッフ
ァ１０５は、外部から供給されたアドレス信号Ａ０〜Ａ
８を行デコーダ１０２および列デコーダ１０３に選択的
に供給する。行デコーダ１０２は、アドレスバッファ１
０５から供給される行アドレス信号に応答して、複数の
ワード線ＷＬのうち１つを選択して駆動する。列デコー
ダ１０３は、アドレスバッファ１０５から供給される列
アドレス信号に応答して、複数のビット線対のうち１つ
を選択する。

【００１２】センスアンプ１０４は、その各々に対応す
るビット線対の間の電位差を増幅する。列デコーダ１０
３によって選択されたビット線対に対応する増幅された
信号は、出力バッファ１０７に供給される。出力バッフ
ァ１０７は、その供給された電位を増幅して出力データ
ＤＱ１〜ＤＱ８として外部に供給する。データ入力バッ
ファ１０６は、外部から供給された入力データＤＱ１〜
ＤＱ８を増幅する。この増幅された信号が、列デコーダ
１０３によって選択されたビット線対に供給される。

【００１３】次に、図１２の概略ブロック図で示される
従来のＤＲＡＭの読出動作を外部信号のタイミングチャ
ート図１３に従って説明する。／ＲＡＳ信号が立下がる
時点で行アドレス信号がアドレスバッファ１０５に取込
まれ、行デコーダ１０２に入力される。続いて／ＣＡＳ
信号が立下がる時点で、列アドレス信号がアドレスバッ
ファ１０５に取込まれ、列デコーダ１０３に入力され
る。このとき／ＷＥがＨレベルに保持されると、以下一
連のリード動作が行なわれる。すなわち、指定された行
および列の位置の記憶データが増幅され、データ出力バ
ッファに転送される。出力イネーブル信号（／ＯＥ信
号）がＬレベルになることで出力ピンにデータが出力さ
れる。

【００１４】次に、同様に図１４に従って書込動作につ
いて説明する。行アドレスおよび列アドレスがアドレス
バッファ１０５に取込まれる動作は読出動作と同様であ
る。ただし書込動作では／ＣＡＳ立下がり時に列アドレ
スがバッファ１０５に取込まれるとともにＤ_in（入力デ
ータ）がデータ入力バッファ１０６に取込まれる。取込
まれたデータは、データ入力バッファ１０６から、ＩＯ
線を介して列アドレスによって選択されたビット線に書
込まれる。このライト動作は、／ＣＡＳと／ＷＥとがと
もにＬレベルになったときに起動される。この場合は、
／ＯＥの信号レベルは一連の動作に何ら影響は与えな
い。

【００１５】図１５は、図１２におけるメモリセルアレ
イ１０１を構成する１つのメモリセルＭＣおよびその周
辺の回路を拡大した図である。ここで図１５に従って、
前記内部電源電圧ｉｎｔ．Ｖ_CC、Ｖ_CP、Ｖ_BL、Ｖ_BBにつ
いて説明する。

【００１６】例として、メモリキャパシタＣｓにＨレベ
ルが記憶されている場合を考え、メモリセルＭＣからこ
の記憶情報を読出す動作について述べる。図１６は、図
１５の各部位の信号レベルの時間変化を示している。

【００１７】任意の時刻において、メモリキャパシタの
基準電位Ｖ_CPは、図１２中のセルプレート電圧発生回路
１１１で形成された電位Ｖ_CP（＝Ｖ_CC／２）にバイアス
されている。

【００１８】また、ｎチャネルＭＯＳトランジスタの形
成されているｐウェルは、図１２中の基板バイアス発生
回路１１３で形成された負電位Ｖ_BB（−２〜−３Ｖ程
度）にバイアスされている。

【００１９】スタンバイ状態の時刻ｔ₀においては、メ
モリキャパシタにはＨレベル信号が記憶されているの
で、その対向電極（ストレージノード）の電位はＶ_CCで
ある。このときワード線（ＷＬ）の電位はＬレベルであ
って、トランジスタＱ５１はオフ状態で、メモリキャパ
シタＣｓは、ビット線に対して電気的にフローティング
状態にある。

【００２０】一方、ビット線（ＢＬおよび／ＢＬ）の電
位は、ビット線イコライズ信号（ＢＬＥＱ信号）がＨレ
ベルにあり、トランジスタＱ５２、Ｑ５３、Ｑ５４がオ
ン状態にあることで、図１２中のビット線プリチャージ
電圧発生回路１１２で形成された電位Ｖ_BL（通常Ｖ_CC／
２）に保持されている。

【００２１】次に、時刻ｔ₁において、ＢＬＥＱ信号が
Ｌレベルとなり、トランジスタＱ５２、Ｑ５３、Ｑ５４
がオフ状態となって、ビット線対ＢＬおよび／ＢＬが電
気的にフローティング状態となる。

【００２２】時刻ｔ₂で、ワード線（ＷＬ）の電位がＨ
レベルとなるとトランジスタＱ５１がオン状態となり、
メモリキャパシタＣｓに蓄積されていた電荷がビット線
ＢＬに注入され、その電位が／ＢＬに対して上昇する。
ただし、ここで生じる電位差は一般に数百ｍＶというわ
ずかな変位でしかない。

【００２３】時刻ｔ₃で、センスアンプがその活性化信
号（図示せず）により動作を開始し、上記微小電位差を
増幅し、ビット線ＢＬの電位をＶ_CCまで上昇させ、ビッ
ト線／ＢＬの電位を０まで押し下げる。外部にはこの電
位差Ｖ_CCが出力信号として取出される。

【００２４】時刻ｔ₅で、ワード線電位がＬレベルとな
り、トランジスタＱ５１がオフとなることで、ストレー
ジノードの電位は再び読出前の電位Ｖ_CC（Ｈレベル）に
保持される。

【００２５】時刻ｔ₆で、ＢＬＥＱ信号がＨレベルとな
りビット線ＢＬ、／ＢＬは再びＶ_BLにプリチャージされ
る。

【００２６】以上のように、メモリセルからの記憶情報
読出は、微小電圧を増幅することで行なうため、Ｓ／Ｎ
比の維持のためには、内部電源電圧の安定性が必要であ
り、同時にその値の変動に対して十分な動作マージンを
持っていることが不可欠である。

【００２７】また、前記ＤＲＡＭの通常の読出、書込動
作において以下の２点が特徴的である。

【００２８】１つは、内部電源電圧ｉｎｔ．Ｖ_CC、
Ｖ_CP、Ｖ_BL、Ｖ_BB等は外部電源電圧ｅｘｔ．Ｖ_CCが決ま
ると一意的に定まった値となり、外部からその値を測定
したり、ましてや外部から直接にその値を独立に変化さ
せることはできないという点である。

【００２９】もう１つは、／ＯＥ信号自体は内部でのそ
の値ｉｎｔ．ＯＥが常にＨレベル固定、つまり／ＯＥ信
号はＬレベル固定、であっても、通常の読出、書込動作
が可能な点である。

【００３０】そこで、内部電源電圧に対する動作マージ
ンを的確に評価することを可能とするために、上記第１
の点について、これを問題点としてとらえ、その解決を
図ったものに、たとえば特開平３−１６０６９９号公報
等に記載された半導体集積回路装置がある。以下、その
実施例の構成とその機能について述べる。

【００３１】図１７は、上記実施例中に示された内部降
圧回路の回路構成である。降圧回路ＶＤは、ＭＯＳＦＥ
ＴＱ１、Ｑ２からなるカレントミラー回路を負荷とする
ＭＯＳＦＥＴＱ１１、Ｑ１２、Ｑ１３からなる差動増幅
回路を基本とする。

【００３２】ＭＯＳＦＥＴＱ１１およびＱ１２のゲート
がそれぞれ反転入力端子および非反転入力端子となり、
ＭＯＳＦＥＴＱ１３はそのゲートとドレインとが共通結
合されており、定電流電源として作用する。ＭＯＳＦＥ
ＴＱ１１のゲートには、基準電圧Ｖ_REFが供給されてお
り、ＭＯＳＦＥＴＱ１およびＱ１１の共通結合されたド
レインは、さらにｐチャネルＭＯＳＦＥＴＱ３のゲート
に結合される。ＭＯＳＦＥＴＱ３のソースは、電源電圧
ｅｘｔ．Ｖ_CCに結合され、そのドレインは、ＭＯＳＦＥ
ＴＱ１２のゲートに結合されるとともに、内部電源電圧
供給点ｉｎｔ．Ｖ_CCに結合される。

【００３３】このとき、たとえば内部電源電圧ｉｎｔ．
Ｖ_CCのレベルが上昇し、基準電位Ｖ _REFより高くなった
場合、ＭＯＳＦＥＴＱ１２のコンダクタンスが大きくな
り、ＭＯＳＦＥＴＱ１１のコンダクタンスは逆に小さく
なる。したがって、ＭＯＳＦＥＴＱ３のゲート電圧は高
くなり、そのコンダクタンスが小さくなるため、結果的
にｉｎｔ．Ｖ_CCのレベルが低くなる。一方、ｉｎｔ．Ｖ
_CCのレベルが、基準電位Ｖ_REFよりも低くなった場合
は、上記と逆にｉｎｔ．Ｖ_CCのレベルを高くするように
回路が動作する。以上のようにしてｉｎｔ．Ｖ_CCのレベ
ルは、基準電位Ｖ _REFに収束し安定化される。

【００３４】基準電圧発生回路ＶｒＧは、上記降圧回路
ＶＤに内部基準電位Ｖ_r１を供給する回路である。

【００３５】スイッチ回路ＳＣは、図示しない信号源か
ら供給されるテストモード信号ｔ_eがＬレベルのとき
は、降圧回路ＶＤに基準電位Ｖ_r１を供給し、ｔ_eがＨ
レベルのときは、降圧回路ＶＤの基準電位入力端子と外
部端子Ａ０とを接続するための切換回路である。図１７
中では、Ｑ１４、Ｑ１５がともにｎチャネルＭＯＳＦＥ
Ｔで、Ｑ１４のゲートには、インバータＮ１によりｔ_e
の反転信号が入力する構成となっている。

【００３６】したがって、上記内部降圧回路ＶＤは、テ
ストモード信号ｔ_eにより、テスト時に内部降圧電源電
圧ｉｎｔ．Ｖ_CCを、外部端子Ａ０から任意の基準電位Ｖ
_r２を供給することで制御する方法を提供するものであ
る。

【００３７】

【発明が解決しようとする課題】しかしながら、前記外
部端子からの内部電源駆動回路には以下の３つの問題点
がある。

【００３８】第１は、内部電源回路がその搭載される半
導体集積回路に供給している電位そのものを実動作中に
測定する方法が提供されていない点である。回路動作の
解析、ひいては、集積回路動作の安定性・信頼性の向上
のためには、まず上記方法を可能とする回路構造が望ま
しい。

【００３９】第２は、外部端子によるテスト時に必然的
に発生する外部端子電位の正へのオーバーシュート、負
へのアンダーシュートに対する保護がなされていない点
である。

【００４０】外部端子で発生する上記オーバーシュート
やアンダーシュートが、直接内部回路に伝達されると、
たとえばＤＲＡＭでは、内部記憶情報の破壊や最悪の場
合素子の破損等を招くことになる。

【００４１】第３には、前記のように内部発生電位は、
基板バイアス電位Ｖ_BBのごとく、負電位を発生する場合
があり、この場合、上記負へのアンダーシュートに対し
ては、より負側の電位まで対策が必要である点である。

【００４２】したがって、この発明の１つの目的は、半
導体集積回路に搭載される内部電源回路の発生する電位
をその半導体集積回路の動作中に外部端子から測定する
ことを可能とすることである。

【００４３】この発明の別の目的は、外部端子から供給
する任意の電位に内部電源電圧を設定可能とし、その内
部電源電圧に対するその半導体集積回路の動作マージン
を的確に評価し得る半導体集積回路を提供することであ
る。

【００４４】さらにこの発明の別の目的は、その外部端
子において発生する供給電位の正へのオーバーシュート
および負へのアンダーシュートに対して、内部回路を保
護する機能を有する半導体集積回路を提供することであ
る。

【００４５】

【課題を解決するための手段】本発明は、以下の手段で
前記課題の解決を図るものである。

【００４６】請求項１の発明によると、外部から供給さ
れる外部電源電圧により動作する半導体集積回路装置
は、外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、半導体集積回路装置の外部と
の信号の入出力のための外部端子と、テストモードを指
定する信号を発生する手段と、内部電圧発生手段の出力
と前記外部端子との間に設けられ、テストモード指定信
号に応じて同時に開閉される、直列接続されたｐチャネ
ルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタ
とを含むスイッチ手段とを備える。

【００４７】請求項２の発明によると請求項１記載の半
導体集積回路装置においては、内部電圧発生手段の発生
する電位は、外部電源電位と逆極性であり、そのスイッ
チ手段が開状態では、ｐチャネルＭＯＳトランジスタの
ゲートが上記逆極性電位にバイアスされている。

【００４８】請求項３の発明によると請求項１記載の半
導体集積回路装置は、ＤＲＡＭであって、その外部との
信号を入出力する外部端子は、通常の動作においては、
他の信号入力に供される。

【００４９】請求項４の発明によると請求項３記載のＤ
ＲＡＭにおいては、その外部との信号を入出力する外部
端子は、データ出力バッファに接続する出力イネーブル
端子である。そのデータ出力バッファとの接続は、以下
のようなバッファ回路を介している。

【００５０】つまり、出力イネーブル入力端子からの信
号を受ける第１の入力と、テストモード指定信号を受け
る第２の入力と、データ出力バッファに駆動信号を与え
る出力とを有し、テストモード信号に応答して、出力イ
ネーブル入力端子からの信号をそのまま出力する第１の
状態と、出力イネーブル入力端子からの信号にかかわり
なくデータ出力バッファを駆動状態とする信号を出力す
る第２の状態とに切換わる２入力論理回路を介して、出
力イネーブル入力端子と出力バッファが接続されてい
る。

【００５１】さらに、出力イネーブル入力端子と内部電
圧発生手段の出力とは、テストモード指定信号に応じて
同時に開閉される、直列接続されたｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタとを含むス
イッチ手段を介して接続している。

【００５２】請求項５の発明によると、請求項１記載の
半導体集積回路装置は、ＤＲＡＭであって、そのテスト
モード指定信号発生手段は、テストモードセット時に入
力される擬似アドレス入力信号に応じてテストモード指
定信号を発生して各スイッチ手段に供給する内部タイミ
ング発生回路を含んでいる。

【００５３】請求項６の発明によると、外部から供給さ
れる外部電源電圧により動作する半導体集積回路装置
は、外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、半導体集積回路装置の外部か
ら任意の電圧を印加するための外部端子と、テストモー
ドを指定する信号を発生する手段と、テストモードにお
いて内部電圧発生手段の動作を停止する手段と、内部電
圧発生手段の出力と外部端子との間に設けられ、テスト
モード指定信号に応じて同時に開閉される、直列接続さ
れたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタとを含むスイッチ手段とを備える。

【００５４】請求項７の発明によると、請求項６記載の
半導体集積回路装置においては、内部電圧発生手段の発
生する電位は、外部電源電位と逆極性であり、そのスイ
ッチ手段が開状態では、ｐチャネルＭＯＳトランジスタ
のゲートが、上記逆極性電位にバイアスされている。

【００５５】請求項８の発明によると、請求項６記載の
半導体集積回路装置は、ＤＲＡＭであって、その外部か
らの印加電圧を入力する外部端子は、通常の動作におい
ては、他の信号入力に供される。

【００５６】請求項９の発明によると、請求項８記載の
ＤＲＡＭにおいては、その外部からの印加電圧を入力す
る外部端子は、データ出力バッファに接続する出力イネ
ーブル入力端子である。そのデータ出力バッファのと接
続は、以下のようなバッファ回路を介している。つま
り、出力イネーブル入力端子からの信号を受ける第１の
入力と、テストモード指定信号を受ける第２の入力と、
データ出力バッファに駆動信号を与える出力とを有し、
テストモード信号に応答して、出力イネーブル入力端子
からの信号をそのまま出力する第１の状態と、出力イネ
ーブル入力端子からの信号にかかわりなくデータ出力バ
ッファを駆動状態とする信号を出力する第２の状態とに
切換わる２入力論理回路を介して、出力イネーブル入力
端子と出力バッファが接続されている。

【００５７】さらに、出力イネーブル入力端子と内部電
圧発生手段の出力とは、テストモード指定信号に応じて
同時に開閉される、直列接続されたｐチャネルＭＯＳト
ランジスタとｎチャネルＭＯＳトランジスタとを含むス
イッチ手段を介して接続している。

【００５８】請求項１０の発明によると、請求項６記載
の半導体集積回路装置は、ＤＲＡＭであって、そのテス
トモード指定信号発生手段は、テストモードセット時に
入力される擬似アドレス入力信号に応じてテストモード
指定信号を発生し各スイッチ手段および内部電源回路に
供給する内部タイミング発生回路を含んでいる。

【００５９】

【作用】本発明に係る半導体集積回路は、以下の作用を
奏する。

【００６０】請求項１では、内部電源回路の出力と外部
端子との接続を開閉するスイッチ手段をｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとを直
列に接続したスイッチ回路とした。したがって、外部端
子の電位が正にオーバーシュートするとｎチャネルＭＯ
Ｓトランジスタによりカットオフされ、負にアンダーシ
ュートするとｐチャネルＭＯＳトランジスタでカットオ
フされることで、内部電源に上記オーバーシュート、ア
ンダーシュートを影響を与えることなく、上記半導体集
積回路が動作している状態のままで、内部電源出力を外
部から測定することができる。

【００６１】請求項２では、請求項１の発明において、
そのスイッチ回路が開状態ではｐチャネルＭＯＳトラン
ジスタのゲートが、内部電源の発生する負電位にバイア
スされているので、この負電位以下のアンダーシュート
は上記ｐチャネルＭＯＳトランジスタでカットオフされ
る。このため、負極性の電位を発生する内部電源に対し
ても外部端子電位のオーバーシュート、アンダーシュー
トの影響を与えることなく、その半導体集積回路が動作
している状態のままで、内部電源出力を外部から測定す
ることができる。

【００６２】請求項３では、請求項１における半導体集
積回路装置はＤＲＡＭであって、前記外部端子は通常の
動作においては他の信号入力に供されるものであるの
で、新たに外部端子用の入力ピンを作製する必要がな
く、上記内部電源電圧の測定を行なうことができる。

【００６３】請求項４では、請求項３におけるＤＲＡＭ
の出力バッファと出力イネーブル入力端子とは、テスト
モード信号に応答して、出力イネーブル入力端子からの
信号にかかわりなくデータ出力バッファを駆動状態とす
る信号を出力する論理回路を介して接続している。しか
も、出力イネーブル入力端子と内部電源発生手段の出力
とは、テストモード指定信号に応じて同時に開状態とな
る、直列接続されたｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタとを含むスイッチ手段を介
して接続している。

【００６４】したがって、上記出力イネーブル入力端子
を外部端子として使用することで、外部端子電位のオー
バーシュート、アンダーシュートの影響を内部回路に与
えることなく、しかも、外部端子用の入力ピンを新たに
作製する必要なく、上記内部電源発生手段の出力電圧の
測定を行なうことができる。

【００６５】請求項５では、請求項１における半導体集
積回路装置はＤＲＡＭであって、各スイッチ手段に対す
るテストモード指定信号は、テストモードセット時に擬
似アドレス入力信号として入力された信号に応じて、内
部タイミング発生回路から供給されるので、上記テスト
モード指定信号用の新たな入力ピンを作製することな
く、上記内部電源電圧の測定を行なうことができる。

【００６６】請求項６では、内部電源回路の出力と外部
端子との接続を開閉するスイッチ手段をｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとを直
列に接続したスイッチ回路とし、かつテストモード指定
信号により、内部電源を停止できる手段を有するので、
外部端子の電位が正にオーバーシュートするとｎチャネ
ルＭＯＳトランジスタによりカットオフされ、負にアン
ダーシュートするとｐチャネルＭＯＳトランジスタでカ
ットオフされることで、内部電源に上記オーバーシュー
ト、アンダーシュートの影響を与えることなく、外部端
子から内部電源電圧に相当する任意の電圧を供給するこ
とができる。

【００６７】請求項７では、請求項３において、そのス
イッチ回路が開状態ではｐチャネルＭＯＳトランジスタ
のゲートが内部電源の発生する負電位にバイアスされて
いるので、この負電位以下のアンダーシュートは上記ｐ
チャネルＭＯＳトランジスタでカットオフされる。この
ため、負極性の電位を発生する内部電源に対しても、外
部端子の電位のオーバーシュート、アンダーシュートの
影響を与えることなく、外部端子から内部電源電圧に相
当する任意の電圧を供給することができる。

【００６８】請求項８では、請求項７における半導体集
積回路装置はＤＲＡＭであって、前記外部端子は通常の
動作においては、他の信号入力に供されるものであるの
で、新たに外部端子用の入力ピンを作製する必要なく、
上記内部電源電圧に相当する任意の電圧を供給すること
ができる。

【００６９】請求項９では、請求項８におけるＤＲＡＭ
の出力バッファと出力イネーブル入力端子とは、テスト
モード信号に応答して、出力イネーブル入力端子からの
信号にかかわりなくデータ出力バッファを駆動状態とす
る信号を出力する論理回路を介して接続している。しか
も、出力イネーブル入力端子と内部電源発生手段の出力
とは、テストモード指定信号に応じて同時に開状態とな
る、直列接続されたｐチャネルＭＯＳトランジスタとｎ
チャネルＭＯＳトランジスタとを含むスイッチ手段を介
して接続している。

【００７０】したがって、上記出力イネーブル入力端子
を外部端子として使用することで、外部端子電位のオー
バーシュート、アンダーシュートの影響を内部回路に与
えることなく、しかも、外部端子用の入力ピンを新たに
作製する必要なく、上記内部電源電圧に相当する任意の
電圧を外部端子から供給することができる。

【００７１】請求項１０では、請求項６における半導体
集積回路装置は、ＤＲＡＭであって、各スイッチ手段お
よび内部電源発生手段に対するテストモード指定信号
は、テストモードセット時に擬似アドレス入力信号とし
て入力された信号に応じて、内部タイミング発生回路か
ら供給されるので、上記テストモード指定信号用の新た
な入力ピンを作製することなく、内部電源電圧に相当す
る任意の電圧を外部から供給することができる。

【００７２】

【実施例】図１は、本発明の一実施例であるＤＲＡＭを
示す概略ブロック図である。

【００７３】図１に示した実施例は、下記の点を除い
て、図１２に示した従来例と同じであり、共通する部分
については説明を省略する。

【００７４】すなわち、電圧降圧回路１０９の出力が、
テストモード指定信号Ｓ１によって切換制御されるスイ
ッチ回路ＳＷ１を介して外部端子１１４に接続されると
ともに、基準電圧発生回路１１０の出力も、テストモー
ド指定信号Ｓ２によって、切換制御されるスイッチ回路
ＳＥ６を介して外部端子１１４に接続される。

【００７５】さらに、セルプレート電圧発生回路１１１
の出力は、テストモード指定信号Ｓ２によって切換制御
されるスイッチ回路ＳＷ２を介して、ビット線プリチャ
ージ電圧回路１１２の出力は、テストモード指定信号Ｓ
３によって切換制御されるスイッチ回路ＳＷ３を介し
て、基板バイアス発生回路１１３の出力は、テストモー
ド指定信号Ｓ４によって切換制御されるスイッチ回路Ｓ
Ｗ４を介して、外部端子１１４に接続される。以下、図
１に示した各スイッチおよび各内部電源回路の動作につ
いて個別に説明する。

【００７６】図２は、図１中でＳＷ１〜ＳＷ４で示され
たスイッチ回路の回路構成を示す。各スイッチ回路は、
ｎチャネルＭＯＳトランジスタＴ１とｐチャネルＭＯＳ
トランジスタＴ２の直列に接続された構成となってい
る。外部端子１１４は、ｎチャネルＭＯＳトランジスタ
Ｔ１のドレインと接続されている。ｎチャネルＭＯＳト
ランジスタＴ１とｐチャネルＭＯＳトランジスタＴ２の
ソース同士が接続され、ｐチャネルＭＯＳトランジスタ
Ｔ２のドレインと内部電源回路、たとえば図１の電圧降
圧回路１０９の出力とが接続している。

【００７７】ｎチャネルＭＯＳトランジスタＴ１のゲー
トには、テストモード指定信号、たとえば図２中のＳ１
が入力し、ｐチャネルＭＯＳトランジスタＴ２のゲート
にはテストモード指定信号Ｓ１をインバータ１１６で反
転したものが入力する。したがって、Ｓ１がＨレベルで
は、このスイッチ回路はオン状態となり、Ｌレベルでオ
フ状態となる。

【００７８】図３は、図１のＤＲＡＭのうち、図２のス
イッチ回路のｎチャネルＭＯＳトランジスタＴ１および
ｐチャネルＭＯＳトランジスタＴ２に相当する部分の断
面を示す図である。この図によりこのスイッチに外部端
子１１４から入力する電圧に対するカットオフ特性を説
明する。例として、ｐ型Ｓｉ基板を用いた場合に、ｎチ
ャネルＭＯＳトランジスタは、ｐウェル内に、ｐチャネ
ルＭＯＳトランジスタはｎウェル内に形成されていると
する。

【００７９】通常、ｐウェルは接地電位Ｖ_SSあるいは基
板バイアスＶ_BBにバイアスされている。また、ｎウェル
は、外部電源電圧ｅｘｔ．Ｖ_CCにバイアスされている。
したがって、テストモード指定信号Ｓ１がＨレベル（＝
ｅｘｔ．Ｖ_CC）になると、ｎチャネルＭＯＳトランジス
タのゲート直下には、ｎ型反転層が形成され導通し、ｐ
チャネルＭＯＳトランジスタのゲートにはＬレベル（＝
０Ｖ）が印加され、その直下にはｐ型反転層が形成され
て導通状態となる。

【００８０】ここで、外部端子１１４の電位が、Ｖ_CCを
超えて正にオーバーシュートすると、ｎチャネルＭＯＳ
トランジスタのゲート電位はＶ_CCであるので、ｎチャネ
ルＭＯＳトランジスタのドレイン近傍でｎ型反転層が消
失し、導通状態がカットオフされる。

【００８１】一方で、外部端子１１４の電位が、０Ｖを
下回って負にアンダーシュートすると、ｐチャネルＭＯ
Ｓトランジスタのゲート電位は０Ｖであるので、ｐチャ
ネルＭＯＳトランジスタのソース近傍でｐ型反転層が消
失し、導通状態がカットオフされる。

【００８２】以上のように図３のスイッチ回路では、ｎ
チャネルＭＯＳトランジスタとｐチャネルＭＯＳトラン
ジスタとが直列に接続されているので、外部端子１１４
の電位が正へオーバーシュートした場合も、負にアンダ
ーシュートした場合も、導通状態がカットオフされる。
この結果、内部電源回路に接続している内部回路に直接
オーバーシュートあるいはアンダーシュートした電圧が
印加されることがなく、内部の記憶情報等が破壊される
のを防ぐことが可能である。

【００８３】図４は、上記スイッチ回路を用いて、図１
中の内部電圧降圧回路１０９を外部端子１１４によりモ
ニタする場合の概略ブロック図である。内部降圧回路１
０９は図１７の従来例とほぼ同一の回路構成であり、差
動増幅回路の定電流電源トランジスタＱ１３のゲート電
位が外部より制御できる構成となっている点のみが従来
例と異なる。

【００８４】以下の説明ではまず、このｎチャネルＭＯ
ＳトランジスタＱ１３がオン状態、つまり、テストモー
ド指定信号（ＴＥ２信号）がＬレベルの場合について述
べる。テストモード指定信号Ｓ１がＨレベル、テストモ
ード指定信号Ｓ６がＬレベルのときは、スイッチ回路Ｓ
Ｗ１がオン状態、スイッチ回路ＳＷ６がオフ状態とな
り、外部端子１１４により、内部降圧電源電圧ｉｎｔ．
Ｖ_CCの値をモニタすることが可能である。

【００８５】一方、テストモード指定信号Ｓ１がＬレベ
ル、テストモード指定信号Ｓ６がＨレベルのときは、ス
イッチ回路ＳＷ１がオフ状態、スイッチ回路ＳＷ６がオ
ン状態となり、外部端子１１４により基準電圧発生回路
の出力Ｖ_REFをモニタすることが可能である。

【００８６】図５は、前記スイッチ回路を用いて図１中
のセルプレート電圧発生回路１１１あるいはビット線プ
リチャージ電圧発生回路１１２の出力を外部端子１１４
によりモニタする場合の概略ブロック図である。まず、
セルプレート電圧発生回路１１１あるいはビット線プリ
チャージ電圧発生回路１１２の動作について簡単に説明
する。

【００８７】両電圧発生回路は、どちらも外部電源電圧
ｅｘｔ．Ｖ_CCから、Ｖ_CC／２の電圧を発生する回路であ
り、基本構成は全く同一である。この回路では、基本と
なる構成は、ｎチャネルＭＯＳトランジスタＱ２２とｐ
チャネルＭＯＳトランジスタＱ２３との直列接続であ
り、これらのＭＯＳトランジスタを流れる電流をスイッ
チングトランジスタのｐチャネルＭＯＳトランジスタＱ
２１でオン／オフする構成となっている。

【００８８】以下では、ｐチャネルＭＯＳトランジスタ
Ｑ２１がオン状態つまりテストモード指定信号ＴＥ３が
Ｌレベルの場合を考える。ｎチャネルＭＯＳトランジス
タＱ２２のゲートには、Ｖ_CC／２＋｜Ｖ_thn｜
（Ｖ_thn：ｎチャネルトランジスタのしきい値）の電圧
が印加され、ｐチャネルＭＯＳトランジスタＱ２３のゲ
ートには、Ｖ_CC／２−｜Ｖ_thp｜（Ｖ_thp：ｐチャネル
トランジスタのしきい値）の電圧が印加されることによ
り、出力ノードには、Ｖ_CC／２の電圧が発生する構成と
なっている。

【００８９】テストモード指定信号Ｓ３（Ｓ４）が、Ｈ
レベルとなるとスイッチ回路ＳＷ３（ＳＷ４）がオン状
態となり、外部端子１１４により内部電源電圧Ｖ_BLある
いはＶ_CPをモニタすることが可能である。

【００９０】次に、内部電源の発生する電圧が負電位で
ある場合にその内部電源電圧をモニタする回路構成につ
いて述べる。

【００９１】まず、負電位を発生する内部電源回路であ
る基板バイアス発生回路１１３の動作を図６に示した概
略ブロック図により説明する。リングオシレータ２００
で発生した信号は途中ＮＯＲ回路１１７を経由してドラ
イブ回路３００に入力する。そのときテストモード信号
ＴＥ１がＬレベルであれば、ＮＯＲ回路の出力はリング
オシレータ４００からの入力を反転したものとなり、テ
ストモード指定信号ＴＥ１がＨレベルであれば、ＮＯＲ
回路の出力は常時Ｌレベルとなって本回路の動作は停止
する。

【００９２】以下は、テストモード指定信号ＴＥ１がＬ
レベルの場合について述べる。Ａ点の電位、Ｖ_BBは最初
はともに０Ｖである。ドライブ回路５００からの出力が
０ＶからＶ_CCに立上がると、Ａ点はポンプ用容量Ｃ_pに
よりＨレベルに上昇する。すると、ｐチャネルＭＯＳト
ランジスタＱ３１がオンしてＡ点をＶ_thレベルまで下げ
ようとする（このときｐチャネルＭＯＳトランジスタＱ
３２はオフしたまま）。Ａ点の電位がＶ_thになった時点
で、ｐチャネルＭＯＳトランジスタＱ３１はオフする。

【００９３】次にドライブ回路５００からの出力がＶ_CC
から０Ｖに立下がると、Ａ点はポンプ用容量Ｃ_pにより
−（Ｖ_CC−Ｖ_th）レベルに立下げられる。するとｐチャ
ネルＭＯＳトランジスタＱ３２がオンしてＡ点からＶ_BB
へ電子が供給される。このためＡ点の電位は−（Ｖ_CC−
Ｖ_th）レベルから、−Ｖ_thのレベルへ上昇していく（こ
のときｐチャネルＭＯＳトランジスタＱ３１はオフした
まま）。Ａ点の電位が、−Ｖ_thになった時点でｐチャネ
ルＭＯＳトランジスタＱ３２はオフする。この結果、Ｖ
_BBの電位は少し負の値となる。以上の動作が繰り返され
ることにより、Ｖ_BBの電位は徐々に負の値になってい
き、Ｖ_BB＝−（Ｖ_CC−２Ｖ_th）の時点でｐチャネルＭＯ
ＳトランジスタＱ３２を経由するＡ点からＶ_BBへの電子
の供給が止まる。

【００９４】つまり、上記基板バイアス回路によりＶ_BB
＝−（Ｖ_CC−２Ｖ_th）の負電位が基板に印加されること
になる。

【００９５】図７は、図１中の基板バイアス発生回路１
１３で発生する負電位を外部端子１１４からモニタする
回路構成を示す。

【００９６】ｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタを直列に接続しているという点で
は、図２のスイッチ回路と基本的に同様である。異なる
点は、テストモード指定信号Ｓ４がＨレベルのときは、
図６で説明した基板バイアス発生回路１１３と同様の負
電位発生回路４００によりｐチャネルＭＯＳトランジス
タＱ４２のゲートに負電位が印加される構成としたこと
である。

【００９７】なお、この実施例では、テストモード指定
信号Ｓ４がＬレベルでは、ｎチャネルＭＯＳトランジス
タＱ４６がオン状態となり、ｐチャネルＭＯＳトランジ
スタＱ４２のゲートには、ｐチャネルＭＯＳトランジス
タＱ４５のしきい値電圧が印加されている構成としてい
る。テストモード指定信号Ｓ４がＬレベルのとき、ｐチ
ャネルＭＯＳトランジスタＱ４２がオフとなる電圧が印
加されるのであれば、特にこのような構成に限定されな
い。

【００９８】この場合も、図２、図３と同様な理由によ
り、このスイッチ回路により外部端子１１４の電位のオ
ーバーシュート、アンダーシュートをカットオフするこ
とが可能である。すなわち、このスイッチ回路ＳＷ４が
開状態においては、ｎチャネルＭＯＳトランジスタＱ４
１のゲートには、Ｈレベルの信号Ｖ_CCが印加されている
ので、この信号よりも高い電位が、このトランジスタの
ドレインに印加されると、ゲート直下のｎ型反転層は、
ドレイン近傍で消失し、カットオフされる。一方、ｐチ
ャネルＭＯＳトランジスタＱ４２のゲートは、負電位
（この場合はＶ_BBに等しい）にバイアスされており、こ
の負電位以下の電位がこのトランジスタのソースに印加
されると、ゲート直下のｐ型反転層がソース近傍で消失
し、カットオフされることになる。

【００９９】したがって、図７のスイッチ回路ＳＷ４の
構成でテストモード指定信号Ｓ４をＨレベルにすると、
外部端子１１４の電位が正へオーバーシュートした場合
も、負にアンダーシュートした場合も、導通状態がカッ
トオフされるので、内部電源回路およびそれに接続して
いる内部回路に直接オーバーシュートあるいはアンダー
シュートした電圧が印加されることがない。したがっ
て、内部の記憶情報等が破壊されることを防ぐことが可
能で、半導体集積回路の内部電源電位の評価を安定かつ
信頼性の高い状態で測定することが可能である。

【０１００】次に、内部電源電位に相当する電圧を外部
から任意の値に制御する回路構成について説明する。

【０１０１】まず、図４の内部電圧降圧電源１０９につ
いては、テストモード時に、テストモード指定信号ＴＥ
２をＨレベルにする（／ＴＥ２をＬレベルにする）こと
により、ｎチャネルＭＯＳトランジスタＱ１３をオフに
することで、降圧回路動作を停止させ、同時に制御信号
Ｓ１をＨレベルとすることでスイッチ回路ＳＷ１をオン
状態とし、外部端子１１４から電圧を供給すればよい。

【０１０２】このとき、従来例（特開平３−１６０６９
９号公報）と同様にテストモード指定信号ＴＥ２をＬレ
ベルとし、テストモード指定信号Ｓ６をＨレベルとする
ことによりスイッチ回路ＳＷ６をオン状態とすること
で、外部端子１１４から、任意の基準電位Ｖ_REFを供給
し、内部降圧電圧ｉｎｔ．Ｖ_CCを任意の値に変化させる
ことも可能である。

【０１０３】以上の手続により、外部から内部降圧電源
電圧ｉｎｔ．Ｖ_CCを任意の値に変化させて、ＤＲＡＭの
動作マージンを評価することが可能となる。

【０１０４】次に、図５のビット線プリチャージ電圧発
生回路１１２（セルプレート電圧発生回路１１１）につ
いては、テストモード時にテストモード指定信号ＴＥ３
（ＴＥ４）をＨレベルとし、ｐチャネルＭＯＳトランジ
スタＱ２１をオフ状態とすることで、この回路動作を停
止し、テストモード指定信号Ｓ３（Ｓ４）をＨレベルと
し、スイッチ回路ＳＷ３（ＳＷ４）をオン状態とするこ
とで、外部端子１１４から各々任意の電圧を供給すれば
よい。

【０１０５】この場合も、ビット線プリチャージ電圧Ｖ
_BL、セルプレート電圧Ｖ_CPを外部から任意の値に変化さ
せることが可能である。

【０１０６】さらに外部電源と逆極性の内部電源電圧に
相当する電圧を外部から任意の値に制御する回路構成に
ついて説明する。

【０１０７】これは、まず図６の基板バイアス発生回路
１１３において、テストモード指定信号ＴＥ１をＨレベ
ルとすることで、この回路動作を停止し、図７において
テストモード指定信号Ｓ４をＨレベルとすることによ
り、スイッチ回路をオン状態とし、外部端子１１４か
ら、任意の電位を供給すればよい。

【０１０８】以上により、負電位Ｖ_BBに相当する電圧を
外部から任意の値に制御することができる。

【０１０９】上述の第１の実施例では、内部電源電圧の
外部からのモニタおよび制御のために専用の外部端子１
１４を用いていたが、通常モードでは他の信号入力に使
われている端子を用いることも可能である。ＤＲＡＭ
は、通常たとえば２８ピンのパッケージに封入されるも
のの、集積規模の増大に伴うアドレス入力ピン数やデー
タ入出力ピン数の増加により、通常動作モードにおいて
使用されないピンの空きは、存在しなくなる傾向にあ
る。

【０１１０】このため、テストモードにおいては通常デ
ータや制御信号の入力に供されるピンを上記外部端子と
して使うことが必要となる。

【０１１１】この発明の第２の実施例は、通常の動作で
は他の信号入力に供されている端子として、特に出力イ
ネーブル端子１１５を用いるものである。図８にその概
略ブロック図を示す。従来の技術の項において、従来の
ＤＲＡＭにおいては、／ＯＥ信号がＬレベル固定であっ
ても、通常の読出、書込動作が可能であることを述べ
た。そこで、出力イネーブル入力端子１１５と出力バッ
ファとの間に、図８においてＳＷ５で表わされる図９の
回路を挿入する。図９の回路において、テストモード指
定信号Ｓ５がＨレベルとなると、インバータ１１６を介
してこの信号が２入力ＮＡＮＤ回路１１８の一方の入力
端子に印加されるので、もう一方の入力端子に接続され
る出力イネーブル入力端子のレベルに無関係に、ＮＡＮ
Ｄ出力のｉｎｔ．ＯＥ信号はＨレベルすなわち、／ＯＥ
信号がＬレベルに固定されているのと同等になる。一方
テストモード指定信号Ｓ５がＬレベルでは、ＮＡＮＤ出
力信号ｉｎｔ．ＯＥは／ＯＥ信号と一致する。したがっ
て、テストモード指定信号Ｓ５をＨレベルとすると、／
ＯＥ信号がＬレベル固定となって、読出、書込動作が常
時可能となり、テストモード指定信号Ｓ５をＬレベルと
すると通常の／ＯＥ信号と同一動作が可能となる。

【０１１２】なお、上述の第１および第２の実施例にお
いて、テストモード指定信号Ｓ１〜Ｓ６およびＴＥ１〜
ＴＥ４は、テストモードセット時に擬似アドレス信号と
して、アドレス入力端子に入力された信号に応じて内部
タイミング発生回路１０８で発生されるものとする。

【０１１３】図９に、擬似アドレス信号と制御信号との
組合せの態様の一例を示す。たとえば、内部降圧電源電
圧を外部からモニタする場合、擬似アドレス信号
（Ａ₀、Ａ ₁、Ａ₂、Ａ₃、Ａ₄、Ａ₅、Ａ₆、Ａ₇、
Ａ₈）＝（０、０、０、０、／、／、／、／、／）（／
は任意）を与えると、内部タイミング発生回路１０８で
テストモード指定信号Ｓ１、Ｓ５および／ＴＥ２をＨレ
ベル信号としてそれぞれ供給する構成とすることであ
る。

【０１１４】図８および図１１により、内部タイミング
発生回路の動作のタイミングチャートの一例について説
明する。まず、内部タイミング発生回路１０８は、ＷＣ
ＢＲ（／ＷＥ・／ＣＡＳビフォア／ＲＡＳ）サイクルが
実行されることで、入力された擬似アドレス信号に応じ
た信号Ｓ１、Ｓ５を発生し、テストモードに入る。この
状態で通常どおり、／ＲＡＳ信号の立下がりで行アドレ
スを取込み、／ＣＡＳ信号の立下がりで列アドレスを取
込み、同時に入力データが取込まれ書込動作が行なわれ
る。このとき、制御信号Ｓ５がＨレベルとなることで、
ｉｎｔ．ＯＥ信号はＨレベル、つまり、／ＯＥ信号がＬ
レベル固定となっているので書込動作は正常に行なわれ
る。また、テストモード指定信号Ｓ１がＨレベルとなる
ことで、スイッチ回路Ｓ１がオン状態となり、出力イネ
ーブル端子／ＯＥにより、内部降圧電源電圧ｉｎｔ．Ｖ
_CCを測定することが可能である。

【０１１５】

【発明の効果】以上の説明のように本発明の半導体集積
回路装置は以下のような効果を奏する。

【０１１６】請求項１の発明によると、外部から供給さ
れる外部電源電圧により動作する半導体集積回路装置
は、外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、半導体集積回路装置の外部と
の信号の入出力のための外部端子と、テストモードを指
定する信号を発生する手段と、内部電圧発生手段の出力
と外部端子との間に設けられ、テストモード指定信号に
応じて同時に開閉される、直列接続されたｐチャネルＭ
ＯＳトランジスタとｎチャネルＭＯＳトランジスタとを
含むスイッチ手段とを備えているので、半導体集積回路
を動作させつつ、上記内部電源出力のモニタをすること
が可能である。

【０１１７】しかも、回路テスタによりテスト中に、上
記スイッチ回路がオン状態で、外部端子の電位が正へオ
ーバーシュートあるいは負へアンダーシュートしても、
その影響を内部回路に与えないことが可能である。した
がって、内部電源電圧の変動に伴う内部回路の特性変化
を安定かつ高い信頼性で試験することが可能である。

【０１１８】請求項２の発明によると、請求項１記載の
半導体集積回路装置においては、内部電圧発生手段の発
生する電位は、外部電源電圧と逆極性であり、そのスイ
ッチ手段の開状態では、ｐチャネルＭＯＳトランジスタ
のゲートが上記逆極性電位にバイアスされているので、
外部端子の電位がテスト中に正へオーバーシュートある
いは上記逆極性電位以下にアンダーシュートしてもその
影響を内部回路に与えないことが可能である。したがっ
て請求項１と同様な効果を奏することが可能である。

【０１１９】請求項３の発明によると、請求項１記載の
半導体集積回路装置は、ＤＲＡＭであって、その外部と
の信号を入出力する外部端子は、通常の動作において
は、他の信号入力に供されるものであるので、新たに外
部端子用の入力ピンを作製する必要なく、上記内部電源
電圧の測定を行なうことが可能である。かつ、請求項１
と同様の効果を奏する。

【０１２０】請求項４の発明によると、請求項３記載の
ＤＲＡＭの出力バッファと出力イネーブル入力端子と
は、テストモード信号に応答して、出力イネーブル入力
端子からの信号にかかわりなくデータ出力バッファを駆
動状態とする信号を出力する論理回路を介して接続して
いる。しかも、出力イネーブル入力端子と内部電源発生
手段の出力とは、テストモード指定信号に応じて同時に
開状態となる、直列接続されたｐチャネルＭＯＳトラン
ジスタとｎチャネルＭＯＳトランジスタとを含むスイッ
チ手段を介して接続している。

【０１２１】したがって、上記出力イネーブル入力端子
を外部端子として使用することで、外部端子電位のオー
バーシュート、アンダーシュートの影響を内部回路に与
えることなく、しかも、外部端子用の入力ピンを新たに
作製する必要なく、上記内部電源電圧の測定を行なうこ
とが可能であり、かつ請求項３と同様の効果を奏する。

【０１２２】請求項５の発明によると、請求項１記載の
半導体集積回路装置は、ＤＲＡＭであって、各スイッチ
手段や内部電源回路への外部からの制御信号は、テスト
モードセット時に、擬似アドレス入力信号として入力さ
れた信号に応じて、内部タイミング発生回路から供給さ
れるので、上記外部信号用の新たな入力ピンを作製する
ことなく、上記内部電源電圧の測定を行なうことが可能
であり、かつ請求項１と同様の効果を奏する。

【０１２３】請求項６の発明によると、外部から供給さ
れる外部電源電圧により動作する半導体集積回路装置
は、外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、半導体集積回路装置の外部か
ら任意の電圧を印加するための外部端子と、テストモー
ドを指定する信号を発生する手段と、前記テストモード
において内部電圧発生手段の動作を停止する手段と、内
部電圧発生手段の出力と外部端子との間に設けられ、テ
ストモード指定信号に応じて同時に開閉される、直列接
続されたｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタとを含むスイッチ手段とを備えている
ので、外部端子の電位が正にオーバーシュートするとｎ
チャネルＭＯＳトランジスタによりカットオフされ、負
にアンダーシュートするとｐチャネルＭＯＳトランジス
タでカットオフされることで、内部電源に上記オーバー
シュート、アンダーシュートの影響を与えることなく、
外部端子から内部電源電圧に相当する電圧を供給するこ
とができる。したがって、内部電源電圧変動に対する半
導体集積回路の動作マージンを的確に評価でき、ひいて
は、上記半導体集積回路装置の高信頼度化、高速化、低
消費電力化を図ることができる。

【０１２４】請求項７の発明によると、請求項６記載半
導体集積回路装置においては、内部電圧発生手段の発生
する電位は、外部電源電圧と逆極性であり、そのスイッ
チ手段が開状態では、ｐチャネルＭＯＳトランジスタの
ゲートが上記逆極性電位にバイアスされているので、外
部端子の電位がテスト中に正へオーバーシュートあるい
は上記逆極性電位以下にアンダーシュートしてもその影
響を内部回路に与えることなく、外部端子から内部電源
電圧に相当する電圧を供給することができ、請求項６と
同様の効果を奏する。

【０１２５】請求項８の発明によると、請求項６記載の
半導体集積回路装置は、ＤＲＡＭであって、その外部か
らの任意の電圧を入力する外部端子は、通常の動作にお
いては他の信号入力に供されるものであるので、新たに
外部端子用の入力ピンを作製する必要なく、上記内部電
源電圧に相当する任意の電圧を外部から供給することが
でき、請求項６と同様の効果を奏する。

【０１２６】請求項９の発明によると、請求項７記載の
ＤＲＡＭの出力バッファと出力イネーブル入力端子と
は、テストモード信号に応答して、出力イネーブル入力
端子からの信号にかかわりなくデータ出力バッファを駆
動状態とする信号を出力する論理回路を介して接続して
いる。しかも、出力イネーブル入力端子と内部電源発生
手段の出力とは、テストモード指定信号に応じて同時に
開状態となる、直列接続されたｐチャネルＭＯＳトラン
ジスタとｎチャネルＭＯＳトランジスタとを含むスイッ
チ手段を介して接続している。

【０１２７】したがって、上記出力イネーブル入力端子
を外部端子として使用することで、外部端子電位のオー
バーシュート、アンダーシュートの影響を内部回路に与
えることなく、しかも、外部端子用の入力ピンを新たに
作製する必要なく、上記内部電源電圧に相当する電圧を
外部から供給することが可能で、請求項８と同様の効果
を奏する。

【０１２８】請求項１０の発明である請求項６記載の半
導体集積回路装置は、ＤＲＡＭであって、そのテストモ
ード指定信号は以下のような信号である。つまりそのテ
ストモード指定信号は、テストモードセット時に入力さ
れる擬似アドレス入力信号に応じて内部タイミング発生
回路で発生され、各スイッチ手段および内部電圧発生手
段に供給されるので、上記テストモード指定信号用の新
たな入力ピンを作製することなく、上記内部電源電圧に
相当する電圧を外部から供給することができ、請求項６
と同様の効果を奏する。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるＤＲＡＭの概
略ブロック図である。

【図２】この発明の第１の実施例中のスイッチ回路の
構成を示す図である。

【図３】図１のトランジスタ部の断面構造を示す図で
ある。

【図４】この発明の第１の実施例中の１つの要部を示
す概略ブロック図である。

【図５】この発明の第１の実施例中の他の要部を示す
概略ブロック図である。

【図６】基板バイアス発生回路を示す概略ブロック図
である。

【図７】この発明の第１の実施例中のさらに他の要部
を示す概略ブロック図である。

【図８】この発明の第２の実施例によるＤＲＡＭの概
略ブロック図である。

【図９】図８中のスイッチ回路ＳＷ５の構成を示す図
である。

【図１０】この発明のアドレス信号と制御信号との組
合せを示す図である。

【図１１】この発明の第２の実施例のタイミングチャ
ート図である。

【図１２】従来のＤＲＡＭを示す概略ブロック図であ
る。

【図１３】従来のＤＲＡＭの読出動作のタイミングチ
ャート図である。

【図１４】従来のＤＲＡＭの書込動作のタイミングチ
ャート図である。

【図１５】従来のＤＲＡＭのメモリセル部の回路図で
ある。

【図１６】従来のＤＲＡＭの書込動作のタイミングチ
ャート図である。

【図１７】従来の内部電圧可変方法を示す図である。

【符号の説明】

１００ＤＲＡＭ回路、１０１メモリセル、１０２
行デコーダ回路、１０３列デコーダ回路、１０４セ
ンスアンプとＩ／Ｏ制御回路、１０５アドレスバッフ
ァ回路、１０６データ入力バッファ回路、１０７デ
ータ出力バッファ回路、１０８タイミング発生回路、
１０９電圧降圧回路、１１０基準電圧発生回路、１
１１セルプレート電圧発生回路、１１２ビット線プ
リチャージ電圧発生回路、１１３基板バイアス発生回
路、１１４外部端子、１１５出力イネーブル入力端
子、１１６インバータ、１１７ＮＯＲ回路、１１８
ＮＡＮＤ回路、２００リングオシレータ回路、３０
０ドライブ回路、４００負電位発生回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部電源電圧により
動作する半導体集積回路装置であって、前記外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、前記半導体集積回路装置の外部との信号の入出力のため
の外部端子と、テストモードを指定する信号を発生する手段と、前記内部電圧発生手段の出力と前記外部端子との間に設
けられ、前記テストモード指定信号に応じて同時に開閉
される、直列接続されたｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタとを含むスイッチ手段
とを備えた、半導体集積回路装置。
【請求項２】前記内部電圧発生手段の発生する電位
は、外部電源電位と逆極性であり、前記スイッチ手段が
開状態ではｐチャネルＭＯＳトランジスタのゲートが上
記逆極性電位にバイアスされている、請求項１記載の半
導体集積回路装置。
【請求項３】前記半導体集積回路装置は、ダイナミッ
ク型ＲＡＭであって、前記外部端子は、通常の動作にお
いては他の信号入力に供されるものである、請求項１記
載の半導体集積回路装置。
【請求項４】前記外部端子は、データ出力バッファに
駆動信号を供給する出力イネーブル入力端子であり、前記出力イネーブル入力端子からの信号を受ける第１の
入力と、前記テストモード指定信号を受ける第２の入力
と、データ出力バッファに駆動信号を与える出力とを有
し、前記テストモード信号に応答して、前記出力イネー
ブル入力端子からの信号をそのまま出力する第１の状態
と、前記出力イネーブル入力端子からの信号にかかわり
なくデータ出力バッファを駆動状態とする信号を出力す
る第２の状態とに切換わる２入力論理回路をさらに含
み、前記出力イネーブル入力端子と前記内部電圧発生手段の
出力とは、前記スイッチ手段を介して接続されている、
請求項３記載の半導体集積回路装置。
【請求項５】前記半導体集積回路装置は、ダイナミッ
ク型ＲＡＭであって、前記テストモード指定信号発生手
段は、テストモードセット時に擬似アドレス入力信号と
して入力された信号に応じて前記テストモード指定信号
を発生して各スイッチ手段に供給する内部タイミング発
生回路を含む、請求項１記載の半導体集積回路装置。
【請求項６】外部から供給される外部電源電圧により
動作する半導体集積回路装置であって、前記外部電源電圧を所定の内部電源電圧に変換して供給
する内部電圧発生手段と、前記半導体集積回路装置の外部から任意の電圧を印加す
るための外部端子と、テストモードを指定する信号を発生する手段と、前記テストモードにおいて前記内部電圧発生手段の動作
を停止する手段と、前記内部電圧発生手段の出力と前記外部端子との間に設
けられ、前記テストモード指定信号に応じて同時に開閉
される、直列接続されたｐチャネルＭＯＳトランジスタ
とｎチャネルＭＯＳトランジスタとを含むスイッチ手段
とを備えた、半導体集積回路装置。
【請求項７】前記内部電圧発生手段の発生する電位
は、外部電源電位と逆極性であり、前記スイッチが開状
態ではｐチャネルＭＯＳトランジスタのゲートが上記逆
極性電位にバイアスされている、請求項６記載の半導体
集積回路装置。
【請求項８】前記半導体集積回路装置は、ダイナミッ
ク型ＲＡＭであって、前記外部端子は、通常の動作にお
いては他の信号入力に供されるものである、請求項６記
載の半導体集積回路装置。
【請求項９】前記外部端子は、データ出力バッファに
駆動信号を供給する出力イネーブル入力端子であり、前記出力イネーブル入力端子からの信号を受ける第１の
入力と、前記テストモード指定信号を受ける第２の入力
と、データ出力バッファに駆動信号を与える出力とを有
し、前記テストモード信号に応答して、前記出力イネー
ブル入力端子からの信号をそのまま出力する第１の状態
と、前記出力イネーブル入力端子からの信号にかかわり
なくデータ出力バッファを駆動状態とする信号を出力す
る第２の状態とに切換わる２入力論理回路をさらに含
み、前記出力イネーブル入力端子と前記内部電圧発生手段の
出力とは、前記スイッチ手段を介して接続されている、
請求項８記載の半導体集積回路装置。
【請求項１０】前記半導体集積回路装置は、ダイナミ
ック型ＲＡＭであって、前記テストモード指定信号発生
手段は、テストモードセット時に擬似アドレス入力信号
として入力された信号に応じて前記テストモード指定信
号を発生して各スイッチ手段あるいは内部電圧発生手段
に供給する内部タイミング発生回路を含む、請求項６記
載の半導体集積回路装置。