JPH0810192Y2 - 半導体の実装構造 - Google Patents
半導体の実装構造Info
- Publication number
- JPH0810192Y2 JPH0810192Y2 JP1991085683U JP8568391U JPH0810192Y2 JP H0810192 Y2 JPH0810192 Y2 JP H0810192Y2 JP 1991085683 U JP1991085683 U JP 1991085683U JP 8568391 U JP8568391 U JP 8568391U JP H0810192 Y2 JPH0810192 Y2 JP H0810192Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- mounting structure
- wiring board
- film carrier
- tab
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000006073 displacement reaction Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 208000037063 Thinness Diseases 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、フィルムキャリヤ（Ｔ
ＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）を利用して、例えば半導体チップ等の電子部品を配
線基板上に実装する半導体の実装構造に関するものであ
る。
ＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）を利用して、例えば半導体チップ等の電子部品を配
線基板上に実装する半導体の実装構造に関するものであ
る。
【０００２】
【従来の技術】従来より、ＩＣやＬＳＩ等の半導体チッ
プの高性能化にともない、著しく高密度の実装技術が要
求されるようになって来た。そこで近年、ＩＣチップ等
の高密度多端子を有する半導体チップ等の電子部品を高
い信頼性で配線基板上に接続する技術として、フィルム
キャリヤ（ＴＡＢ）を利用して電子部品を印刷配線基板
上に高密度表面実装する実装技術が開発され実用される
ようになってきている。
プの高性能化にともない、著しく高密度の実装技術が要
求されるようになって来た。そこで近年、ＩＣチップ等
の高密度多端子を有する半導体チップ等の電子部品を高
い信頼性で配線基板上に接続する技術として、フィルム
キャリヤ（ＴＡＢ）を利用して電子部品を印刷配線基板
上に高密度表面実装する実装技術が開発され実用される
ようになってきている。
【０００３】
【考案が解決しようとする課題】しかしながら、上述し
た従来の実装技術において、複数個の半導体チップを基
板上に表面実装させた際には、当然ながらその複数個分
の面積を必要とすることになる。特に、例えば液晶パネ
ル・ＩＣカード・電卓等の比較的制限された一定の実装
面積内に半導体チップを実装した場合には、その実装で
きる半導体チップの個数が制限される（個数が少なくな
る）という問題があった。
た従来の実装技術において、複数個の半導体チップを基
板上に表面実装させた際には、当然ながらその複数個分
の面積を必要とすることになる。特に、例えば液晶パネ
ル・ＩＣカード・電卓等の比較的制限された一定の実装
面積内に半導体チップを実装した場合には、その実装で
きる半導体チップの個数が制限される（個数が少なくな
る）という問題があった。
【０００４】従って、本考案は上記した事情を考慮して
なされたもので、複数個の電子部品を配線基板上に表面
実装させた際の実装面積を小さくすることができ、言い
換えれば多数の電子部品を実装でき著しく高密度の表面
実装が可能となる半導体の実装構造を提供することを目
的とするものである。
なされたもので、複数個の電子部品を配線基板上に表面
実装させた際の実装面積を小さくすることができ、言い
換えれば多数の電子部品を実装でき著しく高密度の表面
実装が可能となる半導体の実装構造を提供することを目
的とするものである。
【０００５】
【課題を解決するための手段】本考案は上記した目的を
達成するために、半導体チップを搭載しフィルムキャリ
ヤにより形成されたＴＡＢパッケージを配線基板上に立
設するよう実装した半導体の実装構造において、両端の
接続部から屈曲して垂直に立上がる２つの折曲部を形成
して、側面視が略Ｍ字状を呈するように成した実装構造
であって、上記２つの折曲部の間の互いに背向いになる
位置に半導体チップをその厚み方向において重ならない
よう、上下に位置ずれを持たせて固定した構造である。
達成するために、半導体チップを搭載しフィルムキャリ
ヤにより形成されたＴＡＢパッケージを配線基板上に立
設するよう実装した半導体の実装構造において、両端の
接続部から屈曲して垂直に立上がる２つの折曲部を形成
して、側面視が略Ｍ字状を呈するように成した実装構造
であって、上記２つの折曲部の間の互いに背向いになる
位置に半導体チップをその厚み方向において重ならない
よう、上下に位置ずれを持たせて固定した構造である。
【０００６】
【実施例】以下、本考案に係る半導体の実装構造の好適
一実施例を図面に基づいて説明する。図１は本実施例に
おける半導体の実装構造の縦置状態を示す図であり、同
図（ａ）はその全体斜視図、同図（ｂ）はその側面図で
ある。図２は本実施例における半導体の実装構造の横置
状態を示す図であり、同図（ａ）はその全体斜視図、同
図（ｂ）はその側面図である。図３は半導体チップを複
数搭載したフィルムキャリア（ＴＡＢ）型半導体の構造
を示す平面図である。図４は半導体チップを単数搭載し
たフィルムキャリヤ（ＴＡＢ）型半導体の構造を示す平
面図である。
一実施例を図面に基づいて説明する。図１は本実施例に
おける半導体の実装構造の縦置状態を示す図であり、同
図（ａ）はその全体斜視図、同図（ｂ）はその側面図で
ある。図２は本実施例における半導体の実装構造の横置
状態を示す図であり、同図（ａ）はその全体斜視図、同
図（ｂ）はその側面図である。図３は半導体チップを複
数搭載したフィルムキャリア（ＴＡＢ）型半導体の構造
を示す平面図である。図４は半導体チップを単数搭載し
たフィルムキャリヤ（ＴＡＢ）型半導体の構造を示す平
面図である。
【０００７】まず、フィルムキャリヤ（ＴＡＢ）型半導
体の構造は図３に示す如く、搬送及び位置決め用スプロ
ケットホール（１１）と、半導体チップ（１）が入る開
孔部であるデバイスホール（１９）及びＯＬＢ用ホール
（２０）を有するポリイミド等の絶縁フィルム上に、銅
等の金属箔を接着し、金属箔をエッチング等により所望
の形状のリード（インナーリード（１５），アウターリ
ード（１６））と電気選別のためのパッド（１４）とを
形成してフィルムキャリヤテープ（１０）を製造する。
また、半導体チップ（１）の電極端子上に金属突起物で
あるバンプを形成する。
体の構造は図３に示す如く、搬送及び位置決め用スプロ
ケットホール（１１）と、半導体チップ（１）が入る開
孔部であるデバイスホール（１９）及びＯＬＢ用ホール
（２０）を有するポリイミド等の絶縁フィルム上に、銅
等の金属箔を接着し、金属箔をエッチング等により所望
の形状のリード（インナーリード（１５），アウターリ
ード（１６））と電気選別のためのパッド（１４）とを
形成してフィルムキャリヤテープ（１０）を製造する。
また、半導体チップ（１）の電極端子上に金属突起物で
あるバンプを形成する。
【０００８】次に、フィルムキャリヤテープ（１０）の
インナーリード（１５）と半導体チップ（１）のバンプ
とを熱圧着法又は共晶法等によりインナーリードボンデ
ィング（ＩＬＢ）し、フィルムキャリヤテープに装着さ
れた状態で電気選別用パッド（１４）上に接触子を接触
させて半導体チップ（１）の電気選別及びバイアス試験
を実施する。これにより、フィルムキャリヤ型半導体装
置が完成する。なお、信頼性向上及び機械的保護のた
め、樹脂をポッテングして樹脂封止を行っても良い。
インナーリード（１５）と半導体チップ（１）のバンプ
とを熱圧着法又は共晶法等によりインナーリードボンデ
ィング（ＩＬＢ）し、フィルムキャリヤテープに装着さ
れた状態で電気選別用パッド（１４）上に接触子を接触
させて半導体チップ（１）の電気選別及びバイアス試験
を実施する。これにより、フィルムキャリヤ型半導体装
置が完成する。なお、信頼性向上及び機械的保護のた
め、樹脂をポッテングして樹脂封止を行っても良い。
【０００９】そして、上記したフィルムキャリヤ型半導
体装置を配線基板（２）に実装するために、アウターリ
ード（１６）を所定の長さ（所定形状）に切断し、ＴＡ
Ｂパッケージ（５）を形成する。
体装置を配線基板（２）に実装するために、アウターリ
ード（１６）を所定の長さ（所定形状）に切断し、ＴＡ
Ｂパッケージ（５）を形成する。
【００１０】なお、本実施例では、上記ＴＡＢパッケー
ジ（５）の両端に配線基板（２）との接続部（４）
（４）が設けられており、更に、上記ＴＡＢパッケージ
（５）を折り曲げ可能とするために屈曲部（例えばスリ
ット）（３ａ）・（３ｂ）（３ｃ）が複数形成されてい
るものである。
ジ（５）の両端に配線基板（２）との接続部（４）
（４）が設けられており、更に、上記ＴＡＢパッケージ
（５）を折り曲げ可能とするために屈曲部（例えばスリ
ット）（３ａ）・（３ｂ）（３ｃ）が複数形成されてい
るものである。
【００１１】そして、本実施例では図１及び図２に示す
ように、上記の如く形成されたＴＡＢパッケージ（５）
を配線基板（２）上に立設する状態で実装するものであ
り、まず、ＴＡＢパッケージ（５）の中央の屈曲部（３
ａ）部分で半導体チップ（１）（１）が互いに背向いに
なるよう２つ折りにし、そして両端の屈曲部（３ｃ）
（３ｃ）部分で接続部（４）（４）が互いに離反する方
向へ略９０°屈曲したものである。例えば、接続部
（４）（４）の面積が少なく高さ方向（基板（２）に対
し垂直方向）に余裕のある場合には縦置状態（図１の
（ａ）及び（ｂ））とし、あるいは、高さに余裕のない
場合には途中の屈曲部（３ｂ）（３ｂ）の部分で更に横
方向（基板（２）に対し水平方向）に折り曲げて、他の
半導体チップ部品（８）の上方に重ねて高さを低くした
横置状態（図２の（ａ）及び（ｂ））に構成するもので
ある。
ように、上記の如く形成されたＴＡＢパッケージ（５）
を配線基板（２）上に立設する状態で実装するものであ
り、まず、ＴＡＢパッケージ（５）の中央の屈曲部（３
ａ）部分で半導体チップ（１）（１）が互いに背向いに
なるよう２つ折りにし、そして両端の屈曲部（３ｃ）
（３ｃ）部分で接続部（４）（４）が互いに離反する方
向へ略９０°屈曲したものである。例えば、接続部
（４）（４）の面積が少なく高さ方向（基板（２）に対
し垂直方向）に余裕のある場合には縦置状態（図１の
（ａ）及び（ｂ））とし、あるいは、高さに余裕のない
場合には途中の屈曲部（３ｂ）（３ｂ）の部分で更に横
方向（基板（２）に対し水平方向）に折り曲げて、他の
半導体チップ部品（８）の上方に重ねて高さを低くした
横置状態（図２の（ａ）及び（ｂ））に構成するもので
ある。
【００１２】なお、アウターリード（１６）を配線基板
（２）の導電パターンにアウターリードボンディング
（ＯＬＢ）する工程はＩＬＢ工程と同様に加圧ツールに
より、リードを加圧加熱して実施するもので、接合は熱
圧着法又は共晶法又は半田を使用したろう付け等により
実施される。
（２）の導電パターンにアウターリードボンディング
（ＯＬＢ）する工程はＩＬＢ工程と同様に加圧ツールに
より、リードを加圧加熱して実施するもので、接合は熱
圧着法又は共晶法又は半田を使用したろう付け等により
実施される。
【００１３】以上、本考案の好適一実施例について詳細
に説明したが、本考案はこれに限定されるものではな
く、本考案の範囲を逸脱することなく種々の修正が可能
であることは明白である。
に説明したが、本考案はこれに限定されるものではな
く、本考案の範囲を逸脱することなく種々の修正が可能
であることは明白である。
【００１４】例えば、屈曲部（３ａ）・（３ｂ）・（３
ｃ）は本実施例のようなスリット形状に限らず、凹み，
ミシン目，薄み等、ＴＡＢパッケージ（５）の屈曲を可
能にする種々の構造に置き換えることができる。また、
例えば図５に示す如く、ＴＡＢパッケージ（５ｂ）に搭
載する半導体チップ（１）（１）を、中心位置よりずら
して互いに異なる配置に形成し、アコーディオン式に折
り曲げて実装することにより、厚さ寸法（Ｈ）がより一
層薄くできる利点がある。また、上述した実施例では、
ＴＡＢパッケージ（５）に半導体チップ（１）を２個搭
載した例で説明したが、これに限らず、２個以上（複
数）搭載できることは勿論のこと、例えば図４に示すＴ
ＡＢパッケージ（５ａ）の如く、１個（単数）搭載して
も良いことは言うまでもない。この場合には、特にピン
数の多い半導体チップ（１）において、左右にパターン
を振り分けることにより接続部のピッチを広げることが
できる。なお、これら図４及び図５のＴＡＢパッケージ
（５ａ）及び（５ｂ）において、符号は前述した実施例
と同一のため、ここでの説明は省略した。
ｃ）は本実施例のようなスリット形状に限らず、凹み，
ミシン目，薄み等、ＴＡＢパッケージ（５）の屈曲を可
能にする種々の構造に置き換えることができる。また、
例えば図５に示す如く、ＴＡＢパッケージ（５ｂ）に搭
載する半導体チップ（１）（１）を、中心位置よりずら
して互いに異なる配置に形成し、アコーディオン式に折
り曲げて実装することにより、厚さ寸法（Ｈ）がより一
層薄くできる利点がある。また、上述した実施例では、
ＴＡＢパッケージ（５）に半導体チップ（１）を２個搭
載した例で説明したが、これに限らず、２個以上（複
数）搭載できることは勿論のこと、例えば図４に示すＴ
ＡＢパッケージ（５ａ）の如く、１個（単数）搭載して
も良いことは言うまでもない。この場合には、特にピン
数の多い半導体チップ（１）において、左右にパターン
を振り分けることにより接続部のピッチを広げることが
できる。なお、これら図４及び図５のＴＡＢパッケージ
（５ａ）及び（５ｂ）において、符号は前述した実施例
と同一のため、ここでの説明は省略した。
【００１５】以上の如く本実施例によれば、半導体チッ
プ（１）を搭載しフィルムキャリヤにより形成されたＴ
ＡＢパッケージ（５）を配線基板（２）上に立設するよ
う実装したことにより、複数個の半導体チップ（１）を
配線基板（２）上に表面実装させた際の実装面積を小さ
くすることができ、言い換えれば多数の半導体チップ
（１）を実装することができ、著しく高密度の表面実装
が可能となる。更に、上記ＴＡＢパッケージ（５）の両
端に配線基板（２）との接続部（４）（４）が設けられ
ていることにより、接続部の面積を少く構成することが
できると共に、立設したＴＡＢパッケージ（５）を安定
して支持することができる利点がある。更に、上記ＴＡ
Ｂパッケージ（５）に屈曲部（３ｂ）等を設け屈曲可能
に構成したことにより、基板（２）に対し縦置状態（図
１参照）に限らず横置状態（図２参照）にもすることが
可能となり、高さを低く構成することができる利点があ
る。
プ（１）を搭載しフィルムキャリヤにより形成されたＴ
ＡＢパッケージ（５）を配線基板（２）上に立設するよ
う実装したことにより、複数個の半導体チップ（１）を
配線基板（２）上に表面実装させた際の実装面積を小さ
くすることができ、言い換えれば多数の半導体チップ
（１）を実装することができ、著しく高密度の表面実装
が可能となる。更に、上記ＴＡＢパッケージ（５）の両
端に配線基板（２）との接続部（４）（４）が設けられ
ていることにより、接続部の面積を少く構成することが
できると共に、立設したＴＡＢパッケージ（５）を安定
して支持することができる利点がある。更に、上記ＴＡ
Ｂパッケージ（５）に屈曲部（３ｂ）等を設け屈曲可能
に構成したことにより、基板（２）に対し縦置状態（図
１参照）に限らず横置状態（図２参照）にもすることが
可能となり、高さを低く構成することができる利点があ
る。
【００１６】以上詳細に説明したように本考案によれ
ば、配線基板上に多数の電子部品を実装することがで
き、著しく高密度の表面実装が可能になり、略Ｍ字状の
２つの折曲部の間に半導体チップを固定しても、該チッ
プの厚み方向においては重ならないので、チップの発熱
が高温度となってしまうことが避けられる。
ば、配線基板上に多数の電子部品を実装することがで
き、著しく高密度の表面実装が可能になり、略Ｍ字状の
２つの折曲部の間に半導体チップを固定しても、該チッ
プの厚み方向においては重ならないので、チップの発熱
が高温度となってしまうことが避けられる。
【図１】 本考案に係る半導体の実装構造の縦置状態を
示す図。
示す図。
【図２】 本考案に係る半導体の実装構造の横置状態を
示す図。
示す図。
【図３】 半導体チップを複数搭載したフィルムキャリ
ヤ（ＴＡＢ）型半導体の構造を示す平面図。
ヤ（ＴＡＢ）型半導体の構造を示す平面図。
【図４】 半導体チップを単数搭載したフィルムキャリ
ア（ＴＡＢ）型半導体の構造を示す平面図。
ア（ＴＡＢ）型半導体の構造を示す平面図。
【図５】 本考案に係る半導体の実装構造の他の一例を
示す図。
示す図。
（１） 半導体チップ （２） 配線基板 （３ａ）（３ｂ）（３ｃ） 屈曲部 （４） 接続部 （５）（５ａ）（５ｂ） ＴＡＢパッケージ
Claims (1)
- 【請求項１】半導体チップを搭載しフィルムキャリヤに
より形成されたＴＡＢパッケージを配線基板上に立設す
るよう実装した半導体の実装構造において、両端の接続
部から屈曲して垂直に立上がる２つの折曲部を形成し
て、側面視が略Ｍ字状を呈するように成した実装構造で
あって、上記２つの折曲部の間の互いに背向かいになる
位置に、半導体チップをその厚み方向において重ならな
いよう、上下に位置ずれを持たせて固定したことを特徴
とする半導体の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991085683U JPH0810192Y2 (ja) | 1991-10-22 | 1991-10-22 | 半導体の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991085683U JPH0810192Y2 (ja) | 1991-10-22 | 1991-10-22 | 半導体の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0538880U JPH0538880U (ja) | 1993-05-25 |
| JPH0810192Y2 true JPH0810192Y2 (ja) | 1996-03-27 |
Family
ID=13865649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991085683U Expired - Lifetime JPH0810192Y2 (ja) | 1991-10-22 | 1991-10-22 | 半導体の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810192Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879032B2 (en) * | 2003-07-18 | 2005-04-12 | Agilent Technologies, Inc. | Folded flex circuit interconnect having a grid array interface |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121449A (ja) * | 1984-11-19 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉチツプ実装構造及び実装方法 |
| JPS6211295A (ja) * | 1985-05-11 | 1987-01-20 | 沖電気工業株式会社 | 電子部品の実装方法 |
| JPS62195156A (ja) * | 1986-02-21 | 1987-08-27 | Fuji Electric Co Ltd | 半導体チツプの実装方法 |
-
1991
- 1991-10-22 JP JP1991085683U patent/JPH0810192Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0538880U (ja) | 1993-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568363A (en) | Surface mount components and semifinished products thereof | |
| EP1156705B1 (en) | Wiring board, semiconductor device and method of producing, testing and packaging the same, and circuit board and electronic equipment | |
| JP2716012B2 (ja) | 半導体パッケージ及びその実装方法 | |
| JP3640155B2 (ja) | 可撓性配線基板、フィルムキャリア、テープ状半導体装置、半導体装置、回路基板並びに電子機器 | |
| JP2889407B2 (ja) | 垂直半導体相互接続方法及び構成体 | |
| JPH0513504A (ja) | 垂直半導体相互接続方法及び構成体 | |
| KR100549409B1 (ko) | 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 | |
| JPH0810192Y2 (ja) | 半導体の実装構造 | |
| JPH113955A (ja) | 半導体チップ搭載ボード | |
| JP2507564B2 (ja) | マルチチップ半導体装置とその製造方法 | |
| JPH04262590A (ja) | フレキシブル配線板 | |
| JPH04341896A (ja) | 半導体装置及びメモリーカード | |
| JPH0751794Y2 (ja) | 半導体の実装構造 | |
| JP2655118B2 (ja) | 半導体装置 | |
| KR100235107B1 (ko) | 탭 패키지 | |
| JP2504969Y2 (ja) | 半導体の実装構造 | |
| JPH03248543A (ja) | フィルムキャリアテープ | |
| JP2925376B2 (ja) | 回路基板 | |
| JP2885285B1 (ja) | 集積回路パッケージ | |
| US20050253234A1 (en) | Semiconductor package and method of fabricating the same | |
| JPH02138766A (ja) | 電子部品のパツケージ構造 | |
| KR19980056452U (ko) | 고미세형 집적회로의 방열 장치 | |
| JPH1140605A (ja) | テープキャリアパッケージ | |
| JP2606673B2 (ja) | 実装体 | |
| JPS6352497A (ja) | 配線基板 |