JPH0795231A - Ｌａｎ間接続装置 - Google Patents

Abstract

(57)【要約】 【目的】中継すべきパケットの中継開始を早められるよ
うにする。 【構成】ＬＡＮ１０からの受信パケットを順次ＦＩＦＯ
メモリ４２-1に保持させると共にＤＡ保持用レジスタ４
５にシフト入力させ、ＤＡを受信し終えるとシフト動作
を停止させて、その際のレジスタ４５の内容（ＤＡ）に
対応したＦＡＴメモリ４３内エントリから、アドレス学
習で登録されたアドレス情報を読出す。このアドレス情
報中の端末アドレスがＤＡと一致し、且つアドレス情報
中のＬＡＮポートアドレスがＬＡＮ１０のＬＡＮポート
アドレスと一致しないことがパケット中継指示回路５０
により検出されると、パケット中継制御回路５５は、ア
ドレス情報中のＬＡＮポートアドレスの示す送信側ＬＡ
Ｎポートが使用中でなければ、ＦＩＦＯメモリ４２-1に
入力されているパケットを当該ＬＡＮポートへ中継する
ために、ＦＩＦＯメモリ４２-1と送信先選択用のスイッ
チ網５３を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＡＮ（ローカルエ
リアネットワーク）とＬＡＮを中継するＬＡＮ間接続装
置に係り、特にＬＡＮ上のアドレスであるＭＡＣ（メデ
ィアアクセスコントロール）アドレスを学習してパケッ
トを中継するブリッジ装置に関する。

【０００２】

【従来の技術】従来、ＭＡＣアドレス学習方式のＬＡＮ
間接続装置（ブリッジ装置）では、ＬＡＮからのパケッ
トを全部受信し、その受信パケットのうち同一ＬＡＮ上
のノードを宛先とするパケットについては（中継は不要
であり、中継するとその不要パケットのために中継先の
ＬＡＮの伝送効率が悪くなる、または、そのパケットが
永久に流れ続けるために）中継せずに廃棄するという動
作を、制御プログラムに従ってマイクロプロセッサで行
うのが一般的であった。

【０００３】このように、ＬＡＮからのパケットの中継
／廃棄の判断を全てマイクロプロセッサのプログラム処
理で行う従来のＬＡＮ間接続装置では、同一ＬＡＮ内で
の通信が多い場合には、本来の中継動作よりもパケット
廃棄のための処理に多大な時間を要し、高速のマイクロ
プロセッサを使用しても性能向上を図ることは困難であ
った。

【０００４】また、従来のＬＡＮ間接続装置では、ＬＡ
Ｎから受信したパケットをバッファメモリに蓄え、同パ
ケットを中継する場合には、バッファ内に１パケット正
常に受信し終えてから、中継先のＬＡＮへの送信を開始
していた。このため、通信しあう端末間では、ＬＡＮ間
接続装置がない場合に比べ、パケットの伝達に時間がか
かり、端末間の通信性能は同一ＬＡＮ上での通信に比べ
ると著しく低下してしまう状況にあった。

【０００５】一方、近年は、特願平３−５３２２号に示
されるように、中継が不要なパケット（同一ＬＡＮ内の
通信パケット）については外部のハードウェアにより受
信されないように制御し、マイクロプロセッサの負荷を
下げて、より高性能な動作が可能なＬＡＮ間接続装置も
提案されてきている。

【０００６】しかし、特願平３−５３２２号には、パケ
ット廃棄の判断技術をパケット中継の判断技術に応用可
能なことは示唆しているものの、パケット中継の高速化
については何も開示しておらず、したがってパケット中
継の高速化の実現が要求されていた。

【０００７】

【発明が解決しようとする課題】上記したように従来の
ＬＡＮ間接続装置では、ＬＡＮからの受信パケットを中
継する場合は、１パケット正常に受信し終えてから、中
継先のＬＡＮへの送信を開始していたため、パケット中
継に時間がかかり、端末間での通信性能が同一ＬＡＮ上
での通信に比べて著しく低下するという問題があった。

【０００８】この発明は上記事情を考慮してなされたも
のでその目的は、中継すべきパケットの中継開始を早く
することができ、もって端末間での実効転送性能の向上
が図れるＬＡＮ間接続装置を提供することにある。

【０００９】

【課題を解決するための手段】この発明のＬＡＮ間接続
装置は、端末アドレスおよびＬＡＮポートアドレスを含
むアドレス情報を登録するための複数のエントリを有す
るテーブルメモリと、各ＬＡＮ毎に設けられた受信用の
先入れ先出しメモリと、この各ＬＡＮ毎の受信用先入れ
先出しメモリの出力を、それぞれ他のＬＡＮのポートに
選択的に接続するためのスイッチ網とを備える他、各Ｌ
ＡＮ毎に、以下の各回路を備えたことを特徴とする。

【００１０】この各回路は、対応ＬＡＮからの受信パケ
ット中の送信元アドレスである端末アドレスおよび同Ｌ
ＡＮのポートアドレスを含むアドレス情報を、当該送信
元アドレスを圧縮して生成されたテーブルメモリアドレ
スの指定するテーブルメモリ内エントリに登録するアド
レス学習回路と、対応ＬＡＮからの受信パケット中の宛
先アドレスを圧縮用データ（例えば生成多項式）により
圧縮して対応する（ＣＲＣ符号を）テーブルメモリのア
ドレス（として）を生成するテーブルメモリアドレス生
成回路と、対応テーブルメモリアドレス生成回路によっ
て生成されたテーブルメモリアドレスの指定に応じてテ
ーブルメモリから読出されたアドレス情報中の端末アド
レスと対応ＬＡＮからの受信パケット中の宛先アドレス
とを比較する第１の比較回路と、上記アドレス情報中の
ＬＡＮポートアドレスと対応ＬＡＮのポートアドレスと
を比較する第２の比較回路と、対応第１および第２の比
較回路の各一致検出結果をもとに、対応ＬＡＮからの受
信パケットの廃棄を指示するパケット廃棄指示回路と、
対応第１の比較回路の一致検出結果および対応第２の比
較回路の不一致検出結果をもとに、対応ＬＡＮからの受
信パケットの中継を指示するパケット中継指示回路と、
対応パケット中継指示回路からのパケット中継指示およ
び上記アドレス情報中のＬＡＮポートアドレスをもと
に、対応先入れ先出しメモリおよびスイッチ網を制御す
るパケット中継制御回路である。

【００１１】また、この発明は、ＬＡＮからの受信パケ
ット中の宛先アドレスがマルチキャストアドレスの場合
には、パケット中継指示回路が第１および第２の比較回
路の各検出結果に無関係に受信パケットの中継を指示
し、この中継指示が出された際には、テーブルメモリか
らの出力内容に無関係に、パケット中継制御回路が、他
の全てのＬＡＮポートへの送信を開始させるために対応
する先入れ先出しメモリおよびスイッチ網を制御するよ
うにしたことをも特徴とする。

【００１２】

【作用】上記の構成において、テーブルメモリには、各
ＬＡＮからの受信パケット中の送信元アドレス（端末ア
ドレス）および同ＬＡＮのポートアドレスを含むアドレ
ス情報が、各ＬＡＮ毎に設けられたアドレス学習回路に
より登録される。

【００１３】さて、ＬＡＮからのパケット受信時に、受
信パケット中の宛先アドレスが切り出されると、その宛
先アドレスをもとに、テーブルメモリアドレス生成回路
によりテーブルメモリアドレスが生成され、そのテーブ
ルメモリアドレスの指定に応じて、テーブルメモリから
アドレス情報が読出される。このアドレス情報中の端末
アドレスは、上記切り出された宛先アドレスと第１の比
較回路により比較され、アドレス情報中のＬＡＮポート
アドレスは、対応ＬＡＮに固有のポートアドレスと第２
の比較回路により比較される。

【００１４】第１および第２の比較回路によりいずれも
一致が検出された場合には、同一ＬＡＮ上の通信であり
中継不要として、パケット廃棄指示回路からパケット廃
棄指示が出されて、受信中のパケットが廃棄される。

【００１５】また、第１の比較回路により一致が検出さ
れ、第２の比較回路により不一致が検出された場合に
は、中継が必要であるものとして、パケット中継指示回
路からパケット中継指示が出される。

【００１６】パケット中継制御回路は、このパケット中
継指示を受けて、上記テーブルメモリから読出されたア
ドレス情報中のＬＡＮポートアドレスの示すＬＡＮポー
トへ、対応ＬＡＮから受信されて対応先入れ先出しメモ
リに入力されているパケットを中継できるように、同メ
モリとスイッチ網を制御する。

【００１７】この結果、１パケットの受信完了以前で
も、中継すべき送信側ＬＡＮポートへの送信を開始する
ことが可能となる。なお、パケット中継指示が出された
際に、中継すべき送信側ＬＡＮポートが使用中の場合も
あり得る。

【００１８】そこで、パケット中継制御回路に、中継す
べき送信側ＬＡＮポートが使用可能か否かをチェックす
る機能を持たせ、パケット中継指示が出された際に同ポ
ートが使用中であるならば、同ポートが使用可能となる
のを待って送信を開始させるようにすることも可能であ
る。

【００１９】また、受信パケット中の宛先アドレスがマ
ルチキャストアドレスの場合には、第１および第２の比
較回路の各検出結果に無関係にパケット中継指示回路か
らパケット中継指示が出される。このように受信パケッ
ト中の宛先アドレスがマルチキャストアドレスの場合に
は、パケット中継制御回路は、パケット中継指示回路か
らパケット中継指示を受けると、他の全てのＬＡＮポー
トへ中継できるように、テーブルメモリからの出力内容
に無関係に対応する先入れ先出しメモリおよびスイッチ
網を制御する。

【００２０】このように、宛先アドレスがマルチキャス
トアドレスであるマルチキャストフレームの受信時に
は、テーブルメモリからの出力内容に無関係にスイッチ
網が制御されて、当該マルチキャストフレーム（対応Ｌ
ＡＮから受信されて対応先入れ先出しメモリに入力され
ているパケット）を速やかに他の全てのＬＡＮポートへ
中継できるため、即ちテーブルメモリの検索を行わなく
ても同報送信が行えるため、個別送信の場合に比べて一
層高速な中継処理が可能となる。

【００２１】

【実施例】図１はこの発明の一実施例に係るＬＡＮ間接
続装置の特定ＬＡＮ側の接続インタフェース部分を中心
とする構成を示すブロック図、図２は図１のＬＡＮ間接
続装置によって３つのＬＡＮが接続されたＬＡＮシステ
ムのブロック構成図である。

【００２２】図２において、１０，２０，３０はＬＡ
Ｎ、４０はＬＡＮ１０，２０，３０間を接続し、このＬ
ＡＮ１０，２０，３０間でパケットを中継するＬＡＮ間
接続装置（ブリッジ装置）である。本実施例においてＬ
ＡＮ１０，２０，３０はバス型ＬＡＮである。１１，１
２，１３…はＬＡＮ１０に接続されたノード（端末）、
２１，２２，２３…はＬＡＮ２０に接続されたノード
（端末）、３１，３２，３３…はＬＡＮ３０に接続され
たノード（端末）である。

【００２３】図１のＬＡＮ間接続装置４０において、４
１はＬＡＮ１０に対応したＬＡＮポートアドレスを保持
しているＬＡＮポートアドレス設定回路、４２-1は受信
用の例えば１ビット幅のＦＩＦＯメモリ（先入れ先出し
メモリ）である。ＦＩＦＯメモリ４２-1は、ＬＡＮ１０
からのシリアル受信データを、少なくとも、後述するパ
ケット中継指示回路５０により当該パケットを中継する
か否かが決定されるまでの間保持するのに用いられる。
そのため、ＦＩＦＯメモリ４２-1は、パケット先頭デー
タ受信時から当該パケットを中継するか否かが決定され
るまでの間に受信されるシリアルデータを保持するだけ
のサイズがあればよい。但し本実施例におけるＦＩＦＯ
メモリ４２-1のサイズは、パケット中継決定時に送信側
ＬＡＮポートが使用中のために中継待ちとなる場合があ
り得ることを考慮して、１パケット分としている。ＦＩ
ＦＯメモリ４２-1の出力動作は、パケット中継制御回路
５５からの中継開始信号Ｓ１に応じて開始される。

【００２４】４２-2，４２-3はＬＡＮ２０，３０からの
シリアル受信データを保持するための、ＦＩＦＯメモリ
４２-1と同様のＦＩＦＯメモリである。このＦＩＦＯメ
モリ４２-2，４２-3の出力動作は、ＬＡＮ間接続装置４
０におけるＬＡＮ２０，３０側の接続インタフェース部
分に設けられた（パケット中継制御回路５５と同様の）
パケット中継制御回路からの中継開始信号Ｓ２，Ｓ３に
応じて開始される。

【００２５】４３は端末アドレスおよびＬＡＮポートア
ドレスを含むアドレス情報を登録するための複数のエン
トリを有するアドレステーブルメモリ（以下、ＦＡＴメ
モリと称する）である。このＦＡＴメモリ４３のアドレ
ス（エントリアドレス）は、そのエントリに登録される
アドレス情報中の端末アドレスに対応するもので、本実
施例では端末アドレスおよび或る生成多項式をもとに生
成されるＣＲＣ（Cyclic Redundancy Check ）符号が用
いられる。

【００２６】図３はＦＡＴメモリ４３に登録されるアド
レス情報のフォーマットを示す。このアドレス情報は、
図から明らかなように、４８ビットの端末アドレス（ノ
ードアドレス、ＭＡＣアドレス）、この端末アドレスで
示される端末が接続されているＬＡＮを特定するための
ＬＡＮポートアドレス、および当該アドレス情報が有効
であるか否かを示す有効／無効ビット（以下、Ｖビット
と称する）を持つ。

【００２７】再び図１を参照すると、４４はＬＡＮ１０
から受信したパケットに含まれている４８ビットの端末
アドレス（宛先アドレスＤＡまたは送信元アドレスＳ
Ａ）を圧縮してＦＡＴメモリ４３のアドレス（ＦＡＴメ
モリ４３内エントリアドレス）を生成するためのＦＡＴ
メモリアドレス生成回路である。本実施例においてＦＡ
Ｔメモリアドレス生成回路４４はＣＲＣ回路であり、４
８ビットの端末アドレスおよび後述するマイクロプロセ
ッサ５６によって設定される生成多項式（圧縮用デー
タ）をもとに、４８ビットアドレスに対応するＣＲＣ符
号を、４８ビットアドレスを圧縮したＦＡＴメモリアド
レスとして生成する。

【００２８】４５はＬＡＮ１０から受信したパケットに
含まれている４８ビットの宛先アドレスＤＡをシリアル
入力して保持するための４８ビットのＤＡ保持用レジス
タ（シフトレジスタ）、４６はＬＡＮポートアドレス比
較回路、４７は端末アドレス比較回路である。

【００２９】ＬＡＮポートアドレス比較回路４６は、Ｌ
ＡＮポートアドレス設定回路４１に設定されているＬＡ
Ｎポートアドレス（ＬＡＮ１０のポートアドレス）と、
（ＦＡＴメモリアドレス生成回路４４により生成された
ＦＡＴメモリアドレスの指定に応じて）ＦＡＴメモリ４
３から読出されたアドレス情報中のＬＡＮポートアドレ
スとを比較する。一方、端末アドレス比較回路４７は、
ＤＡ保持用レジスタ４５に保持された宛先アドレスＤＡ
と、（ＦＡＴメモリアドレス生成回路４４により生成さ
れたＦＡＴメモリアドレスの指定に応じて）ＦＡＴメモ
リ４３から読出されたアドレス情報中の端末アドレスと
を比較する。

【００３０】端末アドレス比較回路４７は、ＤＡ保持用
レジスタ４５に保持された宛先アドレスＤＡがアドレス
学習回路５７によって学習された端末アドレスに一致す
ることを検出するのに用いられる。一方、ＬＡＮポート
アドレス比較回路４６は、ＤＡ保持用レジスタ４５に保
持された宛先アドレスＤＡを端末アドレスとして持つ端
末が、送信元端末と同じＬＡＮ（ＬＡＮ１０）に接続さ
れている（ＬＡＮポートアドレス一致）か否か（ＬＡＮ
ポートアドレス不一致）を検出するのに用いられる。

【００３１】４８は比較回路４６，４７の両比較結果お
よびＦＡＴメモリ４３からのアドレス情報中のＶビット
を入力し、比較回路４６，４７によっていずれも一致が
検出され、且つＶビットが有効表示状態（オン状態）に
ある場合に、パケット廃棄を指示するパケット廃棄信号
４９を後述するＬＡＮコントローラ５２に出力するパケ
ット廃棄指示回路、５０はパケット中継指示回路であ
る。このパケット中継指示回路５０は、比較回路４６，
４７の両比較結果およびＦＡＴメモリ４３からのアドレ
ス情報中のＶビットを入力し、比較回路４６によって不
一致が、比較回路４７によって一致が検出され、且つＶ
ビットが有効表示状態（オン状態）にある場合に、パケ
ット中継を指示するパケット中継信号５１を出力する。
パケット廃棄指示回路４８およびパケット中継指示回路
５０は、例えばＡＮＤゲートにより構成されている。

【００３２】５２はＬＡＮコントローラである。このＬ
ＡＮコントローラ５２は、ＬＡＮ１０との間のパケット
送受信制御を司るもので、シリアル／パラレル変換機能
等を有する。

【００３３】５３はＬＡＮ１０，２０，３０のうちの受
信側となるＬＡＮポートと送信側となるＬＡＮポートと
を接続するためのスイッチ網である。スイッチ網５３
は、ＬＡＮ１０，２０，３０に対応したＦＩＦＯメモリ
４２-1，４２-2，４２-3の出力を、それぞれ他のＬＡＮ
のポートに選択的に接続することにより、ＦＩＦＯメモ
リ４２-1，４２-2，４２-3からの出力データをＦＡＴメ
モリ４３から読出されたアドレス情報中のＬＡＮポート
アドレスの指定するＬＡＮポートに中継するのに用いら
れる。

【００３４】５４はＦＡＴメモリ４３から読出されたア
ドレス情報中のＬＡＮポートアドレスをデコードするデ
コーダである。このデコーダ５４は、ＬＡＮ２０を特定
するＬＡＮポートアドレスの場合にはＬＡＮポート選択
信号５４２を、そしてＬＡＮ３０を特定するＬＡＮポー
トアドレスの場合にはＬＡＮポート選択信号５４３を、
それぞれ出力する。

【００３５】５５はＦＩＦＯメモリ４２-1およびスイッ
チ網５３を制御してＬＡＮ１０からの受信パケットをＬ
ＡＮ２０またはＬＡＮ３０に中継させるパケット中継制
御回路である。このパケット中継制御回路５５は、ＡＮ
Ｄゲート５５２，５５３およびＯＲゲート５５４からな
る。

【００３６】ＡＮＤゲート５５２は、パケット中継指示
回路５０からのパケット中継信号５１、デコーダ５４か
らのＬＡＮポート選択信号５４２、およびＬＡＮ間接続
装置４０におけるＬＡＮ２０側の接続インタフェース部
分に設けられた（ＬＡＮ２０との間のパケット送受信制
御を司る）ＬＡＮコントローラ（図示せず）からのレデ
ィ信号ＲＥＡＤＹ２がいずれも有効であることを検出す
るためのものである。ＡＮＤゲート５５３は、パケット
中継指示回路５０からのパケット中継信号５１、デコー
ダ５４からのＬＡＮポート選択信号５４３、およびＬＡ
Ｎ間接続装置４０におけるＬＡＮ３０側の接続インタフ
ェース部分に設けられた（ＬＡＮ３０との間のパケット
送受信制御を司る）ＬＡＮコントローラ（図示せず）か
らのレディ信号ＲＥＡＤＹ３がいずれも有効であること
を検出するためのものである。ＡＮＤゲート５５２，５
５３の出力は、スイッチ網５３を制御して、ＦＩＦＯメ
モリ４２-1の出力をＬＡＮ２０，３０のＬＡＮポートに
選択的に接続するのに用いられる。

【００３７】ＯＲゲート５５４は、ＡＮＤゲート５５
２，５５３の出力のいずれかが有効であることを検出す
るためのものである。ＯＲゲート５５４の出力は、ＦＩ
ＦＯメモリ４２-1からのデータ出力開始を指示する中継
開始信号Ｓ１として用いられる。

【００３８】５６はＬＡＮ間接続装置４０全体の制御を
司るマイクロプロセッサである。このマイクロプロセッ
サ５６は、ＦＡＴメモリ４３中の重複状態が発生してい
る場合には、ＦＡＴメモリアドレス生成回路４４で使用
する生成多項式（圧縮用データ）を書換え、ＦＡＴメモ
リ４３の利用効率を最適化するようになっている。

【００３９】５７はアドレス学習回路である。このアド
レス学習回路５７は、ＬＡＮ１０から受信したパケット
の送信元アドレスＳＡをもとにＬＡＮ１０に接続されて
いるノード（端末）のアドレスを学習するアドレス学習
機能を持つ。

【００４０】なお、ＬＡＮ間接続装置４０には、ＦＩＦ
Ｏメモリ４２-1と同様のＦＩＦＯメモリ４２-2，４２-3
の他にも、上記したＬＡＮポートアドレス設定回路４
１、ＦＡＴメモリアドレス生成回路４４、ＤＡ保持用レ
ジスタ４５、比較回路４６，４７、パケット廃棄指示回
路４８、パケット中継指示回路５０、ＬＡＮコントロー
ラ５２、デコーダ５４、およびパケット中継制御回路５
５と同様の構成要素がＬＡＮ２０，３０との接続インタ
フェース部分に設けられているが、図１では省略されて
いる。これに対して、ＦＡＴメモリ４３、スイッチ網５
３およびマイクロプロセッサ５６については、各ＬＡＮ
１０，２０，３０側の接続インタフェース部分で共用さ
れている。

【００４１】次に、この発明の一実施例の動作を説明す
る。ＬＡＮ間接続装置４０は、マイクロプロセッサ５６
により制御されている。このマイクロプロセッサ５６
は、初期化時には、ＦＡＴメモリ４３の各エントリの内
容を全て無効状態に設定する。これは、ＦＡＴメモリ４
３の各エントリのＶビットをオフすることにより実現さ
れる。

【００４２】次にマイクロプロセッサ５６は、ＬＡＮコ
ントローラ５２を全受信モードにセットアップし、ブリ
ッジとして動作を開始する。これにより、ＬＡＮ１０か
ら送信されて本ＬＡＮ間接続装置４０のシリアルインタ
フェース（図示せず）により入力されたシリアルの送信
パケットは、最初はＬＡＮコントローラ５２により全て
受信される。このＬＡＮコントローラ５２によって受信
されたＬＡＮ１０からのパケットは図示せぬバッファに
一時格納され、ＬＡＮ２０，３０側のＬＡＮコントロー
ラによってＬＡＮ２０，３０に中継される。

【００４３】さて、全受信モードにおいてアドレス学習
回路５７は、ＬＡＮコントローラ５２が受信したパケッ
トをバッファに格納している間に、その受信パケット中
の４８ビット送信元アドレスＳＡを端末アドレスとして
抽出する。

【００４４】次にアドレス学習回路５７は、この抽出し
た４８ビット端末アドレス（送信元アドレスＳＡ）をＦ
ＡＴメモリアドレス生成回路４４に与え、同アドレス
を、或る生成多項式を用いて圧縮させることにより、Ｆ
ＡＴメモリアドレス（書込みアドレス）を生成させる。

【００４５】そしてアドレス学習回路５７は、ＦＡＴメ
モリアドレス生成回路４４の生成したＦＡＴメモリアド
レスの指定するＦＡＴメモリ４３内エントリに、ＬＡＮ
ポートアドレス、端末アドレスおよびＶビットを含むア
ドレス情報を書き込む動作を行う。このＦＡＴメモリ４
３に書き込まれるアドレス情報中のＬＡＮポートアドレ
スは、ＬＡＮポートアドレス設定回路４１に設定されて
いるＬＡＮ１０を示す値であり、端末アドレスは上記抽
出した送信元アドレスＳＡであり、Ｖビットはオン
（“１”）である。

【００４６】以上が、アドレス学習回路５７によるアド
レス学習である。このようなアドレス学習が行われた後
は、ＬＡＮ１０から受信したパケットのうち、アドレス
学習によりＦＡＴメモリ４３に登録された端末アドレス
と同一の値の宛先アドレスＤＡを持つパケットについて
は、詳細を後述するように、パケット廃棄指示回路４８
からＬＡＮコントローラ５２に対してパケット廃棄信号
４９が出力されるため、ＬＡＮコントローラ５２により
受信されなくなる。

【００４７】なお、アドレス学習回路５７によるアドレ
ス学習は定常的に行われ、ＦＡＴメモリ４３に登録され
ていない送信元アドレスＳＡを持つパケットをＬＡＮ１
０から受信した場合には、そのアドレスＳＡを端末アド
レスとして含むアドレス情報がＦＡＴメモリ４３に登録
される。

【００４８】以下、アドレス学習後の動作の詳細を説明
する。まず、ＬＡＮ１０からの送信パケットは、図示せ
ぬシリアルインタフェースを介して受信され、そのシリ
アル受信データ（受信パケット）は、図１に示すＦＩＦ
Ｏメモリ４２-1、ＤＡ保持用レジスタ４５、ＬＡＮコン
トローラ５２およびアドレス学習回路５７に導かれる。
これにより、シリアル受信データはその先頭から順に１
ビットのデータ幅のＦＩＦＯメモリ４２-1に入力保持さ
れると共に、４８ビットのＤＡ保持用レジスタ４５に１
ビットずつシフト入力される。また、シリアル受信デー
タは、ＬＡＮコントローラ５２により受信されてパラレ
ルデータに変換されて図示せぬバッファに順次格納され
る。なお、ＦＩＦＯメモリ４２-1およびバッファの内容
は、１受信パケットの入力保持動作の開始に際してクリ
アされるようになっている。

【００４９】一方、ＬＡＮ１０の接続インタフェース部
分に設けられた図示せぬ宛先アドレス検出回路（ＤＡ検
出回路）は、予め定められたパケットフォーマットに従
い、シリアルインタフェースを介して受信されたシリア
ル受信データ（受信パケット）から４８ビットの宛先ア
ドレスＤＡを検出する動作を行う。この検出回路は、宛
先アドレスＤＡの最終ビットを検出すると、ＤＡの受信
が終わったものとして、その旨をＬＡＮ１０の接続イン
タフェース部分に設けられたタイミング生成回路（図示
せず）に通知する。

【００５０】タイミング生成回路は、このＤＡ検出のタ
イミングに応じて、ＤＡ保持用レジスタ４５のシフト動
作の停止を指示する。同時にタイミング生成回路は、図
示せぬアクセス調停回路に対してＦＡＴメモリ４３への
アクセスについての調停を依頼する。このアクセス要求
の調停が必要な理由は次の通りである。即ち、ＬＡＮ間
接続装置４０には、ＬＡＮ２０，３０の接続インタフェ
ース部分にも、ＬＡＮ１０の接続インタフェース部分に
設けられた上記のタイミング生成回路と同様のタイミン
グ生成回路が設けられており、これら各タイミング生成
回路がマイクロプロセッサ５６と共にＦＡＴメモリ４３
をアクセスするためである。

【００５１】さて、ＬＡＮ１０の接続インタフェース部
分に設けられたタイミング生成回路は、アクセス調停回
路によりＦＡＴメモリ４３へのアクセスが許可される
と、ＤＡ保持用レジスタ４５の保持内容（宛先アドレス
ＤＡ）に対応したＦＡＴメモリアドレスの生成指示をＦ
ＡＴメモリアドレス生成回路４４に、アドレス情報読出
しのためのメモリアクセス信号をＦＡＴメモリ４３に、
比較動作指示を比較回路４６，４７に、それぞれ与え
る。

【００５２】ＤＡ保持用レジスタ４５のシフト動作は、
タイミング生成回路からのシフト動作停止指示のタイミ
ングで停止される。このときＤＡ保持用レジスタ４５に
は、受信パケット中の４８ビットの宛先アドレスＤＡが
保持されていることになる。

【００５３】ＦＡＴメモリアドレス生成回路４４は、こ
のＤＡ保持用レジスタ４５に保持された宛先アドレスＤ
Ａを、タイミング生成回路からのアドレス生成開始指示
タイミングで、（マイクロプロセッサ５６により予め設
定されている）或る圧縮用データ（生成多項式）により
圧縮してＦＡＴメモリアドレスを生成する。ここでは、
４８ビットの宛先アドレスＤＡのＣＲＣ符号（８〜１６
ビット程度）がＦＡＴメモリアドレスとして生成され
る。

【００５４】さて、ＦＡＴメモリアドレス生成回路４４
によって生成されたＦＡＴメモリアドレスはＦＡＴメモ
リ４３に供給される。これにより、ＦＡＴメモリアドレ
ス生成回路４４からのアドレスで指定されるＦＡＴメモ
リ４３内エントリが、タイミング生成回路からのメモリ
アクセスタイミングでアクセスされ、同エントリに登録
されているアドレス情報が読出される。

【００５５】ＦＡＴメモリ４３から読出されたアドレス
情報中の端末アドレスは、ＤＡ保持用レジスタ４５に保
持された宛先アドレスＤＡと共に端末アドレス比較回路
４７に供給される。比較回路４７は、タイミング生成回
路からの比較動作指示に応じて上記の両アドレスを比較
し、一致の有無を示す比較結果を出力する。

【００５６】また、ＦＡＴメモリ４３から読出されたア
ドレス情報中のＬＡＮポートアドレスは、ＬＡＮポート
アドレス設定回路４１に設定されている（ＬＡＮ１０を
示す）ＬＡＮポートアドレスと共にＬＡＮポートアドレ
ス比較回路４６に供給される。比較回路４６は、タイミ
ング生成回路からの比較動作指示に応じて上記の両アド
レスを比較し、一致／不一致を示す比較結果を出力す
る。

【００５７】比較回路４６，４７の一致検出の有無を示
す比較結果は、パケット廃棄指示回路４８に供給され
る。このパケット廃棄指示回路４８には、ＦＡＴメモリ
４３から読出されたアドレス情報中のＶビットも供給さ
れる。

【００５８】パケット廃棄指示回路４８は、比較器４
６，４７の比較結果がいずれも一致を示し、且つＶビッ
トがオン（“１”）の場合に限り、有効なパケット廃棄
信号４９を出力する。即ちパケット廃棄指示回路４８
は、Ｖビットがオン（ＦＡＴメモリ４３から読出したア
ドレス情報が有効）で、ＤＡ保持用レジスタ４５の内容
（ＬＡＮ１０からの受信パケット中の宛先アドレスＤ
Ａ）がＦＡＴメモリ４３から読出された端末アドレス
（先に学習したノードのアドレス）に一致し、且つＬＡ
Ｎポートアドレスも一致した場合には、同一ＬＡＮ１０
上の通信であり、中継は不要であるものとして、パケッ
ト廃棄信号４９を出力する。

【００５９】また、比較回路４６の不一致検出の有無を
示す比較結果および比較回路４７の一致検出の有無を示
す比較結果は、パケット中継指示回路５０に供給され
る。このパケット中継指示回路５０には、ＦＡＴメモリ
４３から読出されたアドレス情報中のＶビットも供給さ
れる。

【００６０】パケット中継指示回路５０は、比較回路４
６の比較結果が不一致を示すと共に比較回路４７の比較
結果が一致を示し、且つＶビットがオンの場合に限り、
論理“１”の有効なパケット中継信号５１を出力する。
即ちパケット中継指示回路５０は、Ｖビットがオン（Ｆ
ＡＴメモリ４３から読出したアドレス情報が有効）で、
ＤＡ保持用レジスタ４５の内容（ＬＡＮ１０からの受信
パケット中の宛先アドレスＤＡ）がＦＡＴメモリ４３か
ら読出された端末アドレスに一致し、且つＬＡＮポート
アドレスが異なる場合には、ＬＡＮ１０上の端末から他
のＬＡＮ（ここではＬＡＮ２０または３０）上の端末へ
の通信であり、中継が必要であるものとして、パケット
中継信号５１を出力する。

【００６１】さて、パケット廃棄指示回路４８からのパ
ケット廃棄信号４９はＬＡＮコントローラ５２に供給さ
れる。ＬＡＮコントローラ５２は、パケット廃棄指示回
路４８からのパケット廃棄信号４９が有効な場合、その
時点で受信中のパケットの受信を止め、次の受信（また
は送信）に備える。この時点においてＦＩＦＯメモリ４
２-1および図示せぬバッファには受信途中のデータが残
されている。しかし、当該ＦＩＦＯメモリ４２-1および
バッファは、次にＬＡＮ１０からパケットを受信した際
にクリアされるため、何ら問題とはならない。勿論、パ
ケット廃棄信号４９に応じてＦＩＦＯメモリ４２-1およ
びバッファをクリアすることも可能である。

【００６２】一方、パケット中継指示回路５０からのパ
ケット中継信号５１はパケット中継制御回路５５に供給
されて、同制御回路５５内のＡＮＤゲート５５２，５５
３に共通に入力される。ＡＮＤゲート５５２には、デコ
ーダ５４からのＬＡＮポート選択信号５４２およびＬＡ
Ｎ２０側のＬＡＮコントローラからのレディ信号ＲＥＡ
ＤＹ２も入力され、ＡＮＤゲート５５３には、デコーダ
５４からのＬＡＮポート選択信号５４３およびＬＡＮ３
０側のＬＡＮコントローラからのレディ信号ＲＥＡＤＹ
３も入力される。ＬＡＮポート選択信号５４２，５４３
は、ＦＡＴメモリ４３から読出された（アドレス情報中
の）ＬＡＮポートアドレスがＬＡＮ２０，３０を示して
いる場合に有効（“１”）となる。また、レディ信号Ｒ
ＥＡＤＹ２，ＲＥＡＤＹ３は、ＬＡＮ２０，３０のポー
トが使用可能状態（レディ状態）にある場合に有効
（“１”）となり、使用中（ビジー状態）の場合には無
効（“０”）となる。

【００６３】ＡＮＤゲート５５２は、パケット中継指示
回路５０からのパケット中継信号５１、デコーダ５４か
らのＬＡＮポート選択信号５４２、ＬＡＮ２０側のＬＡ
Ｎコントローラからのレディ信号ＲＥＡＤＹ２がいずれ
も有効（“１”）である場合、ＦＩＦＯメモリ４２-1の
出力をＬＡＮ２０のＬＡＮポートに接続させるための論
理“１”の信号をスイッチ網５３に出力する。

【００６４】一方、ＡＮＤゲート５５３は、パケット中
継指示回路５０からのパケット中継信号５１、デコーダ
５４からのＬＡＮポート選択信号５４３、ＬＡＮ３０側
のＬＡＮコントローラからのレディ信号ＲＥＡＤＹ３が
いずれも有効（“１”）である場合、ＦＩＦＯメモリ４
２-1の出力をＬＡＮ３０のＬＡＮポートに接続させるた
めの論理“１”の信号をスイッチ網５３に出力する。

【００６５】ＡＮＤゲート５５２，５５３からの両出力
信号はＯＲゲート５５４に入力される。ＯＲゲート５５
４は、ＡＮＤゲート５５２，５５３の出力信号のいずれ
かが“１”の場合、有効な中継開始信号Ｓ１をＦＩＦＯ
メモリ４２-1に出力する。

【００６６】さて、スイッチ網５３は、ＡＮＤゲート５
５２またはＡＮＤゲート５５３から論理“１”の信号が
出力されると、ＦＩＦＯメモリ４２-1の出力をＬＡＮ２
０またはＬＡＮ３０のＬＡＮポートに選択的に接続する
スイッチ動作を行う。

【００６７】このとき、ＦＩＦＯメモリ４２-1には、パ
ケット中継制御回路５５内のＯＲゲート５５４から有効
な中継開始信号Ｓ１が与えられる。するとＦＩＦＯメモ
リ４２-1は、シリアルインタフェースを介して受信され
たＬＡＮ１０からのシリアル受信データ（受信パケッ
ト）を順次入力保持する動作を継続しながら、その入力
保持したデータを入力順に順次出力する動作を行う。

【００６８】これにより、ＦＩＦＯメモリ４２-1から入
力順に出力されたシリアル受信データは、スイッチ網５
３を介して、（ＦＡＴメモリ４３から読出されたアドレ
ス情報中のＬＡＮポートアドレスで示される送信側の）
ＬＡＮ２０またはＬＡＮ３０のＬＡＮポートに中継され
る。

【００６９】以上のように、図１に示す構成のＬＡＮ間
接続装置４０によれば、ＬＡＮ１０から送信されたパケ
ットをシリアルインタフェースを介して受信した後、パ
ケット中継指示回路５０によりパケット中継信号５１が
生成され、更にパケット中継制御回路５５により中継開
始信号Ｓ１が生成されるまでの遅れ時間（この時間を中
継手続処理時間と称する）のみで、シリアルインタフェ
ースを介して受信されたＬＡＮ１０からのパケット（シ
リアル受信データ）を、そのまま１ビット幅のＦＩＦＯ
メモリ４２-1、スイッチ網５３を通して、送信側のＬＡ
Ｎポートへ中継する動作を開始することができる。特
に、パケット中継指示回路５０によりパケット中継信号
５１が生成された時点で、即ちパケット中継が判別され
た時点で、送信側のＬＡＮポートが使用可能な場合に
は、直ちに中継動作を開始できるため、異なるＬＡＮに
接続された端末間の通信であっても、同一ＬＡＮ通信に
近い性能が実現できる。また、ＬＡＮコントローラ５２
により受信されてシリアル／パラレル変換が行われ（て
バッファメモリに格納され）たデータを中継するのでは
なく、シリアルのパケット（シリアル受信データ）を、
そのまま１ビット幅のＦＩＦＯメモリ４２-1、スイッチ
網５３を通して中継できるため、パケット中継に必要な
信号線数も少なくて済む。

【００７０】このＬＡＮ間接続装置４０におけるパケッ
ト受信からパケット中継までの時間的な関係の概略を、
ＬＡＮ２０上の端末（ノード）２１を宛先とし、ＬＡＮ
１０上の端末（ノード）２２を送信元とするパケットの
中継を例に、従来のＬＡＮ間接続装置におけるパケット
中継と対比させ図４に示す。なお、図４（ａ）はＬＡＮ
間接続装置４０におけるパケット中継の様子を、図４
（ｂ）は従来のＬＡＮ間接続装置におけるパケット中継
の様子を示す。

【００７１】図中、ｔ１はパケット中継を決定するため
の処理（中継手続処理）に要する時間（中継手続処理時
間）、ｔ２はパケット先頭データ受信時からパケット最
終データを中継し終えるまでの時間（総転送時間）を示
す。

【００７２】また、ＤＡ（２１）は宛先アドレスＤＡが
端末（ノード）２１の端末アドレスであり、ＳＡ（１
１）は送信元アドレスＳＡが端末（ノード）１１の端末
アドレスであることを示す。

【００７３】図から明らかなように、図４（ｂ）に示す
従来装置では、１パケット受信完了後に中継手続処理が
行われ、その処理結果に応じてパケット中継が開始され
る。これに対して、図４（ａ）に示す本実施例装置４０
では、１パケット中のＤＡ受信開始時より中継手続処理
が行われ、その処理結果に応じて１パケット受信完了以
前でもパケット中継が開始される。

【００７４】以上は、パケット中継指示回路５０からパ
ケット中継信号５１が出力された際に、送信側ＬＡＮポ
ートが使用可能状態（レディ状態）にある場合である。
これに対して、送信側ＬＡＮポートが使用中（ビジー状
態）のために使用不可能な場合には、送信側ＬＡＮポー
トが使用可能状態となるまで、パケット中継制御回路５
５内のＡＮＤゲート５５２または５５３からの論理
“１”信号の出力と、ＯＲゲート５５４からの中継開始
信号Ｓ１の出力は待たされる。

【００７５】なお、前記実施例では、ＦＡＴメモリアド
レス生成回路４４がＣＲＣ回路で構成され、ＣＲＣ符号
生成用の生成多項式を用いて宛先アドレスＤＡまたは送
信元アドレスＳＡを圧縮してＦＡＴメモリアドレスを生
成するものとして説明したが、圧縮用データを用いてＤ
Ａを圧縮する回路であれば、ＣＲＣ回路に限るものでは
ない。

【００７６】また、前記実施例では、ＬＡＮ１０，２
０，３０からのシリアル受信データを、少なくとも、当
該パケットを中継するか否かが決定されるまでの間保持
するのに、１ビット幅のＦＩＦＯメモリ４２-1〜４２-3
を用いた場合について説明したが、複数ビット幅のＦＩ
ＦＯメモリを用いることも可能である。この場合、例え
ばＬＡＮ１０からのシリアル受信データであれば、ＬＡ
Ｎコントローラ５２により受信されてシリアル／パラレ
ル変換されるため、その変換後のパラレルデータを複数
ビット幅のＦＩＦＯメモリに順次入力保持させればよ
い。但し、この方式では、スイッチ網５３を含め、信号
線数が著しく増加する。また、ＦＩＦＯメモリに代え
て、入出力が同時に行えるデュアルポートのバッファメ
モリを用いることも可能である。

【００７７】更に、前記実施例では、ＬＡＮ１０からの
受信パケットの廃棄並びに中継制御について説明した
が、既に述べたように、図１と同様の構成をＬＡＮ２
０，３０の接続インタフェース部分にも設けることによ
り（但し、ＦＡＴメモリ４３、スイッチ網５３およびマ
イクロプロセッサ５６はＬＡＮ１０側の接続インタフェ
ース部分と共用可）、ＬＡＮ２０，３０側からの受信パ
ケットについても同様の廃棄並びに中継制御を行うこと
ができる。また、バス型ＬＡＮ同士を接続するＬＡＮ間
接続装置に実施した場合について説明したが、リング型
ＬＡＮ同士など同種のＬＡＮ間を接続するＬＡＮ間接続
装置にも同様に適用可能である。

【００７８】更に、前記実施例では、ＬＡＮ１０からの
受信パケット中の宛先アドレスが個別アドレスである場
合について説明したが、同実施例における中継制御を、
宛先アドレスがマルチキャストアドレスである場合、即
ちＬＡＮ間接続装置に接続されている他の全てのＬＡＮ
に対して中継する必要のあるパケット（マルチキャスト
フレーム）を受信した場合の中継制御に応用することも
できる。このような応用例について、図５を参照して説
明する。

【００７９】図５は、前記実施例におけるＬＡＮ間接続
装置４０に代えて用いられるＬＡＮ間接続装置４００の
特定ＬＡＮ（１０）側の接続インタフェース部分を中心
とする構成を示すブロック図である。なお、図１と同一
部分には同一符号を付して説明を省略する。

【００８０】この図５に示すＬＡＮ間接続装置４００
は、前記実施例におけるＬＡＮ間接続装置４０の持つ中
継制御機能に加えて、宛先アドレスがマルチキャストア
ドレスである場合に、ＦＩＦＯメモリに入力保持されて
いる受信パケット（マルチキャストフレーム）を、ＦＡ
Ｔメモリ４３の出力に無関係に、スイッチ網５３を介し
て他の全てのＬＡＮ（のＬＡＮポート）に同時に中継す
るための中継制御機能を有している。

【００８１】図５に示すＬＡＮ間接続装置４００と前記
実施例におけるＬＡＮ間接続装置４０（第１図参照）と
の構成上の相違点は、ＬＡＮ間接続装置４００には、Ｌ
ＡＮ間接続装置４０が持つパケット中継指示回路５０お
よびデコーダ５４に代えて、パケット中継指示回路５０
０およびデコーダ５４０が設けられていることである。

【００８２】パケット中継指示回路５００は、図１中の
パケット中継指示回路５０と同様に、比較回路４６によ
って不一致が、比較回路４７によって一致が検出され、
且つＦＡＴメモリ４３からのアドレス情報中のＶビット
が有効表示状態（オン状態）にある場合に有効なパケッ
ト中継信号５１を出力する他、ＤＡ保持用レジスタ４５
に保持された宛先アドレスＤＡ（４８ビット）がマルチ
キャストアドレスの場合にも当該有効なパケット中継信
号５１を出力するようになっている。

【００８３】通常、宛先アドレスＤＡ（宛先端末を示す
端末アドレス）の所定ビット（例えば最下位ビット）は
マルチキャスト指定ビットとなっており、同ビットが
“１”であるか否かにより、マルチキャストアドレスで
あるか否かが指定されるようになっている。そこで、パ
ケット中継指示回路５０においては、比較回路４６の不
一致検出結果、比較回路４７の一致検出結果およびＦＡ
Ｔメモリ４３からのアドレス情報中のＶビットの他に、
ＤＡ保持用レジスタ４５に保持された宛先アドレスＤＡ
中のマルチキャスト指定ビットを入力し、同ビットが
“１”の場合には、比較回路４６の不一致検出結果、比
較回路４７の一致検出結果およびＦＡＴメモリ４３から
のアドレス情報中のＶビットに無関係に、有効なパケッ
ト中継信号５１を出力するように構成されている。

【００８４】次にデコーダ５４０は、図１中のデコーダ
５４と同様に、ＦＡＴメモリ４３からのアドレス情報中
のＬＡＮポートアドレスをデコードして、同アドレスが
ＬＡＮ２０を特定している場合にはＬＡＮポート選択信
号５４２を、ＬＡＮ３０を特定している場合にはＬＡＮ
ポート選択信号５４３を出力する他、ＤＡ保持用レジス
タ４５に保持された宛先アドレスＤＡ中のマルチキャス
ト指定ビットが“１”の場合には、無条件に２つのＬＡ
Ｎポート選択信号５４２，５４３を出力するように構成
されている。

【００８５】このようなパケット中継指示回路５００お
よびデコーダ５４０を含む図５のＬＡＮ間接続装置４０
０におけるマルチキャストフレームの受信時の動作は、
次の通りとなる。

【００８６】まずＬＡＮ１０を介してマルチキャストフ
レームが送信されたものとする。このＬＡＮ１０からの
マルチキャストフレームは、ＬＡＮ間接続装置４００内
の図示せぬシリアルインタフェースを介して受信され、
そのシリアル受信データはその先頭から順に１ビットず
つＦＩＦＯメモリ４２-1に入力保持されると共に、ＤＡ
保持用レジスタ４５に１ビットずつシフト入力される。
このシリアル受信データはまたＬＡＮコントローラ５２
およびアドレス学習回路５７にも導かれる。ＬＡＮコン
トローラ５２に導かれたシリアル受信データは、前記実
施例でも述べたように、同コントローラ５２にてパラレ
ルデータに変換されて、同コントローラ５２内のバッフ
ァに順次格納される。

【００８７】そして、ＤＡ保持用レジスタ４５に、ＬＡ
Ｎ１０からのマルチキャストフレームの宛先アドレスＤ
Ａ（マルチキャストアドレス）が保持されると、同アド
レスＤＡ中の論理“１”のマルチキャスト指定ビットに
応じて、直ちにパケット中継指示回路５００から有効な
パケット中継信号５１が出力されると共に、デコーダ５
４０から２つのＬＡＮポート選択信号５４２，５４３が
出力される。

【００８８】このとき、ＬＡＮ２０，３０のポートが使
用可能状態（レディ状態）にあり、したがってレディ信
号ＲＥＡＤＹ２，ＲＥＡＤＹ３が“１”であるならば、
パケット中継制御回路５５内のＡＮＤゲート５５２，５
５３は、ＦＩＦＯメモリ４２-1の出力をＬＡＮ２０，３
０の各ＬＡＮポートに接続させるための論理“１”の信
号をスイッチ網５３に出力する。またパケット中継制御
回路５５内のＯＲゲート５５４は、有効な中継開始信号
Ｓ１をＦＩＦＯメモリ４２-1に出力する。

【００８９】スイッチ網５３は、上記のようにパケット
中継制御回路５５内の２つのＡＮＤゲート５５２，５５
３から論理“１”の信号が出力されると、ＦＩＦＯメモ
リ４２-1の出力をＬＡＮ２０，３０の各ＬＡＮポートに
同時に接続するスイッチ動作を行う。

【００９０】即ちスイッチ網５３は、前記実施例で述べ
たように、パケット中継制御回路５５内のＡＮＤゲート
５５２または５５３から論理“１”の信号が出力された
場合に、ＦＩＦＯメモリ４２-1の出力をＬＡＮ２０また
は３０のＬＡＮポートに接続して、ＦＩＦＯメモリ４２
-1からの出力データをＦＡＴメモリ４３からのアドレス
情報中のＬＡＮポートアドレスの指定するＬＡＮポート
へ中継するのに用いられる他、本実施例のように当該Ａ
ＮＤゲート５５２，５５３の両方から論理“１”の信号
が出力された場合には、ＦＩＦＯメモリ４２-1の出力を
ＬＡＮ２０および３０の各ＬＡＮポートに接続して、Ｆ
ＩＦＯメモリ４２-1からの出力データ（ここではマルチ
キャストフレーム）を、ＬＡＮ２０および３０の各ＬＡ
Ｎポートに中継（同報送信）するのにも用いられる。

【００９１】さて、スイッチ網５３がＦＩＦＯメモリ４
２-1の出力をＬＡＮ２０，３０の各ＬＡＮポートに同時
に接続するスイッチ動作を行った時点において、ＦＩＦ
Ｏメモリ４２-1には、パケット中継制御回路５５内のＯ
Ｒゲート５５４から有効な中継開始信号Ｓ１が与えられ
ているため、当該ＦＩＦＯメモリ４２-1は、シリアルイ
ンタフェースを介して受信されたＬＡＮ１０からのシリ
アル受信データ（ここではマルチキャストフレーム）を
順次入力保持する動作を継続しながら、その入力保持し
たデータを入力順に順次出力する動作を行う。

【００９２】これにより、ＦＩＦＯメモリ４２-1から入
力順に出力されたシリアル受信データ（マルチキャスト
フレーム）は、スイッチ網５３を介して、ＬＡＮ１０以
外の全てのＬＡＮ、即ちＬＡＮ２０およびＬＡＮ３０の
各ＬＡＮポートに同時に中継される。

【００９３】このように、図５のＬＡＮ間接続装置４０
０では、ＬＡＮ１０を介してマルチキャストフレームが
送信された場合、同フレームの宛先アドレスＤＡ（マル
チキャストアドレス）がＤＡ保持用レジスタ４５に保持
された時点で、直ちにＦＩＦＯメモリ４２-1およびスイ
ッチ網５３が制御されて、ＦＩＦＯメモリ４２-1に入力
保持されているシリアル受信データ（マルチキャストフ
レーム）がスイッチ網５３を介して他のＬＡＮ２０およ
びＬＡＮ３０の各ＬＡＮポートに同時に中継される。

【００９４】このため、マルチキャストフレームの受信
開始時より実際に中継が開始されるまでに要する遅れ時
間は、前記実施例で述べたように、ＤＡ保持用レジスタ
４５に宛先アドレスＤＡが保持された時点で、同アドレ
スＤＡをもとにＦＡＴメモリアドレス生成回路４４にて
ＦＡＴメモリアドレスを生成してＦＡＴメモリ４３内エ
ントリをアクセスすることで当該エントリからアドレス
情報を読出し、そのアドレス情報をもとにパケット中継
が必要か否かの決定とパケット中継が必要ならばその中
継先の決定を行った後に、その中継先への中継を開始す
るという、通常のフレームの場合における遅れ時間（図
４（ａ）に示した時間ｔ１）より、一層短縮される。

【００９５】なお、従来の（ＬＡＮ１０からの）マルチ
キャストフレームの中継は、ＬＡＮコントローラ（５
２）で１フレーム（パケット）を正常に受信し終えた後
に、マイクロプロセッサ（５６）がマルチキャストフレ
ームの受信完了を確認することで、他の全てのＬＡＮ
（２０，３０）のＬＡＮポートに対応するＬＡＮコント
ローラを起動して、受信側のＬＡＮコントローラ（５
２）で受信されているフレームを、これらのＬＡＮ（２
０，３０）のＬＡＮポートに送出させるというように、
やはり従来の図４（ｂ）に示した通常のフレームの中継
と同様の、受信処理→受信完了→中継手続処理→送信処
理の手順が必要であった。

【００９６】さて、本実施例では、ＬＡＮコントローラ
５２のバッファ内に受信されたマルチキャストフレーム
は、同報送信には用いられないことから、同コントロー
ラ５２からの受信完了通知に応じてマイクロプロセッサ
５６の指示により廃棄されるようになっている。しか
し、この廃棄指示を、パケット中継指示回路５００から
の中継指示と同様にして、ＤＡ保持用レジスタ４５に保
持された宛先アドレスＤＡ中のマルチキャスト指定ビッ
トに応じて（パケット廃棄指示回路４８に相当する）パ
ケット廃棄指示回路から出すようにすることも可能であ
る。この場合、マイクロプロセッサ５６の負荷を軽減す
ることができる。この方式を適用する場合には、ＦＩＦ
Ｏメモリ４２-1が、前記実施例同様に、ＬＡＮ１０から
の新たなパケットの受信開始に際してクリアされるよう
になっていることが好ましい。これに対し、ＦＩＦＯメ
モリ４２-1がパケット廃棄信号４９に応じてクリアされ
る構成とすることは、同メモリ４２-1に入力保持されて
いるマルチキャストフレームが消失されるため許されな
い。

【００９７】

【発明の効果】以上詳述したようにこの発明によれば、
各ＬＡＮから受信したパケット中の送信元アドレス（端
末アドレス）に基づくアドレス学習により、端末アドレ
ス（送信元アドレス）、当該端末アドレスで示される端
末（ノード）が接続されるＬＡＮのＬＡＮポートアドレ
スを含むアドレス情報を、当該端末アドレスに対応した
テーブルメモリ内エントリに登録しておき、このアドレ
ス学習後にＬＡＮからパケットを受信した場合に、受信
中のパケットを先頭から順に先入れ先出しメモリに入力
保持させる一方、このパケットから切り出した宛先アド
レスに対応するテーブルメモリ内エントリに登録されて
いるアドレス情報を読出し、当該アドレス情報中の端末
アドレスが受信パケット中の宛先アドレスと一致し、且
つ当該アドレス情報中のＬＡＮポートアドレスが受信側
のＬＡＮのＬＡＮポートアドレスと一致しない場合に
は、パケット中継が必要であると決定し、先入れ先出し
メモリに入力されているパケットを当該アドレス情報中
のＬＡＮポートアドレスの示すＬＡＮポートへ中継する
ために、上記先入れ先出しメモリと送信先（中継先）選
択用のスイッチ網を制御する構成としたので、中継が必
要なパケットを、そのパケットの受信完了以前に、宛先
ＬＡＮのＬＡＮポートへ中継開始することができるよう
になり、ＬＡＮ間接続装置を使用しても、同一ＬＡＮ内
通信に近い性能を実現できる。

【００９８】また、１ビット幅の先入先出しメモリを適
用した場合には、ＬＡＮから受信したシリアルデータを
そのまま先頭から当該先入れ先出しメモリに入力保持さ
せて、スイッチ網を通して宛先へ中継できるため、信号
線数が少なくて済む。

【００９９】またマルチキャストフレームの場合は、テ
ーブルメモリの検索が不要となり、同フレーム中の宛先
アドレス即ちマルチキャストアドレスが受信された時点
で直ちに中継が開始できるため、通常のフレームの場合
に比べて一層高速な中継が行える。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＬＡＮ間接続装置の
特定ＬＡＮ側の接続インタフェース部分を中心とする構
成を示すブロック図。

【図２】図１のＬＡＮ間接続装置によって３つのＬＡＮ
が接続されたＬＡＮシステムのブロック構成図。

【図３】図１に示すＦＡＴメモリ４３に登録されるアド
レス情報のフォーマットの一例を示す図。

【図４】図１のＬＡＮ間接続装置におけるパケット中継
に関する効果を、従来のＬＡＮ間接続装置の場合と対比
して説明するための図。

【図５】この発明の他の実施例に係るＬＡＮ間接続装置
の特定ＬＡＮ側の接続インタフェース部分を中心とする
構成を示すブロック図。

【符号の説明】

１０，２０，３０…ＬＡＮ、４０，４００…ＬＡＮ間接
続装置、４１…ＬＡＮポートアドレス設定回路、４２-1
〜４２-3…ＦＩＦＯメモリ、４３…ＦＡＴメモリ（アド
レステーブルメモリ）、４４…ＦＡＴメモリアドレス生
成回路、４５…ＤＡ保持用レジスタ、４６…ＬＡＮポー
トアドレス比較回路（第２の比較回路）、４７…端末ア
ドレス比較回路（第１の比較回路）、４８…パケット廃
棄指示回路、５０，５００…パケット中継指示回路、５
２…ＬＡＮコントローラ、５３…スイッチ網、５４，５
４０…デコーダ、５５…パケット中継制御回路、５６…
マイクロプロセッサ、５７…アドレス学習回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも２つのＬＡＮを接続するＬＡ
   Ｎ間接続装置において、 端末アドレスおよびＬＡＮポートアドレスを含むアドレ
   ス情報を登録するための複数のエントリを有するテーブ
   ルメモリと、 前記各ＬＡＮ毎に設けられ、対応する前記ＬＡＮからの
   受信パケットを蓄える先入れ先出しメモリと、 前記各ＬＡＮ毎に設けられた先入れ先出しメモリの出力
   を、それぞれ他のＬＡＮのポートに選択的に接続するた
   めのスイッチ網と、 前記各ＬＡＮ毎に設けられ、対応する前記ＬＡＮから受
   信したパケット中の送信元アドレスである端末アドレス
   および同ＬＡＮのポートアドレスを含むアドレス情報
   を、当該送信元アドレスを圧縮して生成されたテーブル
   メモリアドレスの指定する前記テーブルメモリ内エント
   リに登録するアドレス学習回路と、 前記各ＬＡＮ毎に設けられ、対応する前記ＬＡＮから受
   信したパケット中の宛先アドレスを圧縮して当該宛先ア
   ドレスに対応する前記テーブルメモリのアドレスを生成
   するテーブルメモリアドレス生成回路と、 前記各ＬＡＮ毎に設けられ、対応する前記テーブルメモ
   リアドレス生成回路によって生成されたテーブルメモリ
   アドレスの指定に応じて前記テーブルメモリから読出さ
   れた前記アドレス情報中の端末アドレスと対応する前記
   ＬＡＮからの前記受信パケット中の宛先アドレスとを比
   較して一致／不一致を検出するための第１の比較回路
   と、 前記各ＬＡＮ毎に設けられ、前記テーブルメモリから読
   出された前記アドレス情報中のＬＡＮポートアドレスと
   対応する前記ＬＡＮのポートアドレスとを比較して一致
   ／不一致を検出するための第２の比較回路と、 前記各ＬＡＮ毎に設けられ、対応する前記第１および第
   ２の比較回路の各一致検出結果をもとに、対応する前記
   ＬＡＮからの前記受信パケットの廃棄を指示するパケッ
   ト廃棄指示回路と、 前記各ＬＡＮ毎に設けられ、対応する前記第１の比較回
   路の一致検出結果および対応する前記第２の比較回路の
   不一致検出結果をもとに、対応する前記ＬＡＮからの前
   記受信パケットの中継を指示するパケット中継指示回路
   と、 前記各ＬＡＮ毎に設けられ、少なくとも、対応する前記
   パケット中継指示回路からの前記パケット中継指示およ
   び前記テーブルメモリから読出された前記アドレス情報
   中のＬＡＮポートアドレスをもとに、対応する前記先入
   れ先出しメモリおよび前記スイッチ網を制御するパケッ
   ト中継制御回路とを具備し、前記パケット廃棄指示回路
   からのパケット廃棄指示に従い、対応する前記ＬＡＮか
   らの受信パケットを廃棄すると共に、前記パケット中継
   制御回路の制御により、１パケットの受信完了前でも前
   記アドレス情報中のＬＡＮポートアドレスで示される中
   継すべき送信側ＬＡＮポートへの送信を開始するように
   したことを特徴とするＬＡＮ間接続装置。
2. 【請求項２】 前記パケット中継制御回路は、前記パケ
   ット中継指示回路から前記パケット中継指示が出された
   際に前記中継すべき送信側ＬＡＮポートが使用中の場合
   には、同ポートが使用可能となるのを待って対応する前
   記先入れ先出しメモリおよび前記スイッチ網を制御する
   ことを特徴とする請求項１記載のＬＡＮ間接続装置。
3. 【請求項３】 前記先入れ先出しメモリのデータ幅が１
   ビットであることを特徴とする請求項１または請求項２
   に記載のＬＡＮ間接続装置。
4. 【請求項４】 前記パケット中継指示回路は、前記ＬＡ
   Ｎからの前記受信パケット中の宛先アドレスがマルチキ
   ャストアドレスの場合には、前記第１および第２の比較
   回路の各検出結果に無関係に、対応する前記ＬＡＮから
   の前記受信パケットの中継を指示し、前記パケット中継
   制御回路は、前記ＬＡＮからの前記受信パケット中の宛
   先アドレスがマルチキャストアドレスの場合に前記パケ
   ット中継指示回路から前記パケット中継指示が出された
   際には、前記テーブルメモリからの出力内容に無関係
   に、他の全てのＬＡＮポートへの送信を開始させるため
   に対応する前記先入れ先出しメモリおよび前記スイッチ
   網を制御することを特徴とする請求項１乃至請求項３の
   いずれかに記載のＬＡＮ間接続装置。