JPH0795040A - ノイズ減少回路を有する出力バッファ回路 - Google Patents
ノイズ減少回路を有する出力バッファ回路Info
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- JPH0795040A JPH0795040A JP5200757A JP20075793A JPH0795040A JP H0795040 A JPH0795040 A JP H0795040A JP 5200757 A JP5200757 A JP 5200757A JP 20075793 A JP20075793 A JP 20075793A JP H0795040 A JPH0795040 A JP H0795040A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【目的】 集積回路空間を甚だしく占有しない回路構成
においてノイズの発生を低減する出力バッファ回路を提
供する。 【構成】 隣接する出力バッファ回路の動作に応答して
切り換え速度を減少する出力バッファ回路であって、入
力信号に応答して相補的に切り換わる一対の駆動トラン
ジスタを具備し、通常の状態では、これらトランジスタ
の各々がスピードアップブロックによって高速切り換え
するように駆動され、隣接する出力バッファ回路の同様
の駆動トランジスタも切り換わるときには、スピードア
ップブロックがオフにされて、第１出力バッファ回路の
駆動トランジスタがノイズの発生を回避するようにゆっ
くりとしたモードで切り換えられ、出力バッファ回路間
のノイズ減少接続がディジーチェーンの形態にされた出
力バッファ回路。
においてノイズの発生を低減する出力バッファ回路を提
供する。 【構成】 隣接する出力バッファ回路の動作に応答して
切り換え速度を減少する出力バッファ回路であって、入
力信号に応答して相補的に切り換わる一対の駆動トラン
ジスタを具備し、通常の状態では、これらトランジスタ
の各々がスピードアップブロックによって高速切り換え
するように駆動され、隣接する出力バッファ回路の同様
の駆動トランジスタも切り換わるときには、スピードア
ップブロックがオフにされて、第１出力バッファ回路の
駆動トランジスタがノイズの発生を回避するようにゆっ
くりとしたモードで切り換えられ、出力バッファ回路間
のノイズ減少接続がディジーチェーンの形態にされた出
力バッファ回路。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路出力バッファ
に係り、より詳細には、ノイズを減少するための出力バ
ッファ回路に係る。
に係り、より詳細には、ノイズを減少するための出力バ
ッファ回路に係る。
【０００２】
【従来の技術】出力バッファは、集積回路に見られる一
般の回路である。これらの回路は集積回路から外部環境
へ信号を駆動するのに使用される。典型的にＭＯＳ集積
回路においては、出力バッファ回路は、第１電源Ｖ
CCと、これより低い通常グランドである第２電源との間
に直列に接続された一対の大きな駆動トランジスタによ
って形成される。これら２つの駆動トランジスタの間の
共通のソース／ドレイン接続部は、バッファ回路の出力
端子を形成する。これら２つの駆動トランジスタのゲー
トは典型的にある論理回路に接続されていて、バッファ
回路の入力端子の論理信号に応答してこれら駆動トラン
ジスタのゲートに信号が発生されるようになっている。
このようにして、駆動トランジスタの一方又は他方がオ
ンになりそしてその他方がオフになり、出力端子に論理
高又は論理低信号が形成される。論理回路は、バッファ
回路をオフ及びオンに切り換える制御端子を有すること
もある。このような典型的な出力バッファ回路が図１に
示されている。
般の回路である。これらの回路は集積回路から外部環境
へ信号を駆動するのに使用される。典型的にＭＯＳ集積
回路においては、出力バッファ回路は、第１電源Ｖ
CCと、これより低い通常グランドである第２電源との間
に直列に接続された一対の大きな駆動トランジスタによ
って形成される。これら２つの駆動トランジスタの間の
共通のソース／ドレイン接続部は、バッファ回路の出力
端子を形成する。これら２つの駆動トランジスタのゲー
トは典型的にある論理回路に接続されていて、バッファ
回路の入力端子の論理信号に応答してこれら駆動トラン
ジスタのゲートに信号が発生されるようになっている。
このようにして、駆動トランジスタの一方又は他方がオ
ンになりそしてその他方がオフになり、出力端子に論理
高又は論理低信号が形成される。論理回路は、バッファ
回路をオフ及びオンに切り換える制御端子を有すること
もある。このような典型的な出力バッファ回路が図１に
示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、バッフ
ァ回路は、通常、駆動トランジスタの切り換えによって
ノイズが発生するという問題がある。このノイズは駆動
トランジスタがオフ及びオンに切り換わるときに電源バ
スに発生される。典型的に、集積回路は集積回路ダイの
周囲に並列に接続された多数のバッファ回路を有してい
る。典型的に、ノイズはΔＶ＝Ｌ（ｄＩ／ｄｔ）で定め
られ、ここで、Ｌは集積回路の各電源バスの全インダク
タンスであり、そして（ｄＩ／ｄｔ）は電源バスに流れ
る電流の瞬時変化である。
ァ回路は、通常、駆動トランジスタの切り換えによって
ノイズが発生するという問題がある。このノイズは駆動
トランジスタがオフ及びオンに切り換わるときに電源バ
スに発生される。典型的に、集積回路は集積回路ダイの
周囲に並列に接続された多数のバッファ回路を有してい
る。典型的に、ノイズはΔＶ＝Ｌ（ｄＩ／ｄｔ）で定め
られ、ここで、Ｌは集積回路の各電源バスの全インダク
タンスであり、そして（ｄＩ／ｄｔ）は電源バスに流れ
る電流の瞬時変化である。
【０００４】これらの発生されるノイズはしばしば非常
に大きなものとなり、デジタル信号の論理状態の解釈を
誤ることを含む種々の問題を招く。本発明は、貴重な集
積回路空間を甚だしく占有しない回路構成においてノイ
ズの発生を低くする出力バッファ回路に関する。
に大きなものとなり、デジタル信号の論理状態の解釈を
誤ることを含む種々の問題を招く。本発明は、貴重な集
積回路空間を甚だしく占有しない回路構成においてノイ
ズの発生を低くする出力バッファ回路に関する。
【０００５】
【課題を解決するための手段】本発明は、第１電源と第
２電源との間に接続された複数の出力バッファ回路を有
する集積回路デバイスのための出力バッファ回路を提供
する。入力端子と出力端子を有するバッファ回路の各々
は、第１及び第２のＭＯＳトランジスタを備えている。
第１ＭＯＳトランジスタの第１のソース／ドレインは第
１電源に接続され、そして第１ＭＯＳトランジスタの第
２のソース／ドレインは出力端子に接続されると共に、
第２ＭＯＳトランジスタの第１ソース／ドレインに接続
される。第２ＭＯＳトランジスタの第２のソース／ドレ
インは第２電源に接続される。
２電源との間に接続された複数の出力バッファ回路を有
する集積回路デバイスのための出力バッファ回路を提供
する。入力端子と出力端子を有するバッファ回路の各々
は、第１及び第２のＭＯＳトランジスタを備えている。
第１ＭＯＳトランジスタの第１のソース／ドレインは第
１電源に接続され、そして第１ＭＯＳトランジスタの第
２のソース／ドレインは出力端子に接続されると共に、
第２ＭＯＳトランジスタの第１ソース／ドレインに接続
される。第２ＭＯＳトランジスタの第２のソース／ドレ
インは第２電源に接続される。
【０００６】上記入力端子と上記第１及び第２ＭＯＳト
ランジスタのゲートには、上記入力端子の信号に応答し
て第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタ
のゲート端子を交互に駆動し、出力端子に信号を発生す
るための論理手段が接続される。本発明の出力バッファ
回路は、上記論理手段から上記第１及び第２ＭＯＳトラ
ンジスタのゲートへの駆動の割合を増大するためのスピ
ードアップブロックを有している。このスピードアップ
ブロックは、第２の出力バッファ回路の動作に応答して
ディスエイブルされ、複数のバッファ回路の同時動作に
よる累積ノイズが減少されるようにする。
ランジスタのゲートには、上記入力端子の信号に応答し
て第１ＭＯＳトランジスタ又は第２ＭＯＳトランジスタ
のゲート端子を交互に駆動し、出力端子に信号を発生す
るための論理手段が接続される。本発明の出力バッファ
回路は、上記論理手段から上記第１及び第２ＭＯＳトラ
ンジスタのゲートへの駆動の割合を増大するためのスピ
ードアップブロックを有している。このスピードアップ
ブロックは、第２の出力バッファ回路の動作に応答して
ディスエイブルされ、複数のバッファ回路の同時動作に
よる累積ノイズが減少されるようにする。
【０００７】
【実施例】上記したように、出力バッファ回路は、典型
的に２つの大きな駆動トランジスタを有している。その
一方の駆動トランジスタは、より正の電源、例えば、Ｖ
CCに接続され、この駆動トランジスタが作動されたとき
バッファ回路の出力端子を「プルアップ」するとしばし
ば称される。同様に、第２の駆動トランジスタは、より
負の電源、例えば、グランドに接続され、この第２の駆
動トランジスタが作動されたとき出力端子を「プルダウ
ン」するとしばしば称される。
的に２つの大きな駆動トランジスタを有している。その
一方の駆動トランジスタは、より正の電源、例えば、Ｖ
CCに接続され、この駆動トランジスタが作動されたとき
バッファ回路の出力端子を「プルアップ」するとしばし
ば称される。同様に、第２の駆動トランジスタは、より
負の電源、例えば、グランドに接続され、この第２の駆
動トランジスタが作動されたとき出力端子を「プルダウ
ン」するとしばしば称される。
【０００８】従って、ＶCC電源バスに発生するノイズ
は、次のようにみなされる。 ΔＶCC＝ＬVCC ＊（ΔＩPU／Δｔ） 同様に、グランドバスのノイズは、次のようになる。 ΔＶGND ＝ＬGND ＊（ΔＩPD／Δｔ） ここで、ΔＩPU及びΔＩPD項は、各電源バスに流れる電
流の瞬時変化を表す。インダクタンスＬVCC 及びＬGND
は、２つの電源バスに対する物理的なパラメータであ
り、集積回路において基本的に不変である。従って、ノ
イズの減少は、典型的に、パラメータ（ΔＩ／Δｔ）の
値を下げることに大きく依存している。出力バッファ回
路は指定された負荷駆動容量を満足しなければならない
から、２つの駆動トランジスタのサイズに制約が生じ
る。換言すれば、これらの駆動トランジスタは、ΔＩ／
Δｔを下げるようにダウンサイジングすることができな
い。それ故、（ΔＩ／Δｔ）項を減少するための従来の
多くの努力は、調整可能な唯一のパラメータであるゲー
ト電圧を調整することであった。このような努力には、
これら駆動トランジスタのゲート電圧を調整する基準回
路を追加することが含まれている。この技術は、一度に
１つの出力バッファ回路しか切り換わらないときには充
分に機能する。しかしながら、典型的な集積回路では、
一度に多数の出力バッファ回路が切り換わる。電源バス
のノイズは、これらの出力バッファ回路から累積され
る。従って、この技術はあまり有効ではない。
は、次のようにみなされる。 ΔＶCC＝ＬVCC ＊（ΔＩPU／Δｔ） 同様に、グランドバスのノイズは、次のようになる。 ΔＶGND ＝ＬGND ＊（ΔＩPD／Δｔ） ここで、ΔＩPU及びΔＩPD項は、各電源バスに流れる電
流の瞬時変化を表す。インダクタンスＬVCC 及びＬGND
は、２つの電源バスに対する物理的なパラメータであ
り、集積回路において基本的に不変である。従って、ノ
イズの減少は、典型的に、パラメータ（ΔＩ／Δｔ）の
値を下げることに大きく依存している。出力バッファ回
路は指定された負荷駆動容量を満足しなければならない
から、２つの駆動トランジスタのサイズに制約が生じ
る。換言すれば、これらの駆動トランジスタは、ΔＩ／
Δｔを下げるようにダウンサイジングすることができな
い。それ故、（ΔＩ／Δｔ）項を減少するための従来の
多くの努力は、調整可能な唯一のパラメータであるゲー
ト電圧を調整することであった。このような努力には、
これら駆動トランジスタのゲート電圧を調整する基準回
路を追加することが含まれている。この技術は、一度に
１つの出力バッファ回路しか切り換わらないときには充
分に機能する。しかしながら、典型的な集積回路では、
一度に多数の出力バッファ回路が切り換わる。電源バス
のノイズは、これらの出力バッファ回路から累積され
る。従って、この技術はあまり有効ではない。
【０００９】これに対し、本発明によれば、出力バッフ
ァ回路の駆動トランジスタのゲート電圧は、それに隣接
する出力バッファ回路が切り換わるかどうかに基づいて
制御される。図３は、本発明の一実施例による出力バッ
ファ回路３０を示している。各出力バッファ回路は、プ
ルアップ駆動トランジスタ２８及びプルダウン駆動トラ
ンジスタ２９を有し、これらは電源ＶCCとグランドとの
間に直列に接続されている。これらのＮＭＯＳトランジ
スタ２８及び２９のソースとドレインとの間の共通接続
部は、出力バッファ回路の出力端子２２に各々接続され
ている。これら駆動トランジスタ２８及び２９のゲート
は、入力端子２０の入力論理信号に応答して相補的な形
態で制御される。入力端子２０はナンドゲート２３の入
力ノードに接続され、該ゲートの出力ノード５４はイン
バータ２６を経て駆動トランジスタ２８のゲートに接続
される。又、入力端子２０はインバータ２５を経てナン
ドゲート２４の入力ノードにも接続される。該ナンドゲ
ート２４の出力ノード５３はインバータ２７を経て駆動
トランジスタ２９のゲートに接続される。ナンドゲート
２３及び２４の第２の入力ノードは、イネーブル信号を
受け取る制御端子２１に各々接続されている。
ァ回路の駆動トランジスタのゲート電圧は、それに隣接
する出力バッファ回路が切り換わるかどうかに基づいて
制御される。図３は、本発明の一実施例による出力バッ
ファ回路３０を示している。各出力バッファ回路は、プ
ルアップ駆動トランジスタ２８及びプルダウン駆動トラ
ンジスタ２９を有し、これらは電源ＶCCとグランドとの
間に直列に接続されている。これらのＮＭＯＳトランジ
スタ２８及び２９のソースとドレインとの間の共通接続
部は、出力バッファ回路の出力端子２２に各々接続され
ている。これら駆動トランジスタ２８及び２９のゲート
は、入力端子２０の入力論理信号に応答して相補的な形
態で制御される。入力端子２０はナンドゲート２３の入
力ノードに接続され、該ゲートの出力ノード５４はイン
バータ２６を経て駆動トランジスタ２８のゲートに接続
される。又、入力端子２０はインバータ２５を経てナン
ドゲート２４の入力ノードにも接続される。該ナンドゲ
ート２４の出力ノード５３はインバータ２７を経て駆動
トランジスタ２９のゲートに接続される。ナンドゲート
２３及び２４の第２の入力ノードは、イネーブル信号を
受け取る制御端子２１に各々接続されている。
【００１０】図３に示すように、出力バッファ回路３０
各々は、スピード増大ブロック３１によって他の出力バ
ッファ回路に接続されている。各ブロック３１は、ライ
ン５１及び５２により隣接する出力バッファ回路３０に
接続されている。更に、ナンドゲート２３及び２４の各
出力ノード５４及び５３は、別の隣接する出力バッファ
回路のスピード増大ブロック３１に接続されている。一
般的に述べると、第１の出力バッファ回路の対応する駆
動トランジスタが切り換えられない場合には、それに接
続された第２の出力バッファ回路のスピード増大ブロッ
ク３１がイネーブルされて、その第２の出力バッファ回
路の駆動トランジスタの電圧を高速変化できるようにす
る。
各々は、スピード増大ブロック３１によって他の出力バ
ッファ回路に接続されている。各ブロック３１は、ライ
ン５１及び５２により隣接する出力バッファ回路３０に
接続されている。更に、ナンドゲート２３及び２４の各
出力ノード５４及び５３は、別の隣接する出力バッファ
回路のスピード増大ブロック３１に接続されている。一
般的に述べると、第１の出力バッファ回路の対応する駆
動トランジスタが切り換えられない場合には、それに接
続された第２の出力バッファ回路のスピード増大ブロッ
ク３１がイネーブルされて、その第２の出力バッファ回
路の駆動トランジスタの電圧を高速変化できるようにす
る。
【００１１】各出力バッファ回路３０のスピード増大ブ
ロック３１の回路図が図４に示されている。従来の反転
回路を有するインバータ２６及び２７には、トランジス
タ３４及び３６と、３５及び３７とが各々接続されてい
る。ＰＭＯＳトランジスタ３４は、そのソースが電源Ｖ
CCに接続されそしてそのドレインがＮＭＯＳトランジス
タ３６のドレインに接続されている。該トランジスタ３
６は、そのソースがインバータ２６のトランジスタ４２
と４４との間の共通接続部である出力ノードに接続され
ている。ＰＭＯＳトランジスタ３４のゲートは、インバ
ータ２６のＰＭＯＳトランジスタ４４のゲートに接続さ
れている。ＮＭＯＳトランジスタ３６のゲートはライン
５２に接続され、このラインは手前の出力バッファ回路
のナンドゲート２３の出力ノード５４に接続されてい
る。
ロック３１の回路図が図４に示されている。従来の反転
回路を有するインバータ２６及び２７には、トランジス
タ３４及び３６と、３５及び３７とが各々接続されてい
る。ＰＭＯＳトランジスタ３４は、そのソースが電源Ｖ
CCに接続されそしてそのドレインがＮＭＯＳトランジス
タ３６のドレインに接続されている。該トランジスタ３
６は、そのソースがインバータ２６のトランジスタ４２
と４４との間の共通接続部である出力ノードに接続され
ている。ＰＭＯＳトランジスタ３４のゲートは、インバ
ータ２６のＰＭＯＳトランジスタ４４のゲートに接続さ
れている。ＮＭＯＳトランジスタ３６のゲートはライン
５２に接続され、このラインは手前の出力バッファ回路
のナンドゲート２３の出力ノード５４に接続されてい
る。
【００１２】同様に、スピードアップブロック３１のＰ
ＭＯＳトランジスタ３５は、そのソースがＶCC電源バス
に接続されそしてそのドレインがＮＭＯＳトランジスタ
３７のドレインに接続される。該ＮＭＯＳトランジスタ
３７は、そのソースがインバータ２７のトランジスタ４
１と４３との間の共通接続部である出力ノードに接続さ
れている。ＰＭＯＳトランジスタ３５のゲートは、イン
バータ２７のＰＭＯＳトランジスタ４３のゲートに接続
されている。ＮＭＯＳトランジスタ３７のゲートはライ
ン５１に接続され、このラインは手前の出力バッファ回
路のナンドゲート２３の出力ノード５３に接続されてい
る。
ＭＯＳトランジスタ３５は、そのソースがＶCC電源バス
に接続されそしてそのドレインがＮＭＯＳトランジスタ
３７のドレインに接続される。該ＮＭＯＳトランジスタ
３７は、そのソースがインバータ２７のトランジスタ４
１と４３との間の共通接続部である出力ノードに接続さ
れている。ＰＭＯＳトランジスタ３５のゲートは、イン
バータ２７のＰＭＯＳトランジスタ４３のゲートに接続
されている。ＮＭＯＳトランジスタ３７のゲートはライ
ン５１に接続され、このラインは手前の出力バッファ回
路のナンドゲート２３の出力ノード５３に接続されてい
る。
【００１３】インバータ２６及び２７のトランジスタ
は、駆動トランジスタ２８及び２９のゲートに最小の電
圧バイアスを各々与えるようなサイズにされる。換言す
れば、インバータ２６及び２７のトランジスタは、甚だ
しいノイズの発生を回避するように駆動トランジスタ２
８及び２９をゆっくりと切り換えるに足るだけの電流し
かこれら駆動トランジスタのゲートに与えない。もちろ
ん、性能は出力バッファ回路にとって最適ではない。
は、駆動トランジスタ２８及び２９のゲートに最小の電
圧バイアスを各々与えるようなサイズにされる。換言す
れば、インバータ２６及び２７のトランジスタは、甚だ
しいノイズの発生を回避するように駆動トランジスタ２
８及び２９をゆっくりと切り換えるに足るだけの電流し
かこれら駆動トランジスタのゲートに与えない。もちろ
ん、性能は出力バッファ回路にとって最適ではない。
【００１４】手前の出力バッファ回路がそれに対応する
プルアップ駆動トランジスタ２８をオンに駆動しないと
きには、論理１信号がライン５２に受け取られ、当該出
力バッファ回路のトランジスタ３６をオンにする。ブロ
ック３１は、駆動トランジスタ２８に対してイネーブル
される。ナンドゲート２３の出力信号を低レベルにする
端子２０の入力信号は、インバータ２６のトランジスタ
であるＰＭＯＳトランジスタ４４をオンにしそしてＮＭ
ＯＳトランジスタ４２をオフにする。駆動トランジスタ
２８のゲートが充電されて該トランジスタ２８をオンに
する。又、ブロック３１のＰＭＯＳトランジスタ３４も
オンにされる。２つのトランジスタ３４及び３６は、プ
ルアップトランジスタ２８のゲートの充電を増加するた
めに大きな電流を通過するに充分な大きなサイズとさ
れ、トランジスタ２８が迅速にオンに切り換えられる。
ΔＩPU／Δｔは大きい。従って、切り換え速度は増大さ
れるが、ノイズが発生される。しかしながら、手前の出
力バッファ回路はそのプルアップ駆動トランジスタ２８
をオンにしていない。更に、ライン５２を経て次の出力
バッファ回路に送られる出力ノード５４の信号は、該次
の出力バッファ回路のプルアップトランジスタ２８が迅
速にオンにされないよう確保する。かくて、ノイズの発
生が最小にされる。
プルアップ駆動トランジスタ２８をオンに駆動しないと
きには、論理１信号がライン５２に受け取られ、当該出
力バッファ回路のトランジスタ３６をオンにする。ブロ
ック３１は、駆動トランジスタ２８に対してイネーブル
される。ナンドゲート２３の出力信号を低レベルにする
端子２０の入力信号は、インバータ２６のトランジスタ
であるＰＭＯＳトランジスタ４４をオンにしそしてＮＭ
ＯＳトランジスタ４２をオフにする。駆動トランジスタ
２８のゲートが充電されて該トランジスタ２８をオンに
する。又、ブロック３１のＰＭＯＳトランジスタ３４も
オンにされる。２つのトランジスタ３４及び３６は、プ
ルアップトランジスタ２８のゲートの充電を増加するた
めに大きな電流を通過するに充分な大きなサイズとさ
れ、トランジスタ２８が迅速にオンに切り換えられる。
ΔＩPU／Δｔは大きい。従って、切り換え速度は増大さ
れるが、ノイズが発生される。しかしながら、手前の出
力バッファ回路はそのプルアップ駆動トランジスタ２８
をオンにしていない。更に、ライン５２を経て次の出力
バッファ回路に送られる出力ノード５４の信号は、該次
の出力バッファ回路のプルアップトランジスタ２８が迅
速にオンにされないよう確保する。かくて、ノイズの発
生が最小にされる。
【００１５】同様に、ブロック３１のトランジスタ３５
及び３６も同様のサイズにされ同様に動作される。
及び３６も同様のサイズにされ同様に動作される。
【００１６】以上、本発明の好ましい実施例を詳細に説
明したが、本発明の範囲内で種々の変更や修正や等効物
が明らかであろう。又、上記実施例に適当な変更を施し
ても本発明は等しく適用できることが明らかであろう。
それ故、上記説明は、本発明を限定するものではなく、
本発明は特許請求の範囲のみによって限定されるものと
する。
明したが、本発明の範囲内で種々の変更や修正や等効物
が明らかであろう。又、上記実施例に適当な変更を施し
ても本発明は等しく適用できることが明らかであろう。
それ故、上記説明は、本発明を限定するものではなく、
本発明は特許請求の範囲のみによって限定されるものと
する。
【図１】公知の典型的な出力バッファ回路を示す図であ
る。
る。
【図２】出力バッファ回路の電流及び電圧の両方に関し
て切り換え信号を示したグラフである。
て切り換え信号を示したグラフである。
【図３】本発明の一実施例による出力バッファ回路を示
した図である。
した図である。
【図４】図３の出力バッファ回路の詳細な回路図であ
る。
る。
２０ 入力端子 ２２ 出力端子 ２８ プルアップ駆動トランジスタ ２９ プルダウン駆動トランジスタ ３０ 出力バッファ回路 ３１ スピード増大ブロック
Claims (8)
- 【請求項１】 第１電圧源と第２電圧源との間に接続さ
れた複数の出力バッファ回路を有する集積回路デバイス
において、上記バッファ回路の各々は、入力端子及び出
力端子を有し、更に、上記バッファ回路は、 第１及び第２のＭＯＳトランジスタを具備し、各トラン
ジスタは第１及び第２のソース／ドレインとゲートとを
有し、上記第１ＭＯＳトランジスタの第１ソース／ドレ
インは上記第１電圧源に接続され、上記第１ＭＯＳトラ
ンジスタの第２ソース／ドレインは上記出力端子に接続
されると共に上記第２ＭＯＳトランジスタの第１ソース
／ドレインに接続され、上記第２ＭＯＳトランジスタの
第２ソース／ドレインは上記第２電圧源に接続され、 更に、上記入力端子と、上記第１及び第２のＭＯＳトラ
ンジスタのゲートとに接続され、上記入力端子の信号の
論理状態に応答して上記第１ＭＯＳトランジスタ又は他
方のトランジスタのゲート端子を交互に駆動して、上記
出力端子に信号を発生するための論理手段を具備し、そ
して更に、上記論理手段から上記ゲート端子への駆動の
割合を増大する手段を具備し、この増大手段は、第２の
出力バッファ回路の動作に応答してディスエイブルされ
るものであり、 これにより、複数の上記バッファ回路の同時動作による
累積ノイズが減少されることを特徴とするバッファ回
路。 - 【請求項２】 上記増大手段は、上記論理手段から上記
第１及び第２ＭＯＳトランジスタの上記ゲート端子への
駆動電流を増加する請求項１に記載のバッファ回路。 - 【請求項３】 上記増大手段は、上記論理手段が上記ゲ
ート端子を充電するときに上記第１及び第２ＭＯＳトラ
ンジスタの上記ゲート端子の一方への電流を増加する請
求項２に記載のバッファ回路。 - 【請求項４】 上記論理手段は、第１及び第２の出力ノ
ード有する論理ゲートを備え、これら論理ゲートの第１
出力ノードは第１インバータの入力ノードに接続され、
該第１インバータはその出力ノードが上記第１ＭＯＳト
ランジスタの上記ゲートに接続され、上記論理ゲートの
第２出力ノードは第２インバータの入力ノードに接続さ
れ、該第２インバータはその出力ノードが上記第２ＭＯ
Ｓトランジスタの上記ゲートに接続され、そして上記増
大手段は上記第１及び第２インバータの上記出力ノード
に接続される請求項２に記載のバッファ回路。 - 【請求項５】 上記第１及び第２インバータの各々は、 第３及び第４のＭＯＳトランジスタを備え、各トランジ
スタは、第１及び第２のソース／ドレインとゲートとを
有し、上記第３ＭＯＳトランジスタの第１ソース／ドレ
インは上記第１電圧源に接続され、上記第３ＭＯＳトラ
ンジスタの第２ソース／ドレインは上記インバータ出力
ノードに接続されると共に上記第４ＭＯＳトランジスタ
の第１ソース／ドレインに接続され、上記第４ＭＯＳト
ランジスタの第２ソース／ドレインは上記第２電圧源に
接続され、上記第３及び第４ＭＯＳトランジスタの上記
ゲート端子は上記インバータ入力ノードに接続され、そ
して更に、上記増大手段は、 上記第１及び第２インバータの各々に関連した第５及び
第６のＭＯＳトランジスタを備え、各トランジスタは、
第１及び第２のソース／ドレインとゲートとを有し、上
記第５ＭＯＳトランジスタの第１ソース／ドレインは上
記第１電圧源に接続され、上記第５ＭＯＳトランジスタ
の第２ソース／ドレインは上記第６ＭＯＳトランジスタ
の第１ソース／ドレインに接続され、上記第６ＭＯＳト
ランジスタの第２ソース／ドレインは上記第２電圧源に
接続され、上記第５ＭＯＳトランジスタのゲート端子は
上記関連インバータ入力ノードに接続されそして上記第
６ＭＯＳトランジスタのゲート端子は上記第２出力バッ
ファ回路に接続される請求項４に記載のバッファ回路。 - 【請求項６】 上記第１及び第２インバータの各々に関
連した上記第６ＭＯＳトランジスタの上記ゲート端子
は、上記第２出力バッファ回路の上記第１及び第２イン
バータ各々の上記入力ノードに各々接続される請求項５
に記載のバッファ回路。 - 【請求項７】 上記第１及び第２のＭＯＳトランジスタ
はＮチャンネルトランジスタより成る請求項５に記載の
バッファ回路。 - 【請求項８】 上記第３及び第５のＭＯＳトランジスタ
はＰチャンネルトランジスタより成り、そして上記第４
及び第６のＭＯＳトランジスタはＮチャンネルトランジ
スタより成る請求項７に記載のバッファ回路。
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|---|---|---|---|
| US07/932,450 US5268597A (en) | 1992-08-19 | 1992-08-19 | Output buffer circuit with noise reduction circuit |
| US07/932450 | 1992-08-19 |
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ID=25462343
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-
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- 1993-08-19 KR KR1019930016158A patent/KR960016434B1/ko not_active Expired - Lifetime
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