JPH0792500A

JPH0792500A - 半導体装置

Info

Publication number: JPH0792500A
Application number: JP4297894A
Authority: JP
Inventors: Mitsuo Nakajima; 充雄中島; Mitsuaki Suzuki; 光明鈴木; Takaaki Kamimura; 孝明上村; Yasuto Kawahisa; 慶人川久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-29
Filing date: 1994-03-15
Publication date: 1995-04-07
Also published as: US5585647A; KR0167372B1

Abstract

(57)【要約】【目的】コプラナ型ＴＦＴおよび逆スタガ型ＴＦＴのゲ
ート絶縁膜の膜厚を最適なものにできる構造の液晶表示
装置を提供すること。【構成】画素部の逆スタガ型ＴＦＴと駆動部のコプラナ
型ＴＦＴとが同一の絶縁性基板１上に形成され、コプラ
ナ型ＴＦＴのゲート絶縁膜３ａと逆スタガ型ＴＦＴの下
部絶縁膜３ｂとが同一の第１の絶縁膜３で形成され、且
つコプラナ型ＴＦＴのゲート電極４ａと逆スタガ型ＴＦ
Ｔのゲート電極４ｂとが同一の導電膜で形成され、且つ
コプラナ型ＴＦＴの層間絶縁膜５ａと逆スタガ型ＴＦＴ
のゲート絶縁膜５ｂとが同一の第２の絶縁膜５で形成さ
れていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
に２種類の異なる薄膜トランジスタ（ＴＦＴ）が同一基
板上に形成された半導体装置に関する。

【０００２】

【従来の技術】液晶表示装置は薄型・軽量であり、低電
圧駆動が可能で更にカラ―化も容易である等の特徴を有
し、近年、パ―ソナルコンピュ―タ、ワ―プロなどの表
示装置として利用されている。中でも、アモルファスシ
リコンの薄膜トランジスタ（ａ−ＳｉＴＦＴ）をスイッ
チング素子として用いたアクティブマトリックス型液晶
表示装置は、多画素にしてもコントラスト、レスポンス
等の劣化がなく、更に、中間調表示も可能であることか
ら、フルカラ―テレビや、ＯＡ用の表示装置として期待
されている。

【０００３】ところで、アモルファスシリコンは、結晶
シリコン（単結晶シリコン、多結晶シリコン）よりもキ
ャリア移動度が低いため、高速動作が要求される駆動
部、つまり、ａ−Ｓｉで構成された表示部のａ−ＳｉＴ
ＦＴを駆動するため回路にはａ−ＳｉＴＦＴを用いず、
その代わりに駆動用のＩＣを用い、このＩＣを表示部に
接続していた。

【０００４】しかしながら、これには信頼性が低下した
り、コストが上昇するという問題があり、更に、表示画
面の高精細化が進むと画素ピッチが短くなるので、ＩＣ
と表示部の信号線との接続間隔の短距離化や接続点数の
増加が進み、上記信頼性およびコストの問題が顕著にな
る。

【０００５】そこで、基板上に形成されたアモルファス
シリコン膜に、レーザ光や電子線などのエネルギービー
ムを照射するというアニール法により、アモルファスシ
リコン膜を結晶シリコン膜に変え、結晶シリコンＴＦＴ
（結晶ＳｉＴＦＴ）を用いた駆動部とａ−ＳｉＴＦＴを
用いた画素部とをモノリシックに形成するという方法が
提案された。

【０００６】この場合、駆動部を構成する多結晶ＳｉＴ
ＦＴの構造としては、通常、高速動作に有利なコプラナ
型ＴＦＴが採用されている。一方、画素部を構成するａ
−ＳｉＴＦＴの構造としては、ａ−ＳｉＴＦＴの分野で
実績のある逆スタガー型ＴＦＴが採用されている。

【０００７】図１５、図１６は、上述した駆動部と画素
部とをモノシリックに形成するという方法を説明するた
めの形成工程断面図である。図中、左側が駆動部、右側
が画素部を示している。

【０００８】まず、図１５（ａ）に示すように、絶縁性
基板１６１の全面にアモルファスシリコン膜を堆積し、
このアモルファスシリコン膜をレーザアニールにより結
晶化することにより、高抵抗半導体膜としての結晶（多
結晶、単結晶）シリコン膜１６２を形成し、続いてこの
結晶シリコン膜１６２をパターニングし、駆動部領域だ
けに残置させる。

【０００９】次に図１５（ｂ）に示すように、絶縁性基
板１６１の画素部領域上に逆スタガ型ＴＦＴのゲート電
極１６３を形成する。次に図１５（ｃ）に示すように、
全面にコプラナ型ＴＦＴおよび逆スタガ型ＴＦＴに共通
なゲート絶縁膜１６４、逆スタガ型ＴＦＴの高抵抗半導
体膜としてのアモルファスシリコン膜１６５、逆スタガ
型ＴＦＴのチャネル保護膜となる絶縁膜１６６を順次堆
積する。

【００１０】次に図１５（ｄ）に示すように、絶縁膜１
６６をパターニングしてチャネル保護膜１６６を完成さ
せた後、全面に逆スタガ型ＴＦＴのオーミックコンタク
ト層となるｎ⁺ 型アモルファスシリコン膜１６７を堆積
する。

【００１１】次に図１６（ａ）に示すように、アモルフ
ァスシリコン膜１６５、ｎ⁺ 型アモルファスシリコン膜
１６７をパターニングし、続いて、ゲート絶縁膜１６４
をパターニングして、逆スタガ型ＴＦＴのゲート電極１
６３の取り出し用ホール（不図示）を形成する。

【００１２】次に図１６（ｂ）に示すように、全面に導
電膜を堆積した後、この導電膜をパターニングして、コ
プラナ型ＴＦＴのゲート電極１７０、逆スタガ型ＴＦＴ
のソース電極１６８およびドレイン電極１６９を形成す
る。次いでゲート電極１７０をマスクに用いてイオン注
入を行ない、結晶シリコン膜１６２の一部を低抵抗のシ
リコン膜１６２ａに変える。

【００１３】次に図１６（ｃ）に示すように、この後、
ソース電極１６８とドレイン電極１６９との間のｎ⁺ 型
アモルファスシリコン膜１６７をエッチング除去して、
保護膜１６６の表面を露出させる。次いで全面に絶縁膜
を堆積した後、この絶縁膜をパターニングして、駆動用
ＴＦＴの層間絶縁膜１７１を形成する。

【００１４】最後に、図１６（ｄ）に示すように、全面
に導電膜を堆積した後、この導電膜をパターニングし、
コプラナ型ＴＦＴのソース電極１７２、ドレイン電極１
７３を形成して、コプラナ型ＴＦＴと逆スタガ型ＴＦＴ
とが同一基板上に存在する構造が得られる。

【００１５】しかしながら、このような構造には次のよ
うな問題がある。すなわち、ゲート絶縁膜１６４は、コ
プラナ型ＴＦＴおよび逆スタガ型ＴＦＴのゲート絶縁膜
として共通に用いられているため、コプラナ型ＴＦＴお
よび逆スタガ型ＴＦＴのゲート絶縁膜の膜厚を最適なも
のに選ぶことができず、これが設計上の大きな問題とな
っていた。

【００１６】また、図１５（ｂ）の工程でゲート電極を
形成する際に、全面にゲート電極となる金属膜を堆積す
るが、このとき、結晶シリコン膜１６２と金属膜とが反
応し、シリサイド層が形成され、結晶シリコン膜１６２
が高抵抗半導体膜として機能しなくなるという問題があ
る。

【００１７】更に、結晶シリコン膜１６２のパターニン
グ（エッチング）をケミカルドライエッチングにより行
なう場合には、絶縁性基板１６１が荒れるため、後工程
で形成されるゲート電極１６３が絶縁性基板１６１から
剥がれ易くなり、信頼性が低下するという問題もある。

【００１８】更に、ゲート電極１６３となる金属膜のエ
ッチングの際に、エッチング残渣が生じ、ＴＦＴ間のリ
ーク電流が増加するという問題もある。また、図１５
（ａ）、（ｂ）の工程を変更し、ゲート電極１６３を先
に形成してから結晶シリコン膜１６２を形成する場合に
は次のような問題がある。

【００１９】すなわち、ゲート電極となる金属膜をケミ
カルドライエッチングによりエッチングする際に、絶縁
性基板１６１が荒れるため、後工程で形成する結晶シリ
コン膜１６２の結晶性が損なわれ、ＴＦＴ特性が劣化す
るという問題がある。

【００２０】また、ゲート電極材料としては、一般に、
Ｍｏ−Ｔａ合金、Ａｌ、Ａｌ−Ｔａ合金が用いられてい
るため、ケミカルドライエッチングの場合、ゲート電極
と結晶シリコン膜との選択比を大きくとるのが困難であ
る。このため、ゲート電極１６３を形成した後、全面に
結晶シリコン膜１６２を形成し、この結晶シリコン膜１
６２をケミカルドライエッチングを用いてパターニング
する際に、ゲート電極１６３を必要以上にエッチングし
てしまうという問題が生じる。

【００２１】なお、ケミカルドライエッチングの代わり
に、アルカリ系のエッチング液を用いても結晶シリコン
膜１６２のエッチングは可能であるが、半導体製造工程
にはアルカリ系のエッチング液は不適当である。

【００２２】

【発明が解決しようとする課題】上述の如く、従来のコ
プラナ型ＴＦＴと逆スタガ型ＴＦＴとが混在する液晶表
示装置においては種々の問題があるが、特に、コプラナ
型ＴＦＴのゲート絶縁膜と逆スタガ型ＴＦＴのそれとが
共通の絶縁膜で形成されているため、コプラナ型ＴＦＴ
および逆スタガ型ＴＦＴのゲート絶縁膜の膜厚を最適な
ものに選ぶことができことが設計上の大きな問題となっ
ていた。

【００２３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、２種類の異なるＴＦＴ
のゲート絶縁膜の膜厚を最適なものにできる構造の半導
体装置を提供することにある。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置（請求項１）は、基板上に設
けられた第１種の薄膜トランジスタと、基板上に設けら
れた第２種の薄膜トランジスタとを具備してなり、前記
第１種の薄膜トランジスタの下部には下部絶縁膜が設け
られ、この下部絶縁膜と前記第２種の薄膜トランジスタ
のゲート絶縁膜とが、前記基板上に形成された同一の第
１の絶縁膜からなることを特徴とする。

【００２５】また、本発明の他の半導体装置（請求項
２）は、基板上にマトリクス配列された画素電極、各画
素電極に設けられたスイッチング素子としての第１種の
薄膜トランジスタとからなる画素部と、第２種の薄膜ト
ランジスタからなり、前記第１種の薄膜トランジスタを
駆動するための駆動部とを具備してなり、前記第１種の
薄膜トランジスタの下部には下部絶縁膜が設けられ、こ
の下部絶縁膜と前記第２種の薄膜トランジスタのゲート
絶縁膜とが、前記基板上に形成された同一の第１の絶縁
膜からなり、且つ前記第２種の薄膜トランジスタの上部
には上部絶縁膜が設けられ、この上部絶縁膜と前記第１
種の薄膜トランジスタのゲート絶縁膜とが、前記基板上
に形成された同一の第２の絶縁膜からなることを特徴と
する。

【００２６】また、本発明の他の半導体装置（請求項
３）は、基板上にマトリクス配列された画素電極、各画
素電極に設けられたスイッチング素子としてのスタガ型
薄膜トランジスタとからなる画素部と、コプラナ型薄膜
トランジスタからなり、前記スタガ型薄膜トランジスタ
を駆動するための駆動部とを具備してなり、前記スタガ
型薄膜トランジスタの下部には下部絶縁膜が設けられ、
この下部絶縁膜と前記コプラナ型薄膜トランジスタのゲ
ート絶縁膜とが、前記基板上に形成された同一の第１の
絶縁膜からなることを特徴とする。

【００２７】また、本発明の他の半導体装置（請求項
４）は、基板上にマトリクス配列された画素電極、各画
素電極に設けられたスイッチング素子としての逆スタガ
型薄膜トランジスタとからなる画素部と、スタガ型薄膜
トランジスタからなり、前記逆スタガ型薄膜トランジス
タを駆動するための駆動部とを具備してなり、前記逆ス
タガ型薄膜トランジスタの下部には下部絶縁膜が設けら
れ、この下部絶縁膜と前記スタガ型薄膜トランジスタの
ゲート絶縁膜とが、前記基板上に形成された同一の第１
の絶縁膜からなることを特徴とする。

【００２８】また、本発明の他の半導体装置（請求項
５）は、基板上にマトリクス配列された画素電極、各画
素電極に設けられたスイッチング素子としての逆スタガ
型薄膜トランジスタとからなる画素部と、コプラナ型薄
膜トランジスタからなり、前記逆スタガ型薄膜トランジ
スタを駆動するための駆動部とを具備してなり、前記逆
スタガ型薄膜トランジスタの下部には下部絶縁膜が設け
られ、この下部絶縁膜と前記コプラナ型薄膜トランジス
タのゲート絶縁膜とが、前記基板上に形成された同一の
第１の絶縁膜からなることを特徴とする。

【００２９】また、本発明の他の半導体装置（請求項
６）は、基板上にマトリクス配列された画素電極、各画
素電極に設けられたスイッチング素子としての逆スタガ
型薄膜トランジスタとからなる画素部と、コプラナ型薄
膜トランジスタからなり、前記逆スタガ型薄膜トランジ
スタを駆動するための駆動部とを具備してなり、前記逆
スタガ型薄膜トランジスタの下部には下部絶縁膜が設け
られ、この下部絶縁膜と前記コプラナ型薄膜トランジス
タのゲート絶縁膜とが、前記基板上に形成された同一の
第１の絶縁膜からなり、且つ前記コプラナ型薄膜トラン
ジスタの上部には上部絶縁膜が設けられ、この上部絶縁
膜と前記逆スタガ型薄膜トランジスタのゲート絶縁膜と
が、前記基板上に形成された同一の第２の絶縁膜からな
ることを特徴とする。

【００３０】ここで、前記逆スタガ型薄膜トランジスタ
のゲート電極と前記コプラナ型薄膜トランジスタのゲー
ト電極とが、前記第１の絶縁膜上に形成された同一の導
電膜からなることが好ましい（請求項６）。ここで、同
一の第１の絶縁膜、第２の絶縁膜とは、同一の工程（こ
の工程は１工程、複数工程の両方を含む）で形成された
ものを意味する。

【００３１】

【作用】本発明では、第１種の薄膜トランジスタの下部
の下部絶縁膜と第２種の薄膜トランジスタのゲート絶縁
膜とが同一の第１の絶縁膜で形成され、且つ第１種の薄
膜トランジスタのゲート絶縁膜と第２種の薄膜トランジ
スタの上部絶縁膜とが同一の第２の絶縁膜で形成されて
いる。

【００３２】このため、第１種の薄膜トランジスタのゲ
ート絶縁膜と第２種の薄膜トランジスタのゲート絶縁膜
とが別個の絶縁膜になる。したがって、第１種の薄膜ト
ランジスタのゲート絶縁膜および第２種の薄膜トランジ
スタのゲート絶縁膜の膜厚を最適なものにできる。

【００３３】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１、図２は、本発明の一実施例に係るアクティブ
型液晶表示装置の要部の形成方法を示す工程断面図であ
る。

【００３４】図中、右側は、基板上にマトリクス配列さ
れた画素電極（不図示）のそれぞれにスイッチング素子
としての逆スタガ型ＴＦＴを設けてなる画素部を示し、
左側がこの画素部の逆スタガ型ＴＦＴを駆動するための
駆動部を示している。

【００３５】まず、図１（ａ）に示すように、絶縁性基
板１上にアモルファスシリコン膜２をプラズマＣＶＤ法
あるいはＬＰＣＶＤ法等の成膜法により、例えば、１０
〜１００ｎｍ、好ましくは、２０〜５０ｎｍ、全面に堆
積した後、所定の形状にパターニングする。絶縁性基板
１としては、例えば、ガラス、石英などを基板材料とす
るものや、表面が絶縁コートされた基板を用いる。

【００３６】ここで、アモルファスシリコン膜２の厚さ
は、結晶化できる範囲で薄い方が望ましい。何故なら、
膜厚が厚いと結晶化に要する時間が長くなり、スループ
ットが低下するからである。なお、薄すぎると結晶化せ
ず特性性が得られない。すなわち、デバイスが成立しな
い。

【００３７】次に図１（ｂ）に示すように、コプラナ型
ＴＦＴのゲート絶縁膜および逆スタガ型ＴＦＴの基板保
護膜（下部絶縁膜）として使用する第１の絶縁膜３を絶
縁性基板１の全面に、例えば、５０〜５００ｎｍ、好ま
しくは、７５〜１００ｎｍ、形成する。この第１の絶縁
膜３としては、例えば、シリコン酸化膜を用い、また、
その成膜には、例えば、ＥＣＲ−ＣＶＤ法やプラズマＣ
ＶＤ法やＡＰＣＶＤ法などのＣＶＤ法を用いる。

【００３８】ここで、絶縁膜３の膜厚は、絶縁性が得ら
れる範囲で薄い方が望ましく。何故なら、後工程のイオ
ン注入において膜厚が厚いとスループットが低下してし
まうからである。

【００３９】この後、アモルファスシリコン膜２に高エ
ネルギービーム、例えば、エキシマレーザの照射により
アニールを行ない、アモルファスシリコン膜２を高抵抗
半導体膜としての結晶（単結晶、多結晶）シリコン膜２
ａに変える。

【００４０】ここで、エキシマレーザとしては、例え
ば、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザな
どがあげられる。また、照射エリアとしては、基板全面
でも良いが、駆動部のみにした方がスループットがあが
る。

【００４１】なお、必要に応じてアモルファスシリコン
膜２にあらかじめ不純物をドープしておいても良い。こ
れは例えば第１の絶縁膜３の形成前にアモルファスシリ
コン膜２に不純物をドープすれば良い。これにより、チ
ャネル部に不純物をドープする際に、そのドープ量、活
性量を調整することで、しきい値を制御する効果が得ら
れる。その結果、特性のばらつきが少ない表示装置が得
られるようになる。

【００４２】次に図１（ｃ）に示すように、コプラナ型
ＴＦＴのゲート電極４ａおよび逆スタガ型ＴＦＴのゲー
ト電極４ｂとなる金属膜、例えば、Ｍｏ−Ｔａ合金膜、
Ａｌ膜あるいはＴａＷ膜などをスパッタ法により、例え
ば、１００〜３００ｎｍ、代表的には２００ｎｍ、全面
に堆積した後、上記金属膜をケミカルドライエッチング
などを用いてパターニングし、ゲート電極４ａ，４ｂを
形成する。

【００４３】ここで、上記の如きの範囲の膜厚にする理
由は、ゲート電極４ａ，４ｂの膜厚が厚いとスループッ
トが低下し、一方、薄すぎると断線が発生し、歩留まり
が悪くなるからである。また、上述した金属膜以外に、
Ｍｏ−Ｔａ合金膜、Ａｌ膜、ＴａＷ膜等のシリサイド膜
を用いても良いし、更に、その表面は陽極酸化されてい
ても良い。

【００４４】ここで、図１５（ａ）、図１５（ｂ）の従
来の形成工程のように、逆スタガ型ＴＦＴのゲート電極
４ｂとなる金属膜は、第１の絶縁膜３の存在によって、
コプラナ型ＴＦＴの結晶シリコン膜２ａ（高抵抗半導体
膜）と直接コンタクトしないので、シリサイド層が形成
されることによる結晶シリコン膜２ａの低抵抗化を防止
できる。

【００４５】また、図１（ａ）の工程におけるケミカル
ドライエッチングによるアモルファスシリコン膜２のパ
ターニング際に絶縁性基板１の表面が荒れたとしても、
ゲート電極４ｂは第１の絶縁膜３上に形成されているの
で、従来のようにゲート電極４ｂが剥がれ易くなるとい
う問題はない。

【００４６】なお、表面が荒れた絶縁性基板１上に第１
の絶縁膜３を形成しても、この場合、絶縁膜と絶縁膜と
がコンタクトするので、金属膜と絶縁膜とがコンタクト
する場合のような剥がれは生じない。

【００４７】この後、ゲート電極４ａをマスクとして、
Ｐ（リン）、Ｂ（ボロン）などの不純物を例えばイオン
打ち込みなどにより、例えば、１×１０¹⁵〜１×１０¹⁶
個／ｃｍ² 、結晶シリコン膜２ａに導入し、続いて、こ
の結晶シリコン膜２ａをエキシマレーザなどの高エネル
ギービームによりアニールし、結晶化（単結晶化、多結
晶化）することにより、高抵抗半導体膜としての結晶シ
リコン膜２ａの一部を低抵抗の結晶シリコン膜２ｂに変
える。

【００４８】ここで、ビームアニールは、基板の上面か
ら照射しても良いし、下面からでも構わない。また、照
射するエリアは基板全面に行なっても良いが、スループ
ット向上の観点からは駆動部のみの方が望ましい。更
に、アニール時期は絶縁膜５の形成後でも良い。この場
合、ゲート電極のレーザダメージが少なくなり、歩留ま
りが上がる。また、活性化方法としては、レーザアニー
ルでなく、熱アニールでも良い。

【００４９】次に図１（ｄ）に示すように、コプラナ型
ＴＦＴの層間絶縁膜および逆スタガ型ＴＦＴのゲート絶
縁膜となる第２の絶縁膜５、逆スタガ型ＴＦＴの高抵抗
半導体膜としてのアモルファスシリコン膜６を全面に順
次堆積する。

【００５０】ここで、絶縁膜５の膜厚は、例えば、２０
０〜４００ｎｍ程度する。このような範囲にするのは、
この範囲よりも厚ければスループットが低下し、一方、
薄ければ歩留まりが低下するからである。

【００５１】第２の絶縁膜５としては、例えば、シリコ
ン酸化膜、シリコン窒化膜あるいはこれらの積層膜を用
いる。また、第２の絶縁膜５、アモルファスシリコン膜
６の成膜は、例えば、プラズマＣＶＤ法、光ＣＶＤ法等
のＣＶＤ法により行なう。

【００５２】この後、アモルファスシリコン膜６上に逆
スタガ型ＴＦＴのチャネル保護膜７となる絶縁膜をプラ
ズマＣＶＤ法、光ＣＶＤ法等のＣＶＤ法により、例え
ば、２００ｎｍ、堆積した後、この絶縁膜を所定の形状
にパターニングし、チャネル保護膜７を形成する。ここ
で、チャネル保護膜７の厚さを２００ｎｍとしたのは、
厚すぎるとスループットが低下し、薄すぎるとチャネル
保護膜として役に立たないからである。なお、このよう
な不都合が生じなければ、２００ｎｍでなくても良いの
はいうまでもない。

【００５３】ここで、逆スタガ型ＴＦＴのゲート絶縁膜
は、コプラナ型ＴＦＴのゲート絶縁膜となる第１の絶縁
膜３とは別個の絶縁膜である第２の絶縁膜５で形成され
るので、コプラナ型ＴＦＴおよび逆スタガ型ＴＦＴのゲ
ート絶縁膜の膜厚を最適なものにできる。

【００５４】次に図２（ａ）に示すように、逆スタガ型
ＴＦＴのオーミックコンタクトコンタクト層としての低
抵抗半導体膜、例えば、ｎ⁺ 型アモルファスシリコン膜
８をプラズマＣＶＤ法、光ＣＶＤ法等のＣＶＤ法を用い
て全面に例えば５０ｎｍ堆積した後、アモルファスシリ
コン膜６およびｎ⁺ 型アモルファスシリコン膜８を所定
の形状にパターニングする。

【００５５】次に図２（ｂ）に示すように、第１の絶縁
膜３および第２の絶縁膜５をパターニングして、第１の
絶縁膜３をコプラナ型ＴＦＴのゲート絶縁膜３ａと逆ス
タガ型ＴＦＴの下部絶縁膜３ｂとに分離開口し、第２の
絶縁膜５をコプラナ型ＴＦＴの層間絶縁膜５ａと逆スタ
ガ型ＴＦＴのゲート絶縁膜５ｂとに分離開口するととも
に、コプラナ型ＴＦＴのゲート電極取り出し用ホール
（不図示）、ソース電極およびドレイン電極取り出し用
ホール（不図示）、並びに逆スタガ型ＴＦＴのゲート電
極取り出し用ホール（不図示）を形成する。

【００５６】次に図２（ｃ）に示すように、コプラナ型
ＴＦＴ、逆スタガ型ＴＦＴのソース電極、ドレイン電極
となる金属膜、例えば、Ｍｏ膜、Ａｌ膜、Ｃｒ膜あるい
はこれらの積層膜をスパッタ法などにより、例えば、３
００〜５００ｎｍ、全面に堆積した後、上記金属膜をパ
ターニングして、コプラナ型ＴＦＴのソース電極９、ド
レイン電極１０、並びに逆スタガ型ＴＦＴのソース電極
１１、ドレイン電極１２を形成する。

【００５７】最後に、ソース電極１１とドレイン電極１
２との間のｎ⁺ 型アモルファスシリコン膜８をエッチン
グし、チャネル保護膜７の表面を露出させる。以上述べ
たように本実施例によれば、コプラナ型ＴＦＴのゲート
絶縁膜３ａと逆スタガ型ＴＦＴのゲート絶縁膜５ｂとは
それぞれ別個の絶縁膜である第１の絶縁膜３、第２の絶
縁膜５から形成されるので、コプラナ型ＴＦＴおよび逆
スタガ型ＴＦＴのゲート絶縁膜の膜厚を最適なものにで
きる。

【００５８】また、ゲート電極４ｂとなる金属膜は、第
１の絶縁膜３の存在によって、結晶シリコン膜２ａと直
接コンタクトしないので、シリサイド層が形成されるこ
とによる結晶シリコン膜２ａの低抵抗化を防止できる。

【００５９】更に、ゲート電極４ｂは表面が荒れた絶縁
性基板１上でなく表面荒れがない第１の絶縁膜３上に形
成されているので、ゲート電極４ｂが剥がれ易くなると
いう問題はない。

【００６０】更にまた、本実施例によれば、コプラナ型
ＴＦＴのゲート電極４ａと逆スタガ型ＴＦＴのゲート電
極４ｂとが同一の金属膜で形成されているので、フォト
リソグラフィ工程の回数が削減される。

【００６１】すなわち、図１５、図１６の従来構造の場
合には、図１５（ａ）、図１５（ｂ）、図１５（ｄ）、
図１６（ｂ）、図１６（ｃ）、図１６（ｄ）の各工程で
１回のフォトリソグラフィ工程が必要となり、図１６
（ａ）の工程で２回のフォトリソグラフィ工程が必要と
なり、計８回のフォトリソグラフィ工程が必要となる。

【００６２】一方、本実施例の場合には、、図１
（ａ）、図１（ｃ）、図１（ｄ）、図２（ａ）、図２
（ｂ）、図２（ｃ）の各工程で１回のフォトリソグラフ
ィ工程が必要となり、計６回のフォトリソグラフィ工程
で済む。

【００６３】以下に述べる実施例については、ＴＦＴの
組み合わせが違うだけでそれぞれに使用されている膜形
成方法については第１の実施例と同様である。図４、図
５は、本発明の第２の実施例に係るアクティブ型液晶表
示装置の要部の形成方法を示す工程断面図である。

【００６４】本実施例は、駆動部にコプラナ型ＴＦＴ、
画素部にスタガ型ＴＦＴを用いた例である。図中、右側
は、基板上にマトリクス配列された画素電極（不図示）
のそれぞれにスイッチング素子としてのスタガ型ＴＦＴ
を設けてなる画素部を示し、左側がこの画素部のスタガ
型ＴＦＴを駆動するための駆動部を示している。

【００６５】まず、図４（ａ）に示すように、絶縁性基
板２１上にアモルファスシリコン膜２２をプラズマＣＶ
Ｄ法あるいはＬＰＣＶＤ法等の成膜法により、例えば、
２０〜５０ｎｍ、全面に堆積した後、所定の形状にパタ
ーニングする。絶縁性基板２１としては、例えば、ガラ
ス，石英などを基板材料とするものや、表面が絶縁コー
トされた基板を用いる。

【００６６】次に図４（ｂ）に示すように、コプラナ型
ＴＦＴのゲート絶縁膜およびスタガ型ＴＦＴの基板保護
膜（下部絶縁膜）として使用する第１の絶縁膜２３を絶
縁性基板２１の全面に形成する。この第１の絶縁膜２３
としては、例えば、シリコン酸化膜を用い、また、その
成膜には、例えば、ＥＣＲ−ＣＶＤ法やプラズマＣＶＤ
法やＡＰＣＶＤ法などのＣＶＤ法を用いる。絶縁膜２３
は、第１の実施例と同様な理由で同様な膜厚であること
が望ましい。

【００６７】この後、アモルファスシリコン膜２２に高
エネルギービーム、例えば、エキシマレーザの照射によ
りアニールを行ない、アモルファスシリコン膜２２を高
抵抗半導体膜としての結晶（単結晶，多結晶）シリコン
膜２２ａに変える。

【００６８】なお、必要に応じてアモルファスシリコン
膜２２にあらかじめ不純物をドープしておいても良い。
これは例えば第１の絶縁膜２３の形成前にアモルファス
シリコン膜２２に不純物をドープすれば良い。

【００６９】次に図４（ｃ）に示すように、コプラナ型
ＴＦＴのゲート電極２４ａおよびスタガ型ＴＦＴのソー
ス電極２４ｂ、ドレイン電極２４ｃとなる金属膜、例え
ば、Ｍｏ−Ｔａ合金膜，Ａｌ膜あるいはＴａＷ膜をスパ
ッタ法により、例えば、２００ｎｍ、全面に堆積した
後、上記金属膜をケミカルドライエッチング等を用いて
パターニングし、コプラナ型ＴＦＴのゲート電極２４ａ
およびスタガ型ＴＦＴのソース電極２４ｂ、ドレイン電
極２４ｃを形成する。なお、それぞれの電極材料は異な
っていても良い。例えば、スタガ型ＴＦＴの電極材料は
画素電極と同じＩＴＯ（透明電極）でも良い。

【００７０】ここで、図１４（ａ），図１４（ｂ）の従
来の形成工程のように、スタガ型ＴＦＴのソース電極２
４ｂ、ドレイン電極２４ｃとなる金属膜は、第１の絶縁
膜２３の存在によって、コプラナ型ＴＦＴの結晶シリコ
ン膜２２ａ（高抵抗半導体膜）と直接コンタクトしない
ので、シリサイド層が形成されることによる結晶シリコ
ン膜２２ａの低抵抗化を防止できる。

【００７１】また、図４（ａ）の工程におけるケミカル
ドライエッチングによるアモルファスシリコン膜２２の
パターニング際に絶縁性基板２１の表面が荒れたとして
も、ソース電極２４ｂ、ドレイント電極２４ｃは第１の
絶縁膜２３上に形成されているので、従来のようにソー
ス電極２４ｂ、ドレイント電極２４ｃが剥がれ易くなる
という問題はない。

【００７２】なお、表面が荒れた絶縁性基板２１上に第
１の絶縁膜２３を形成しても、この場合、絶縁膜と絶縁
膜とがコンタクトするので、金属膜と絶縁膜とがコンタ
クトする場合のような剥がれは生じない。

【００７３】この後、ゲート電極２４ａをマスクとし
て、Ｐ（リン），Ｂ（ボロン）などの不純物を例えばイ
オン注入法などにより結晶シリコン膜２２ａに導入し、
続いて、この結晶シリコン膜２２ａをエキシマレーザな
どの高エネルギービームによりアニールし、結晶化（単
結晶化，多結晶化）することにより、高抵抗半導体膜と
しての結晶シリコン膜２２ａの一部を低抵抗の結晶シリ
コン膜２２ｂに変える。

【００７４】次に図４（ｄ）に示すように、スタガ型Ｔ
ＦＴのオーミックコンタクト層としてのｎ⁺ 型アモルフ
ァスシリコン膜２８を例えば３０ｎｍ形成し、所定の形
状にパターニングする。次いでスタガ型ＴＦＴの高抵抗
半導体膜としてのアモルファスシリコン膜２６を例えば
５０ｎｍ形成し、所定の形状にパターニングする。

【００７５】次に図５（ａ）に示すように、コプラ型Ｔ
ＦＴの層間絶縁膜（上部絶縁膜）およびスタガ型ＴＦＴ
のゲート絶縁膜となる第２の絶縁膜２５を形成する。こ
の第２の絶縁膜２５としては、例えば、シリコン酸化
膜、シリコン窒化膜、あるいはこれらの積層膜を用い
る。その膜厚としては、例えば、２００〜４００ｎｍで
ある。その理由は第１の実施例と同じである。

【００７６】次に図５（ｂ）に示すように、第１の絶縁
膜２３および第２の絶縁膜２５をパターニングして、第
１の絶縁膜２３をコプラ型ＴＦＴのゲート絶縁膜２３ａ
とスタガ型ＴＦＴの下部絶縁膜２３ｂとに分離開口し、
第２の絶縁膜２５をコプラナ型ＴＦＴの層間絶縁膜２５
ａとスタガ型ＴＦＴのゲート絶縁膜２５ｂとに分離開口
するとともに、コプラナ型ＴＦＴのゲート電極取出し用
ホール、ソース電極およびドレイン電極取出し用ホー
ル、ならびにスタガ型ＴＦＴのソース電極およびドレイ
ン電極取出し用ホール（不図示）を形成する。

【００７７】最後に、図５（ｃ）に示すように、コプラ
ナ型ＴＦＴのソース電極、ドレイン電極、スタガ型ＴＦ
Ｔのゲート電極となる金属膜、例えば、Ｍｏ膜，Ａｌ
膜，Ｃｒ膜あるいはこれらの積層膜をスパッタ法などに
より全面に形成した後、上記金属膜をパターニングし
て、コプラナ型ＴＦＴのソース電極２９ａ、ドレイン電
極２９ｂ、スタガ型ＴＦＴのゲート電極２９ｃを形成す
る。ここで、それぞれの電極材料はそれぞれ異なったも
のでも良い。

【００７８】以上述べたように本実施例によれば、コプ
ラナ型ＴＦＴのゲート絶縁膜２３ａとスタガ型ＴＦＴの
ゲート絶縁膜２５ｃとは、それぞれ別個の絶縁膜である
第１の絶縁膜２３、第２の絶縁膜２５から形成されるの
で、コプラナ型ＴＦＴとスタガ型ＴＦＴのゲート絶縁膜
の膜厚を最適なものにできる。

【００７９】また、スタガ型ＴＦＴのソース電極２４
ｂ、ドレイン電極２４ｃとなる金属膜は、第１の絶縁膜
２３の存在によって結晶シリコン膜２２ａと直接コンタ
クトしていないので、シリサイド膜が形成されることに
よる結晶シリコン膜２２ａの低抵抗化を防止できる。

【００８０】更に、ソース電極２４ｂ、ドレイン電極２
４ｃとなる金属膜は、表面が荒れた絶縁性基板２１でな
く表面荒れがない第１の絶縁膜２３に形成されるので、
ソース電極２４ｂ、ドレイン電極２４ｃが剥がれ易くな
るという問題はない。

【００８１】本実施例を液晶表示装置に適用した例を図
６に示す。図中、３１はＩＴＯ電極を示し、３２はＴＦ
Ｔを保護するための保護膜を示している。図７、図８
は、本発明の第３の実施例に係るアクティブ型液晶表示
装置の要部の形成方法を示す工程断面図である。

【００８２】本実施例は、駆動部にスタガ型ＴＦＴ、画
素部に逆スタガ型ＴＦＴを用いた例である。図中、右側
は、基板上にマトリクス配列された画素電極（不図示）
のそれぞれにスイッチング素子としての逆スタガ型ＴＦ
Ｔを設けてなる画素部を示し、左側がこの画素部の逆ス
タガ型ＴＦＴを駆動するための駆動部を示している。

【００８３】まず、図７（ａ）に示すように、絶縁性基
板４１上にスタガ型ＴＦＴのソース電極、ドレイン電極
となる金属膜、例えば、Ｍｏ−Ｔａ合金膜，Ａｌ膜ある
いはＭｏ−Ｗ膜などをスパッタ法により全面に、例え
ば、２００ｎｍ、堆積した後、上記金属膜をケミカルド
ライエッチング等を用いてパターニングし、スタガ型Ｔ
ＦＴのソース電極４９、ドレイン電極５０を形成する。
絶縁性基板４１としては、例えば、ガラス，石英などを
基板材料とするものや、表面が絶縁コートされた基板を
用いる。

【００８４】次に図７（ｂ）に示すように、絶縁性基板
４１上にアモルファスシリコン膜をプラズマＣＶＤ法あ
るいはＬＰＣＶＤ法等の成膜法により、例えば、２０〜
５０ｎｍ、全面に堆積し、上記アモルファスシリコン膜
を所定の形状にパターニングした後、上記アモルファス
シリコン膜に高エネルギービーム、例えば、エキシマレ
ーザの照射によりアニールを行ない、アモルファスシリ
コン膜を高抵抗半導体膜としての結晶（単結晶，多結
晶）シリコン膜４２ａに変える。アニールの時期はパタ
ーニングする前、絶縁膜４３を形成した後でも良い。そ
の理由は第１の実施例と同じである。

【００８５】次に図７（ｃ）に示すように、スタガ型Ｔ
ＦＴのゲート絶縁膜および逆スタガ型ＴＦＴの基板保護
膜（下部絶縁膜）として使用する第１の絶縁膜４３を絶
縁性基板４１の全面に形成する。この第１の絶縁膜４３
としては、例えば、シリコン酸化膜を用い、また、その
成膜には、例えば、ＥＣＲ−ＣＶＤ法や、プラズマＣＶ
Ｄ法や、ＡＰＣＶＤ法などのＣＶＤ法を用いる。絶縁膜
４３は、第１の実施例の絶縁膜３と同様な理由で第１の
実施例と同様な膜厚が良い。

【００８６】次に図７（ｄ）に示すように、スタガ型Ｔ
ＦＴのゲート電極および逆スタガ型ＴＦＴのゲート電極
となる金属膜、例えば、Ｍｏ−Ｔａ合金膜，Ａｌ膜ある
いはＭｏ−Ｗ膜などをスパッタ法により全面に堆積した
後、上記金属膜をケミカルドライエッチング等を用いて
パターニングし、スタガ型ＴＦＴのゲート電極４４ａ、
逆スタガ型ＴＦＴのゲート電極４４ｂを形成する。それ
ぞれの電極材料は異なっていても良い。

【００８７】この後、ゲート電極４４ａをマスクとし
て、Ｐ（リン），Ｂ（ボロン）などの不純物を例えばイ
オン注入法などにより結晶シリコン膜４２ａに導入し、
続いて、この結晶シリコン膜４２ａをエキシマレーザな
どの高エネルギービームによりアニールし、結晶化（単
結晶化，多結晶化）することにより、高抵抗半導体膜と
しての結晶シリコン膜４２ａの一部を低抵抗の結晶シリ
コン膜４２ｂに変える。

【００８８】次に図８（ａ）に示すように、スタガ型Ｔ
ＦＴの層間絶縁膜（上部絶縁膜）および逆スタガ型ＴＦ
Ｔのゲート絶縁膜となる第２の絶縁膜４５、逆スタガ型
ＴＦＴの高抵抗半導体膜としてアモルファスシリコン膜
４６を全面に順次堆積する。絶縁膜４５は第１の実施例
の絶縁膜５と同様な理由で第１の実施例と同様な膜厚が
良い。

【００８９】第２の絶縁膜２５としては、例えば、シリ
コン酸化膜、シリコン窒化膜、あるいはこれらの積層膜
を用いる。その膜厚は、例えば、２００〜４００ｎｍ程
度とする。また、第２の絶縁膜４５、アモルファスシリ
コン膜４６の成膜は、例えば、プラズマＣＶＤ法や、光
ＣＶＤ法や、ＡＰＣＶＤ、ＬＰＣＶＤ法などのＣＶＤ法
により行なう。

【００９０】この後、アモルファスシリコン膜４６上に
逆スタガ型ＴＦＴのチャネル保護膜４７となる絶縁膜を
プラズマＣＶＤ法、光ＣＶＤ法等のＣＶＤ法により堆積
した後、この絶縁膜を所定の形状にパターニングして、
チャネル保護膜４７を形成する。

【００９１】ここで、逆スタガ型ＴＦＴのゲート絶縁膜
は、スタガ型ＴＦＴのゲート絶縁膜となる第１の絶縁膜
４３とは、別個の絶縁膜である第２の絶縁膜４５で形成
されているので、スタガ型ＴＦＴと逆スタガ型ＴＦＴの
ゲート絶縁膜の膜厚を最適なものにできる。

【００９２】次に図８（ｂ）に示すように、逆スタガ型
ＴＦＴのオーミックコンタクト層としての低抵抗半導体
膜、例えば、ｎ⁺ 型アモルファスシリコン膜４８をプラ
ズマＣＶＤ法、光ＣＶＤ法等のＣＶＤ法により全面に形
成した後、アモルファスシリコン膜４６およびｎ⁺ 型ア
モルファスシリコン膜４８を所定の形状にパターニング
する。

【００９３】この後、第１の絶縁膜４３および第２の絶
縁膜４５をパターニングして、スタガ型ＴＦＴのゲート
電極取出し用ホール、ソース電極およびドレイン電極取
出しホール、ならびに逆スタガ型ＴＦＴのゲート電極取
出し用ホールを形成する。

【００９４】次に図８（ｃ）に示すように、逆スタガ型
ＴＦＴのソース電極、ドレイン電極となる金属膜、例え
ば、Ｍｏ膜、Ａｌ膜、Ｃｒ膜あるいはこれらの積層膜を
スパッタ法などの成膜法により全面に形成した後、上記
金属膜をパターニングして、逆スタガ型ＴＦＴのソース
電極５１、ドレイン電極５２を形成する。

【００９５】最後に、逆スタガ型ＴＦＴのソース電極５
１とドレイン電極５２との間のｎ⁺型アモルファスシリ
コン膜４８をエッチング除去し、チャネル保護膜４７の
表面を露出させる。

【００９６】以上述べたように本実施例によれば、スタ
ガ型ＴＦＴのゲート絶縁膜４３ａと逆スタガ型ＴＦＴの
ゲート絶縁膜４５ｂとは、それぞれ別個の絶縁膜である
第１の絶縁膜４３、第２の絶縁膜４５から形成されるの
で、スタガ型ＴＦＴと逆スタガ型ＴＦＴのゲート絶縁膜
の膜厚を最適なものにできる。

【００９７】また、ゲート電極４４ｂとなる金属膜は、
第１の絶縁膜４３の存在によって結晶シリコン膜４２ａ
と直接コンタクトしていないので、シリサイド膜が形成
されることによる結晶シリコン膜４２ａの低抵抗化を防
止できる。

【００９８】更に、ゲート電極４４ｂとなる金属膜は、
表面が荒れた絶縁性基板４１でなく表面荒れがない第１
の絶縁膜４３上に形成されるので、ゲート電極４４ｂが
剥がれ易くなるという問題はない。

【００９９】本実施例を液晶表示装置に適用した例を図
９に示す。図中、５３はＩＴＯ電極を示し、５４はＴＦ
Ｔを保護するための保護膜を示している。第３の実施例
の左側のスタガ型ＴＦＴの構造は、第２の実施例の右側
のスタガ型ＴＦＴでも構わない。すなわち、ｎ⁺ 層をイ
オン注入法により形成するのではなく成膜法でも良い。
要は十分に低抵抗な半導体層が得られれば良い。

【０１００】図１０は、本発明の第４の実施例に係るア
クティブ型液晶表示装置の要部の形成方法を示す工程断
面図である。まず、図１０（ａ）に示すように、透明の
絶縁性基板６１上に、ＴＦＴの高抵抗半導体膜となる厚
さ５０ｎｍのポリシリコン膜を形成した後、これをフォ
トリソグラフィーによりパターニングし、所定形状のポ
リシリコン膜６２を得る。

【０１０１】ポリシリコン膜の成膜法としては、例え
ば、プラズマＣＶＤ法、ＬＰＣＶＤ法などのＣＶＤ法に
よりアモルファスシリコン膜を形成した後、このアモル
ファスシリコン膜を、エネルギービーム、例えば、レー
ザービームを用いたアニールにより結晶化し、ポリシリ
コン膜に変える。

【０１０２】また、他の成膜法として、ＳｉＨ₄ 、Ｓｉ
Ｆ₄ 、Ｈ₂ などを原料ガスとしたプラズマＣＶＤ法によ
り直接ポリシリコン膜を形成する。この後、画素電極と
なる厚さ１００ｎｍのＩＴＯ膜をスパッタ法により形成
した後、これをパターニングして画素電極６３を得る。
この画素電極６３は補助キャパシタの第１のキャパシタ
電極としても用いられる。なお、ポリシリコン膜６２と
画素電極６３の作成順序は逆であっても良い。

【０１０３】次に図１０（ｂ）に示すように、ゲート絶
縁膜および補助キャパシタのキャパシタ絶縁膜としての
厚さ１００ｎｍの絶縁膜６４を全面に形成する。この絶
縁膜６４は、例えば、シリコン酸化膜や、シリコン窒化
膜であり、その成膜法としては、例えば、ＣＶＤ法、プ
ラズマＣＶＤ、ＡＰＣＶＤ法法、ＥＣＲ−ＣＶＤ法を用
いる。

【０１０４】この後、ゲート電極、補助キャパシタの第
２のキャパシタ電極となる導電膜を全面に２００ｎｍの
厚さに形成した後、この導電膜をパターニングして、ゲ
ート電極６５、第２のキャパシタ電極６６を形成する。

【０１０５】上記導電膜としては、例えば、Ｍｏ−Ｔａ
合金、Ａｌ、Ａｌ−Ｔａ合金、Ｔａ、Ｗ、Ｍｏ−Ｗ合
金、これらのシリサイド、あるいは不純物（例えば、リ
ン、ヒ素、ボロン）をドープしたポリシリコン膜を用い
る。また、その表面は必要であれば陽極酸化により酸化
しても良い。更に、レーザーアニールにより結晶化した
ポリシリコンでも良い。

【０１０６】次に図１０（ｃ）に示すように、ゲート電
極６５およびレジストをマスクとして、ポリシリコン膜
６２に不純物を例えばイオン注入法を用いて導入し、ポ
リシリコン膜６２の一部にＬＤＤ領域６７，６８、ソー
ス領域６９およびドレイン領域７０を形成する。この
後、レーザーアニールなどの熱処理により、ポリシリコ
ン膜６２に導入された不純物を活性化する。

【０１０７】次に図１０（ｄ）に示すように、シリコン
酸化膜やシリコン窒化膜などからなり、層間絶縁膜７１
ａ，７１ｂ，７１ｃとなる絶縁膜をＣＶＤ法などにより
全面に形成した後、上記絶縁膜および絶縁膜６４をパタ
ーニングして、ゲート電極、ソース電極、ドレイン電極
および画素電極の取出し用ホールを形成する同時に、ゲ
ート絶縁膜６４ａ、キャパシタ絶縁膜６４ｃ、層間絶縁
膜７１ａ，７１ｂ，７１ｃ、６４ｂを形成する。

【０１０８】最後に、図１０（ｅ）に示すように、厚さ
３００ｎｍの金属膜を全面に形成した後、この金属膜を
パターニングして、ソース電極７２、ドレイン電極７３
を形成する。この後、必要であれば保護膜を形成する。

【０１０９】上記金属膜としては、例えば、Ｍｏ、Ａｌ
またはこれらの積層膜などを用い、その成膜法として
は、例えば、スパッタ法を用いる。本実施例によれば、
補助キャパシタは、第２のキャパシタ電極６６とキャパ
シタ絶縁膜６４ｃと画素電極６３（第１のキャパシタ電
極）とにより構成されている。

【０１１０】ここで、キャパシタ絶縁膜６４ｃは、ゲー
ト絶縁膜６４ａと同一の薄い絶縁膜から形成されている
ため、第２のキャパシタ電極６６が小さくても、容量を
大きくでき、微細化に有利である。また、このようにキ
ャパシタ電極６６を小さくできれば、高精細化に必要な
高開口率化を容易に行なえるようになる。

【０１１１】一方、従来の場合、図１３に示すように、
補助キャパシタは、第２のキャパシタ電極６６と層間絶
縁膜７１ｃ（キャパシタ絶縁膜）と画素電極６３（第１
のキャパシタ電極とにより構成されており、キャパシタ
絶縁膜７１ｃは、ＴＦＴの層間絶縁膜７１ａと同一の厚
い絶縁膜から形成されているため、十分な容量を確保す
るにはキャパシタ電極６６を大きく形成しなければなら
ず、微細化や高開口率化に不利である。

【０１１２】また、図１４に示すような従来の液晶表示
装置の場合、補助キャパシタは、第２のキャパシタ電極
６６とキャパシタ絶縁膜６４ｃと低抵抗半導体膜７４
（第１のキャパシタ電極）とにより構成されており、キ
ャパシタ絶縁膜６４ｃは、ゲート絶縁膜６４ａと同一の
薄い絶縁膜から形成されているため、上述した従来の液
晶表示装置の問題は存在しない。

【０１１３】しかしながら、この従来の液晶表示装置の
場合、半導体膜６９，６７，６２，６８，７０，７４は
同一の半導体膜から形成されており、低抵抗半導体膜７
４を形成するためのイオン注入工程と、ソース領域６
９、ドレイン領域７０およびＬＤＤ領域６７，６８を形
成するためのイオン注入工程とが別個の工程であるた
め、製造方法が複雑化するという問題がある。

【０１１４】一方、本実施例の場合、低抵抗半導体膜７
４（第１のキャパシタ電極）として画素電極６３を用い
ているので、第１のキャパシタ電極を形成するために新
たなイオン注入工程が付加され、製造方法が複雑化する
という問題は存在しない。

【０１１５】画素電極６３をキャパシタ電極として用い
ることができるのは、本実施例の場合、ＴＦＴの各領域
６９，６７，６４，６９，７０となるポリシリコン膜６
２をアモルファスシリコン膜にエネルギービームを照射
して形成しているため、ポリシリコン膜６２を低温プロ
セスで形成できるからである。このように低温プロセス
により、高温プロセスが不向きであるＩＴＯ（画素電
極）をポリシリコン膜６２の前に形成できるようにな
り、ＩＴＯ（画素電極）をキャパシタ電極として用いる
ことが可能になる。

【０１１６】図１１は、本発明の第５の実施例に係るア
クティブ型液晶表示装置の要部を示す断面図である。本
実施例のアクティブ型液晶表示装置が第４の実施例のそ
れと異なる点は、絶縁膜７１ａ，７１ｂ，７１ｃが分離
されておらず、同様に、絶縁膜６４ａ，６４ｂも分離さ
れていないことにある。

【０１１７】このような構成のアクティブ型液晶表示装
置の製造方法を以下に説明する。まず、絶縁性基板６１
上にＩＴＯからなる厚さ１００ｎｍの画素電極６３を形
成する。

【０１１８】次にソース領域６９、ドレイン領域７０、
ＬＤＤ領域６７，６８となるポリシリコン膜を例えば５
０ｎｍの厚さに形成した後、フォトリソグラフィーによ
り所定の形状にパターニングする。

【０１１９】このポリシリコン膜は、例えば、プラズマ
ＣＶＤ法、ＬＰＣＶＤ法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜をレー
ザーアニールにより結晶化することにより得られる。ま
た、ＳｉＨ₄ 、ＳｉＦ₄ 、Ｈ₂ などを原料ガスとしたプ
ラズマＣＶＤ法により直接形成しても良い。

【０１２０】次にゲート絶縁膜および補助キャパシタの
キャパシタ絶縁膜としての厚さ１００ｎｍの絶縁膜６４
を全面に形成する。この絶縁膜６４は、例えば、シリコ
ン酸化膜や、シリコン窒化膜であり、その成膜法として
は、例えば、ＣＶＤ法、プラズマＣＶＤ、ＥＣＲ−ＣＶ
Ｄ法を用いる。

【０１２１】この後、ゲート電極、補助キャパシタの第
２のキャパシタ電極となる導電膜を全面に２００ｎｍの
厚さに形成した後、この導電膜をパターニングして、ゲ
ート電極６５、第２のキャパシタ電極６６を形成する。

【０１２２】上記導電膜としては、例えば、Ｍｏ−Ｔａ
合金、Ａｌ、Ａｌ−Ｔａ合金、Ｔａ、Ｗ、Ｍｏ−Ｗ合
金、これらのシリサイド、あるいは不純物（例えば、リ
ン、ヒ素、ボロン）をドープしたポリシリコン膜を用い
る。また、その表面は必要であれば陽極酸化により酸化
しても良い。更に、レーザーアニールにより結晶化した
ポリシリコンでも良い。また、ゲート電極と第２のキャ
パシタ電極とを別材料で形成しても良い。

【０１２３】次にゲート電極６５およびレジストをマス
クとして、ポリシリコン膜６２に不純物を例えばイオン
注入法を用いて導入し、ポリシリコン膜６２の一部にＬ
ＤＤ領域６７，６８、ソース領域６９およびドレイン領
域７０を形成する。この後、レーザーアニールなどの熱
処理により、ポリシリコン膜６２に導入された不純物を
活性化する。

【０１２４】次にシリコン酸化膜やシリコン窒化膜など
からなる層間絶縁膜７１をＣＶＤ法等の成膜法により全
面に形成した後、層間絶縁膜７１および絶縁膜６４をパ
ターニングして、ゲート電極６５、ソース電極７２の取
出し用ホールを形成する。

【０１２５】最後に、厚さ３００ｎｍの金属膜を全面に
形成し、この金属膜をパターニングして、ソース電極７
２を形成する。この後、必要であれば保護膜を形成す
る。図１２は、本発明の第６の実施例に係るアクティブ
型液晶表示装置の要部を示す断面図である。

【０１２６】本実施例のアクティブ型液晶表示装置が第
５の実施例のそれと異なる点は、ソース領域６９、ドレ
イン領域７０、ＬＤＤ領域６７，６８となるポリシリコ
ン膜６２を形成した後、画素電極６３を形成したことに
ある。このアクティブ型液晶表示装置の製造方法は、画
素電極６３、上記ポリシリコン膜６２の形成順序が異な
る点を除いて、第４の実施例と基本的に同じである。

【０１２７】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、絶縁性基板
１上に直接第１の絶縁膜３やアモルファスシリコン膜２
を形成したが、図３に示すように、絶縁性基板１上に絶
縁膜２１を介して形成しても良い。なお、図３中、１３
はＩＴＯ電極を示し、１４はＴＦＴを保護するための保
護膜を示している。また、この図３の液晶表示装置で
は、コプラナ型ＴＦＴのドレイン電極１０と逆スタガ型
ＴＦＴのソース電極１１とが接続されている。

【０１２８】また、上記実施例では、図１（ａ）の工程
で、コプラナ型ＴＦＴの高抵抗半導体膜となる半導体膜
として所定形状のアモルファスシリコン膜２を形成した
が、その代わりに、所定形状の多結晶シリコン膜を形成
しても良い。この多結晶シリコン膜の形成は、例えば、
ＳｉＨ₄ ＋ＳｉＦ₄ ＋Ｈ₂ などを原料としたプラズマＣ
ＶＤ法や、ＳｉＨ₄ やＳｉ₂ Ｈ₆ などを原料としてＬＰ
ＣＶＤ法などにより多結晶シリコン膜を成膜した後、パ
ターニングを行なえば良い。

【０１２９】また、上記実施例では、画素部がａ−Ｓｉ
ＴＦＴの場合について説明したが、他の半導体膜を使っ
たＴＦＴ、例えば、多結晶ＳｉＴＦＴにも適用できる。
また、それぞれの高抵抗半導体膜の材料が異なる場合に
も有効である。

【０１３０】また、画素部の逆スタガ型ＴＦＴは、自己
整合的に形成したものであっても良い。この場合、スル
ープットが上がる。一方、駆動部のコプラナ型ＴＦＴ
は、ゲート電極を二つ持ったダブルゲート構造であって
も良いし、また、ドレイン領域がＬＤＤ構造になってい
ても良い。これにより、ＴＦＴの特性が良くなり、表示
品質があがる。

【０１３１】また、上記実施例ではＬＣＤについて説明
したが、本発明は異なる種類のＴＦＴが形成されていれ
ば、他のデバイスにも適用できる。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。

【０１３２】

【発明の効果】以上詳述したように本発明によれば、第
１種の薄膜トランジスタの下部絶縁膜と第２種の薄膜ト
ランジスタのゲート絶縁膜とが同一の第１の絶縁膜、且
つ第１種の薄膜トランジスタのゲート絶縁膜と第２種の
薄膜トランジスタの上部絶縁膜とが同一の第２の絶縁膜
で形成しているので、第１種の薄膜トランジスタのゲー
ト絶縁膜と第２種の薄膜トランジスタのゲート絶縁膜と
が別個の絶縁膜になり、第１種の薄膜トランジスタのゲ
ート絶縁膜および第２種の薄膜トランジスタのゲート絶
縁膜の膜厚を最適なものにできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るアクティブ型液晶
表示装置の形成方法を示す前半の工程断面図。

【図２】本発明の第２の実施例に係るアクティブ型液晶
表示装置の形成方法を示す後半の工程断面図。

【図３】図１のアクティブ型液晶表示装置の変形例を示
す断面図。

【図４】本発明の第２の実施例に係るアクティブ型液晶
表示装置の前半の形成方法を示す工程断面図

【図５】本発明の第２の実施例に係るアクティブ型液晶
表示装置の後半の形成方法を示す工程断面図

【図６】本発明の第２の実施例に係るアクティブ型液晶
表示装置の構成を示す断面図

【図７】本発明の第３の実施例に係るアクティブ型液晶
表示装置の前半の形成方法を示す工程断面図

【図８】本発明の第３の実施例に係るアクティブ型液晶
表示装置の後半の形成方法を示す工程断面図

【図９】本発明の第３の実施例に係るアクティブ型液晶
表示装置の構成を示す断面図

【図１０】本発明の第４の実施例に係るアクティブ型液
晶表示装置の形成方法を示す工程断面図

【図１１】本発明の第５の実施例に係るアクティブ型液
晶表示装置の要部を示す断面図

【図１２】本発明の第６の実施例に係るアクティブ型液
晶表示装置の要部を示す断面図

【図１３】従来のアクティブ型液晶表示装置の要部を示
す断面図

【図１４】従来の他のアクティブ型液晶表示装置の要部
を示す断面図

【図１５】従来のアクティブ型液晶表示装置の要部の形
成方法を示す前半の工程断面図

【図１６】従来のアクティブ型液晶表示装置の要部の形
成方法を示す後半の工程断面図

【符号の説明】

１…絶縁性基板２…アモルファスシリコン膜２ａ…結晶シリコン膜３…第１の絶縁膜３ａ…ゲート絶縁膜３ｂ…下部絶縁膜４ａ，４ｂ…ゲート電極５…第２の絶縁膜５ａ…層間絶縁膜５ｂ…ゲート絶縁膜６…アモルファスシリコン膜７…保護膜８…ｎ⁺ 型アモルファスシリコン膜９…ソース電極１０…ドレイン電極１１…ソース電極１２…ドレイン電極１３…ＩＴＯ電極１４…保護膜２１…絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者川久慶人神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】基板上に設けられた第１種の薄膜トランジ
スタと、基板上に設けられた第２種の薄膜トランジスタとを具備
してなり、前記第１種の薄膜トランジスタの下部には下部絶縁膜が
設けられ、この下部絶縁膜と前記第２種の薄膜トランジ
スタのゲート絶縁膜とが、前記基板上に形成された同一
の第１の絶縁膜からなることを特徴とする半導体装置。
【請求項２】基板上にマトリクス配列された画素電極、
各画素電極に設けられたスイッチング素子としての第１
種の薄膜トランジスタとからなる画素部と、第２種の薄膜トランジスタからなり、前記第１種の薄膜
トランジスタを駆動するための駆動部とを具備してな
り、前記第１種の薄膜トランジスタの下部には下部絶縁膜が
設けられ、この下部絶縁膜と前記第２種の薄膜トランジ
スタのゲート絶縁膜とが、前記基板上に形成された同一
の第１の絶縁膜からなり、且つ前記第２種の薄膜トランジスタの上部には上部絶縁
膜が設けられ、この上部絶縁膜と前記第１種の薄膜トラ
ンジスタのゲート絶縁膜とが、前記基板上に形成された
同一の第２の絶縁膜からなることを特徴とする半導体装
置。
【請求項３】基板上にマトリクス配列された画素電極、
各画素電極に設けられたスイッチング素子としてのスタ
ガ型薄膜トランジスタとからなる画素部と、コプラナ型薄膜トランジスタからなり、前記スタガ型薄
膜トランジスタを駆動するための駆動部とを具備してな
り、前記スタガ型薄膜トランジスタの下部には下部絶縁膜が
設けられ、この下部絶縁膜と前記コプラナ型薄膜トラン
ジスタのゲート絶縁膜とが、前記基板上に形成された同
一の第１の絶縁膜からなることを特徴とする半導体装
置。
【請求項４】基板上にマトリクス配列された画素電極、
各画素電極に設けられたスイッチング素子としての逆ス
タガ型薄膜トランジスタとからなる画素部と、スタガ型薄膜トランジスタからなり、前記逆スタガ型薄
膜トランジスタを駆動するための駆動部とを具備してな
り、前記逆スタガ型薄膜トランジスタの下部には下部絶縁膜
が設けられ、この下部絶縁膜と前記スタガ型薄膜トラン
ジスタのゲート絶縁膜とが、前記基板上に形成された同
一の第１の絶縁膜からなることを特徴とする半導体装
置。
【請求項５】基板上にマトリクス配列された画素電極、
各画素電極に設けられたスイッチング素子としての逆ス
タガ型薄膜トランジスタとからなる画素部と、コプラナ型薄膜トランジスタからなり、前記逆スタガ型
薄膜トランジスタを駆動するための駆動部とを具備して
なり、前記逆スタガ型薄膜トランジスタの下部には下部絶縁膜
が設けられ、この下部絶縁膜と前記コプラナ型薄膜トラ
ンジスタのゲート絶縁膜とが、前記基板上に形成された
同一の第１の絶縁膜からなることを特徴とする半導体装
置。
【請求項６】基板上にマトリクス配列された画素電極、
各画素電極に設けられたスイッチング素子としての逆ス
タガ型薄膜トランジスタとからなる画素部と、コプラナ型薄膜トランジスタからなり、前記逆スタガ型
薄膜トランジスタを駆動するための駆動部とを具備して
なり、前記逆スタガ型薄膜トランジスタの下部には下部絶縁膜
が設けられ、この下部絶縁膜と前記コプラナ型薄膜トラ
ンジスタのゲート絶縁膜とが、前記基板上に形成された
同一の第１の絶縁膜からなり、且つ前記コプラナ型薄膜トランジスタの上部には上部絶
縁膜が設けられ、この上部絶縁膜と前記逆スタガ型薄膜
トランジスタのゲート絶縁膜とが、前記基板上に形成さ
れた同一の第２の絶縁膜からなることを特徴とする半導
体装置。
【請求項７】前記逆スタガ型薄膜トランジスタのゲート
電極と前記コプラナ型薄膜トランジスタのゲート電極と
が、前記第１の絶縁膜上に形成された同一の導電膜から
なることを特徴とする請求項６に記載の半導体装置。