JPH0789571B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0789571B2 JPH0789571B2 JP60080614A JP8061485A JPH0789571B2 JP H0789571 B2 JPH0789571 B2 JP H0789571B2 JP 60080614 A JP60080614 A JP 60080614A JP 8061485 A JP8061485 A JP 8061485A JP H0789571 B2 JPH0789571 B2 JP H0789571B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- insulating film
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置の製造方法に関し、特に微細な
EPROMセル等の製造に使用されるものである。
EPROMセル等の製造に使用されるものである。
従来、EPROMセルは第２図は（ａ）及び（ｂ）に示すよ
うな方法により製造されている。
うな方法により製造されている。
まず、例えばｐ型シリコン基板１主面に熱酸化膜を形成
した後、全面に第１の多結晶シリコン膜を堆積し、その
一部を選択的にエッチングして分離する。次に、第１の
多結晶シリコン膜の表面にポリシリコン酸化膜を形成し
た後、全面に第２の多結晶シリコン膜を堆積する。つづ
いて、第２の多結晶シリコン膜上にホトレジストパター
ンを形成した後、第２の多結晶シリコン膜、ポリシリコ
ン酸化膜、第１の多結晶シリコン膜及び熱酸化膜を反応
性イオンエッチング法（RIE法）によりパターニングし
て基板１上にゲート酸化膜２、フローティングゲート
３、ポリシリコン酸化膜４及びコントロールゲート５を
順次積層して形成する（第２図（ａ）図示）。
した後、全面に第１の多結晶シリコン膜を堆積し、その
一部を選択的にエッチングして分離する。次に、第１の
多結晶シリコン膜の表面にポリシリコン酸化膜を形成し
た後、全面に第２の多結晶シリコン膜を堆積する。つづ
いて、第２の多結晶シリコン膜上にホトレジストパター
ンを形成した後、第２の多結晶シリコン膜、ポリシリコ
ン酸化膜、第１の多結晶シリコン膜及び熱酸化膜を反応
性イオンエッチング法（RIE法）によりパターニングし
て基板１上にゲート酸化膜２、フローティングゲート
３、ポリシリコン酸化膜４及びコントロールゲート５を
順次積層して形成する（第２図（ａ）図示）。
次いで、コントロールゲート５をマスクとして例えばヒ
素をイオン注入する。つづいて、例えば1000℃の酸化雰
囲気中で熱処理することにより、露出したフローティン
グゲート３、コントロールゲート５及び基板１の表面に
熱酸化膜６を形成するとともに、ヒ素を活性化してn+型
ソース、ドレイン領域７、８を形成する（同図（ｂ）図
示）。
素をイオン注入する。つづいて、例えば1000℃の酸化雰
囲気中で熱処理することにより、露出したフローティン
グゲート３、コントロールゲート５及び基板１の表面に
熱酸化膜６を形成するとともに、ヒ素を活性化してn+型
ソース、ドレイン領域７、８を形成する（同図（ｂ）図
示）。
EPROMセルのデータ保持特性を考えた場合、フローティ
ングゲート３のエッジにおける熱酸化膜６の耐圧が大き
な問題となる。この熱酸化膜６の耐圧を向上するために
は950℃以上の温度で熱酸化を行ない、熱酸化膜６の膜
質を向上する必要がある。
ングゲート３のエッジにおける熱酸化膜６の耐圧が大き
な問題となる。この熱酸化膜６の耐圧を向上するために
は950℃以上の温度で熱酸化を行ない、熱酸化膜６の膜
質を向上する必要がある。
ところが、950℃以上の温度で熱処理を行なうと、ソー
ス、ドレイン領域７、８の横方向の拡散長が長くなる。
このため、フローティングゲート３のゲート長が2mm以
下と微細になった場合、パンチスルーが発生し、セント
ランジスタが正常に動作しなくなるおそれがある。
ス、ドレイン領域７、８の横方向の拡散長が長くなる。
このため、フローティングゲート３のゲート長が2mm以
下と微細になった場合、パンチスルーが発生し、セント
ランジスタが正常に動作しなくなるおそれがある。
本発明は上記欠点を解消するためになされたものであ
り、ゲート長が2mm以下と微細になっても良好なデータ
保持特性を維持するとともに、正常なセルトランジスタ
動作を示す半導体記憶装置を製造し得る方法を提供しよ
うとするものである。
り、ゲート長が2mm以下と微細になっても良好なデータ
保持特性を維持するとともに、正常なセルトランジスタ
動作を示す半導体記憶装置を製造し得る方法を提供しよ
うとするものである。
本発明の半導体記憶装置の製造方法は、通常の工程に従
い、第１導電型の半導体基板主面上に第１の絶縁膜、ゲ
ート長が2mm以下の第１のゲート電極、第２の絶縁膜及
び第２のゲート電極を順次積層して形成した後、950℃
以上の温度で酸化を行ない、露出した第１のゲート電
極、第２のゲート電極及び基板表面に熱酸化膜を形成
し、更に第２のゲート電極をマスクとして第２導電型の
不純物をイオン注入した後、950℃以下の温度で熱処理
を行ない、不純物を活性化して第２導電型のソース、ド
レイン領域を形成することを特徴とするものである。
い、第１導電型の半導体基板主面上に第１の絶縁膜、ゲ
ート長が2mm以下の第１のゲート電極、第２の絶縁膜及
び第２のゲート電極を順次積層して形成した後、950℃
以上の温度で酸化を行ない、露出した第１のゲート電
極、第２のゲート電極及び基板表面に熱酸化膜を形成
し、更に第２のゲート電極をマスクとして第２導電型の
不純物をイオン注入した後、950℃以下の温度で熱処理
を行ない、不純物を活性化して第２導電型のソース、ド
レイン領域を形成することを特徴とするものである。
このような方法によれば、まず950℃以上の高温酸化に
より第１のゲート電極（フローティングゲート）等の露
出面に熱酸化膜を形成するので、膜質のよい熱酸化膜を
形成でき、良好なゲータ保存特性を維持することができ
る。次いで、不純物をイオン注入した後、950℃以下の
低温熱処理行うので、ソース、ドレイン領域の横方向の
拡散長を抑制することができ、ゲート長が２μｍ以下と
短くなっても良好なセルトランジスタを特性を得ること
ができる。
より第１のゲート電極（フローティングゲート）等の露
出面に熱酸化膜を形成するので、膜質のよい熱酸化膜を
形成でき、良好なゲータ保存特性を維持することができ
る。次いで、不純物をイオン注入した後、950℃以下の
低温熱処理行うので、ソース、ドレイン領域の横方向の
拡散長を抑制することができ、ゲート長が２μｍ以下と
短くなっても良好なセルトランジスタを特性を得ること
ができる。
以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
て説明する。なお、第１図（ａ）〜（ｄ）には２ビット
分のメモリセル領域を示す。
て説明する。なお、第１図（ａ）〜（ｄ）には２ビット
分のメモリセル領域を示す。
まず、ｐ型シリコン基板11表面に選択酸化法によりフィ
ールド酸化膜12を形成した後、熱酸化を行ない、膜厚20
0Åのゲート酸化膜13を形成する。次に、全面に膜厚400
0Åの第１の多結晶シリコン膜14を堆積した後、POCl3雰
囲気中、900℃で50分間熱処理し、第１の多結晶シリコ
ン膜14にリンをドープする。つづいて、第１の多結晶シ
リコン14の一部を選択的にエッシングして分離する。つ
づいて、熱酸化を行ない、第１の多結晶シリコン膜14表
面に膜厚300Åのポリシリコン酸化膜15を形成する。つ
づいて、全面に膜厚3500Åの第２の多結晶シリコン膜16
を堆積した後、POCl3雰囲気中、900℃で35分間熱処理
し、第２の多結晶シリコン膜16にリンをドープする。
（第１図（ａ）図示）。
ールド酸化膜12を形成した後、熱酸化を行ない、膜厚20
0Åのゲート酸化膜13を形成する。次に、全面に膜厚400
0Åの第１の多結晶シリコン膜14を堆積した後、POCl3雰
囲気中、900℃で50分間熱処理し、第１の多結晶シリコ
ン膜14にリンをドープする。つづいて、第１の多結晶シ
リコン14の一部を選択的にエッシングして分離する。つ
づいて、熱酸化を行ない、第１の多結晶シリコン膜14表
面に膜厚300Åのポリシリコン酸化膜15を形成する。つ
づいて、全面に膜厚3500Åの第２の多結晶シリコン膜16
を堆積した後、POCl3雰囲気中、900℃で35分間熱処理
し、第２の多結晶シリコン膜16にリンをドープする。
（第１図（ａ）図示）。
次いで、第２の多結晶シリコン膜16上にホトレジストパ
ターン17を形成した後、これをマスクとして反応性イオ
ンエッチング法（RIE法）により第２の多結晶シリコン
膜16を、フッ化アンモニウム溶液によりポリシリコン酸
化膜15を、RIE法により第１の多結晶シリコン膜14を、
フッ化アンモニウム溶液によりゲート酸化膜13を順次エ
ッチングして、基板11上にゲート酸化膜13、フローティ
ングゲート18、ポリシリコン酸化膜15及びコントロール
ゲート19を順次積層して形成する。この際、フローティ
ングゲート18のゲート長は２μｍ以下とする（同図
（ｂ）図示）。
ターン17を形成した後、これをマスクとして反応性イオ
ンエッチング法（RIE法）により第２の多結晶シリコン
膜16を、フッ化アンモニウム溶液によりポリシリコン酸
化膜15を、RIE法により第１の多結晶シリコン膜14を、
フッ化アンモニウム溶液によりゲート酸化膜13を順次エ
ッチングして、基板11上にゲート酸化膜13、フローティ
ングゲート18、ポリシリコン酸化膜15及びコントロール
ゲート19を順次積層して形成する。この際、フローティ
ングゲート18のゲート長は２μｍ以下とする（同図
（ｂ）図示）。
次いで、前記ホトレジストパターン17を除去した後、酸
素雰囲気中、950℃で20分間熱処理を行ない、露出して
いるフローティングゲート18、コントロールゲート19及
び基板11表面に熱酸化膜20を形成する（同図（Ｃ）図
示）。
素雰囲気中、950℃で20分間熱処理を行ない、露出して
いるフローティングゲート18、コントロールゲート19及
び基板11表面に熱酸化膜20を形成する（同図（Ｃ）図
示）。
次いで、コントロールゲート19をマスクとしてヒ素を加
速エネルギー100keV、ドーズ量５×1015/cm-2の条件で
熱酸化膜20を通してイオン注入する。つづいて、窒素雰
囲気中、900℃で熱処理し、ヒ素を活性化してn+型ソー
ス、ドレイン領域21、22を形成する。つづいて、全面に
層間絶縁膜23を堆積した後、コンタクトホールを開孔す
る。つづいて、全面にAl膜を蒸着した後、パターニング
して配線24を形成し、EPROMセルを製造する（同図
（ｄ）図示）。
速エネルギー100keV、ドーズ量５×1015/cm-2の条件で
熱酸化膜20を通してイオン注入する。つづいて、窒素雰
囲気中、900℃で熱処理し、ヒ素を活性化してn+型ソー
ス、ドレイン領域21、22を形成する。つづいて、全面に
層間絶縁膜23を堆積した後、コンタクトホールを開孔す
る。つづいて、全面にAl膜を蒸着した後、パターニング
して配線24を形成し、EPROMセルを製造する（同図
（ｄ）図示）。
このような方法によれば、第１図（ｂ）までの工程でフ
ローティングゲート18及びコントロールゲート19を形成
した後、同図（ｃ）の工程で950℃において熱酸化を行
なっているので、形成される熱酸化膜20は膜質が良好で
あり、フローティングゲート18に蓄えられたデータの保
持特性を良好に維持することができる。また、同図
（ｄ）の工程でヒ素をイオン注入した後、900℃で熱処
理を行ない、ヒ素を活性化しているので、ソース、ドレ
イン領域21、22の横方向の拡散長を抑制することができ
る。このため、フローティングゲート18のゲート長が２
μｍ以下と微細になっても、パンチスルーを防止するこ
とができ、良好なセルトランジスタ特性を得ることがで
きる。
ローティングゲート18及びコントロールゲート19を形成
した後、同図（ｃ）の工程で950℃において熱酸化を行
なっているので、形成される熱酸化膜20は膜質が良好で
あり、フローティングゲート18に蓄えられたデータの保
持特性を良好に維持することができる。また、同図
（ｄ）の工程でヒ素をイオン注入した後、900℃で熱処
理を行ない、ヒ素を活性化しているので、ソース、ドレ
イン領域21、22の横方向の拡散長を抑制することができ
る。このため、フローティングゲート18のゲート長が２
μｍ以下と微細になっても、パンチスルーを防止するこ
とができ、良好なセルトランジスタ特性を得ることがで
きる。
なお、上記実施例では第１図（ｄ）の工程でヒ素をイオ
ン注入したが、ヒ素の代わりにリンをイオン注入しても
よい。また、上記実施例では第１図（ｄ）の工程でイオ
ン注入後の熱処理を窒素雰囲気中で行なったが、酸素雰
囲気又は窒素と酸素との混合雰囲気を用いてもよい。
ン注入したが、ヒ素の代わりにリンをイオン注入しても
よい。また、上記実施例では第１図（ｄ）の工程でイオ
ン注入後の熱処理を窒素雰囲気中で行なったが、酸素雰
囲気又は窒素と酸素との混合雰囲気を用いてもよい。
以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、フローティングゲートのゲート長が２μｍ以下
の微細なものでも、良好なデータ保持特性及びセルトラ
ンジスタ特性を期待することができ、半導体記憶装置の
高信頼化、高性能化を図ることができる等顕著な効果を
奏するものである。
よれば、フローティングゲートのゲート長が２μｍ以下
の微細なものでも、良好なデータ保持特性及びセルトラ
ンジスタ特性を期待することができ、半導体記憶装置の
高信頼化、高性能化を図ることができる等顕著な効果を
奏するものである。
第１図（ａ）〜（ｄ）は本発明の実施例におけるEPROM
セルの製造方法を示す断面図、第２図（ａ）及び（ｂ）
は従来のEPROMセルの製造方法を示す断面図である。 11……ｐ型シリコン基板、12……フィールド酸化膜、13
……ゲート酸化膜、14……第１の多結晶シリコン膜、15
……ポリシリコン酸化膜、16……第２の多結晶シリコン
酸化膜、17……ホトレジストパターン、18……フローテ
ィングゲート、19……コントロールゲート、20……熱酸
化膜、21、22……n+型ソース、ドレイン領域、23……層
間絶縁膜、24……配線。
セルの製造方法を示す断面図、第２図（ａ）及び（ｂ）
は従来のEPROMセルの製造方法を示す断面図である。 11……ｐ型シリコン基板、12……フィールド酸化膜、13
……ゲート酸化膜、14……第１の多結晶シリコン膜、15
……ポリシリコン酸化膜、16……第２の多結晶シリコン
酸化膜、17……ホトレジストパターン、18……フローテ
ィングゲート、19……コントロールゲート、20……熱酸
化膜、21、22……n+型ソース、ドレイン領域、23……層
間絶縁膜、24……配線。
Claims (4)
- 【請求項１】第１導電型の半導体基板主面に第１の絶縁
膜を形成する工程と、全面に第１のゲート電極材料を堆
積した後、その一部を選択的にエッチングする工程と、
該第１のゲート電極材料の表面に第２の絶縁膜を形成す
る工程と、全面に第２のゲート電極材料を堆積する工程
と、第２のゲート電極材料、第２の絶縁膜、第１のゲー
ト電極材料及び第１の絶縁膜をパターニングして基板上
に第１の絶縁膜、ゲート長が２μｍ以下の第１のゲート
電極、第２の絶縁膜及び第２のゲート電極を順次積層し
て形成する工程と、950℃以上の温度で酸化を行ない、
露出した第１のゲート電極、第２のゲート電極及び基板
表面に熱酸化膜を形成する工程と、前記第２のゲート電
極をマスクとして第２導電型の不純物をイオン注入する
工程と、950℃以下の温度で熱処理を行ない、不純物を
活性化して第２導電型のソース、ドレイン領域を形成す
る工程とを具備したことを特徴とする半導体記憶装置の
製造方法。 - 【請求項２】第２導電型の不純物がヒ素又はリンである
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置の製造方法。 - 【請求項３】950℃以下での熱処理を窒素もしくは酸素
雰囲気中又は窒素と酸素との混合雰囲気中で行なうこと
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置の製造方法。 - 【請求項４】第１のゲート電極をフローティングゲー
ト、第２のゲート電極をコントロールゲートとすること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080614A JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080614A JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239671A JPS61239671A (ja) | 1986-10-24 |
| JPH0789571B2 true JPH0789571B2 (ja) | 1995-09-27 |
Family
ID=13723213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080614A Expired - Lifetime JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789571B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693308B1 (fr) * | 1992-07-03 | 1994-08-05 | Commissariat Energie Atomique | Memoire eeprom a triples grilles et son procede de fabrication. |
| JPH0677440A (ja) * | 1992-08-27 | 1994-03-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754373A (en) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Manufacture of mos type semiconductor device |
| JPS59125665A (ja) * | 1983-01-06 | 1984-07-20 | Toshiba Corp | 半導体メモリ装置の製造方法 |
-
1985
- 1985-04-16 JP JP60080614A patent/JPH0789571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61239671A (ja) | 1986-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |