JPH0786339A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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Abstract
(57)【要約】
【目的】 半導体素子の電極に接続する配線の間隔を狭
め、かつ半導体素子実装部分を薄型化する。 【構成】 配線パターンのセカンドパッド（３）を具備
する配線基板（１）に、ファーストパッド（４）を有す
るベアＩＣチップ（２）を装着し、ファーストパッド
（４）とセカンドパッド（３）とを接続する半導体素子
の接続方法であって、ファーストパッド（４）とセカン
ドパッド（３）がほぼ同一平面に配置されるように、配
線基板（１）にベアＩＣチップ（２）を埋め込み、ファ
ーストパッド（４）とセカンドパッド（３）とを含む領
域に導電体層（５）を形成し、この導電体層（５）を選
択的にエッチング除去して、ファーストパッド（４）と
セカンドパッド（３）とを電気的に接続する。
め、かつ半導体素子実装部分を薄型化する。 【構成】 配線パターンのセカンドパッド（３）を具備
する配線基板（１）に、ファーストパッド（４）を有す
るベアＩＣチップ（２）を装着し、ファーストパッド
（４）とセカンドパッド（３）とを接続する半導体素子
の接続方法であって、ファーストパッド（４）とセカン
ドパッド（３）がほぼ同一平面に配置されるように、配
線基板（１）にベアＩＣチップ（２）を埋め込み、ファ
ーストパッド（４）とセカンドパッド（３）とを含む領
域に導電体層（５）を形成し、この導電体層（５）を選
択的にエッチング除去して、ファーストパッド（４）と
セカンドパッド（３）とを電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の接続方法
に関し、特にＩＣカードやメモリカードのようにＬＳＩ
等の半導体素子を搭載した薄型の電子装置において、配
線基板に半導体素子を埋め込み、ほぼ同一平面上に配置
された半導体素子の電極と配線パターンとの間に選択的
に導電体層を形成して配線接続を行なうことにより、半
導体素子実装部の配線ピッチを狭くしかつ実装部分を薄
型化する技術に関する。
に関し、特にＩＣカードやメモリカードのようにＬＳＩ
等の半導体素子を搭載した薄型の電子装置において、配
線基板に半導体素子を埋め込み、ほぼ同一平面上に配置
された半導体素子の電極と配線パターンとの間に選択的
に導電体層を形成して配線接続を行なうことにより、半
導体素子実装部の配線ピッチを狭くしかつ実装部分を薄
型化する技術に関する。
【０００２】
【従来の技術】近年、ＩＣチップ等の半導体素子が大型
化、多端子化し、その半導体素子を搭載した電子機器が
小型化、薄型化するにつれて、半導体素子を電子装置の
回路基板に、素子の信頼性を損なうことなく効率よく実
装できるような技術が強く要求されるようになってき
た。
化、多端子化し、その半導体素子を搭載した電子機器が
小型化、薄型化するにつれて、半導体素子を電子装置の
回路基板に、素子の信頼性を損なうことなく効率よく実
装できるような技術が強く要求されるようになってき
た。
【０００３】そのような半導体素子を実装する技術とし
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンとの配線接続を行って実装する方
法がある。この方法によれば、半導体素子を個別封止し
て、その外部接続端子を配線基板の配線パターンに半田
付することにより実装する場合と比べて、素子実装部分
の厚さを低減できかつ実装面積を縮小して高密度実装を
行うことが可能となり、また封止部材のコストを削減で
きる等の利点がある。
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンとの配線接続を行って実装する方
法がある。この方法によれば、半導体素子を個別封止し
て、その外部接続端子を配線基板の配線パターンに半田
付することにより実装する場合と比べて、素子実装部分
の厚さを低減できかつ実装面積を縮小して高密度実装を
行うことが可能となり、また封止部材のコストを削減で
きる等の利点がある。
【０００４】従来、このように半導体素子を配線基板に
直接実装する場合において、半導体素子の電極と配線パ
ターンとを接続する具体的な方法としては、図６に示す
ような、ワイヤボンディングによるものが一般的であっ
た。これは、配線基板８の配線パターンが形成されてい
る面にベアＩＣチップ２を接着し、このベアＩＣチップ
２のファーストパッド１０と配線パターンに形成された
セカンドパッド９とにＡｕ等の金属細線１１の両端を熱
圧着等により接続を行うものである。
直接実装する場合において、半導体素子の電極と配線パ
ターンとを接続する具体的な方法としては、図６に示す
ような、ワイヤボンディングによるものが一般的であっ
た。これは、配線基板８の配線パターンが形成されてい
る面にベアＩＣチップ２を接着し、このベアＩＣチップ
２のファーストパッド１０と配線パターンに形成された
セカンドパッド９とにＡｕ等の金属細線１１の両端を熱
圧着等により接続を行うものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士が接触する不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士が接触する不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
【０００６】また、配線パターンが形成された配線基板
の表面に半導体素子を搭載してワイヤボンディング接続
する場合、半導体素子実装部分の厚さは、最低限、配線
基板の厚さ、半導体素子自体の厚さ、さらにボンディン
グワイヤの一端を半導体素子の電極に圧着してから一旦
持ち上げ、半導体素子の角部に接触しないようにある程
度離れて形成されたセカンドパッドに他端を圧着するた
めに必要な半導体素子の上方の厚さが必要となる。従っ
て、配線基板に半導体素子を搭載してワイヤボンディン
グ接続する方法では、導体素子の実装部分を薄型化する
には限界があった。
の表面に半導体素子を搭載してワイヤボンディング接続
する場合、半導体素子実装部分の厚さは、最低限、配線
基板の厚さ、半導体素子自体の厚さ、さらにボンディン
グワイヤの一端を半導体素子の電極に圧着してから一旦
持ち上げ、半導体素子の角部に接触しないようにある程
度離れて形成されたセカンドパッドに他端を圧着するた
めに必要な半導体素子の上方の厚さが必要となる。従っ
て、配線基板に半導体素子を搭載してワイヤボンディン
グ接続する方法では、導体素子の実装部分を薄型化する
には限界があった。
【０００７】従って、本発明の目的は、半導体素子の電
極と配線パターンを接続するための配線ピッチを狭くす
ることである。
極と配線パターンを接続するための配線ピッチを狭くす
ることである。
【０００８】また、本発明の他の目的は、半導体素子を
配線基板へ実装した部分の厚さを薄型化することであ
る。
配線基板へ実装した部分の厚さを薄型化することであ
る。
【０００９】
【課題を解決するための手段】上記問題点の解決のた
め、本発明によれば、素子表面に電極を有する半導体素
子を配線基板に装着し、該半導体素子の電極と該電極に
対応する前記配線基板の配線パターンとを接続する半導
体素子の接続方法において、前記半導体素子の電極と該
電極に対応する配線パターンとがほぼ同一平面に配置さ
れるように、該半導体素子を前記配線基板に埋め込む段
階と、該配線基板の前記半導体素子の電極と配線パター
ンとを含む領域に導電体層を形成する段階と、該導電体
層を選択的にエッチング除去して、前記半導体素子の電
極と該電極に対応する配線パターンとを配線接続する段
階とを設けるものである。
め、本発明によれば、素子表面に電極を有する半導体素
子を配線基板に装着し、該半導体素子の電極と該電極に
対応する前記配線基板の配線パターンとを接続する半導
体素子の接続方法において、前記半導体素子の電極と該
電極に対応する配線パターンとがほぼ同一平面に配置さ
れるように、該半導体素子を前記配線基板に埋め込む段
階と、該配線基板の前記半導体素子の電極と配線パター
ンとを含む領域に導電体層を形成する段階と、該導電体
層を選択的にエッチング除去して、前記半導体素子の電
極と該電極に対応する配線パターンとを配線接続する段
階とを設けるものである。
【００１０】
【作用】このように、本発明によれば、配線基板に半導
体素子を埋め込んで半導体素子の電極と配線パターンと
をほぼ同一平面に位置するようにし、その半導体素子の
電極と配線パターンとを含む領域に導電体層を形成し、
この半導体素子の電極と配線パターンとを接続するため
の配線を形成する部分にエッチングレジストを形成し、
これをマスクとして導電体層の不要部分をエッチング除
去することにより、半導体素子の電極と配線パターンと
を接続する配線を形成することができる。従って、従来
のようにボンディングワイヤを使用して接続する場合の
ように、ワイヤの不要接触や接続不良が発生することな
く、半導体素子の電極に接続する配線の接続ピッチを大
幅に狭くすることができる。
体素子を埋め込んで半導体素子の電極と配線パターンと
をほぼ同一平面に位置するようにし、その半導体素子の
電極と配線パターンとを含む領域に導電体層を形成し、
この半導体素子の電極と配線パターンとを接続するため
の配線を形成する部分にエッチングレジストを形成し、
これをマスクとして導電体層の不要部分をエッチング除
去することにより、半導体素子の電極と配線パターンと
を接続する配線を形成することができる。従って、従来
のようにボンディングワイヤを使用して接続する場合の
ように、ワイヤの不要接触や接続不良が発生することな
く、半導体素子の電極に接続する配線の接続ピッチを大
幅に狭くすることができる。
【００１１】また、半導体素子を配線基板に埋め込むこ
とにより配線基板の素子実装面が平坦化し、また配線基
板の表面に薄く形成された導電体層で半導体素子の電極
と配線パターンとの接続を行っているため、半導体素子
実装部分が半導体素子自体の厚さや接続配線のスペース
のために厚くなることがなく、素子実装部分を大幅に薄
型化することができる。
とにより配線基板の素子実装面が平坦化し、また配線基
板の表面に薄く形成された導電体層で半導体素子の電極
と配線パターンとの接続を行っているため、半導体素子
実装部分が半導体素子自体の厚さや接続配線のスペース
のために厚くなることがなく、素子実装部分を大幅に薄
型化することができる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は本発明の一実施例に係わる半導体素子
の接続方法により接続が完了した半導体素子の実装部分
であり、アルミナやガラスエポキシからなる絶縁体基板
に配線パターンが形成された配線基板１にベアＩＣチッ
プ２が埋め込まれている。この配線基板１のベアＩＣチ
ップ２の周囲にはセカンドパッド３が形成されており、
ベアＩＣチップ２には配線基板１の配線パターンと接続
するためのファーストパッド４が形成されている。ベア
ＩＣチップ２はこのファーストパッド４とセカンドパッ
ド３の位置が、同一平面上になるような深さに埋め込ま
れている。配線基板１表面のセカンドパッド３とファー
ストパッド４との間には導電体層５が形成されおり、セ
カンドパッド３とファーストパッド４とを電気的に接続
している。
説明する。図１は本発明の一実施例に係わる半導体素子
の接続方法により接続が完了した半導体素子の実装部分
であり、アルミナやガラスエポキシからなる絶縁体基板
に配線パターンが形成された配線基板１にベアＩＣチッ
プ２が埋め込まれている。この配線基板１のベアＩＣチ
ップ２の周囲にはセカンドパッド３が形成されており、
ベアＩＣチップ２には配線基板１の配線パターンと接続
するためのファーストパッド４が形成されている。ベア
ＩＣチップ２はこのファーストパッド４とセカンドパッ
ド３の位置が、同一平面上になるような深さに埋め込ま
れている。配線基板１表面のセカンドパッド３とファー
ストパッド４との間には導電体層５が形成されおり、セ
カンドパッド３とファーストパッド４とを電気的に接続
している。
【００１３】次に、本発明の一実施例による半導体素子
の接続方法の各工程を図２〜図５を参照して具体的に説
明する。図２はベアＩＣチップ２が配線基板１の凹部に
埋め込まれた状態を示す。この配線基板１の凹部はベア
ＩＣチップ２の厚さと面積に対応する形状で、ドリルに
よる掘り出しやエッチングまたは窓開けした絶縁基板の
積層等により形成されたものである。この凹部にベアＩ
Ｃチップ２が、ファーストパッド４とセカンドパッド３
とが同一平面になるような深さに装着され接着されてい
る。またこの時、ベアＩＣチップ２と絶縁体基板の境界
部分に隙間ができる場合は、その隙間に低粘度のレジン
をディスペンス法などにより注入して表面を研磨し、フ
ァーストパッド４とセカンドパッド３の間の部分を平坦
化する。
の接続方法の各工程を図２〜図５を参照して具体的に説
明する。図２はベアＩＣチップ２が配線基板１の凹部に
埋め込まれた状態を示す。この配線基板１の凹部はベア
ＩＣチップ２の厚さと面積に対応する形状で、ドリルに
よる掘り出しやエッチングまたは窓開けした絶縁基板の
積層等により形成されたものである。この凹部にベアＩ
Ｃチップ２が、ファーストパッド４とセカンドパッド３
とが同一平面になるような深さに装着され接着されてい
る。またこの時、ベアＩＣチップ２と絶縁体基板の境界
部分に隙間ができる場合は、その隙間に低粘度のレジン
をディスペンス法などにより注入して表面を研磨し、フ
ァーストパッド４とセカンドパッド３の間の部分を平坦
化する。
【００１４】図３はメッキにより導電体層５を形成した
ようすを示し、ベアＩＣチップ２の表面にメッキレジス
ト６を塗布して、配線基板１表面のファーストパッド４
とセカンドパッド３とを含む領域にメッキによる導電体
層５を形成する。
ようすを示し、ベアＩＣチップ２の表面にメッキレジス
ト６を塗布して、配線基板１表面のファーストパッド４
とセカンドパッド３とを含む領域にメッキによる導電体
層５を形成する。
【００１５】次に、図４は導電体層５を選択的にエッチ
ング除去するためにエッチングレジストを形成したよう
すを示し、図３の工程で使用したベアＩＣチップ２表面
のメッキレジスト６を除去した後、エッチングレジスト
７をベアＩＣチップ２とファースパッド４とセカンドパ
ッド３の表面、および導電体層５のファースパッド４と
セカンドパッド３とを接続する配線を形成する部分に塗
布する。
ング除去するためにエッチングレジストを形成したよう
すを示し、図３の工程で使用したベアＩＣチップ２表面
のメッキレジスト６を除去した後、エッチングレジスト
７をベアＩＣチップ２とファースパッド４とセカンドパ
ッド３の表面、および導電体層５のファースパッド４と
セカンドパッド３とを接続する配線を形成する部分に塗
布する。
【００１６】さらに、図５は導電体層５を選択的にエッ
チング除去したようすを示し、図４の工程でエッチング
レジスト７が形成された配線基板１にエッチングを施し
て、ファーストパッド４とセカンドパッド３とを接続す
る配線を形成する部分以外の不要な導電体層５を除去す
る。この後、エッチングレジスト７を剥離して、図１に
示したような半導体素子の実装配線が完了する。
チング除去したようすを示し、図４の工程でエッチング
レジスト７が形成された配線基板１にエッチングを施し
て、ファーストパッド４とセカンドパッド３とを接続す
る配線を形成する部分以外の不要な導電体層５を除去す
る。この後、エッチングレジスト７を剥離して、図１に
示したような半導体素子の実装配線が完了する。
【００１７】以上のように、ベアＩＣチップ２を配線基
板１に埋め込んで、同一平面上に位置するファーストパ
ッド４とセカンドパッド３とを含む領域にに導電体層５
を形成し、この導電体層５のファーストパッド４とセカ
ンドパッド３とを接続する配線となる部分にエッチング
レジスト７を形成し、その後エッチングを施すことによ
りファーストパッド４とセカンドパッド３とを接続する
配線を、導電体層５から選択的に形成することができ
る。
板１に埋め込んで、同一平面上に位置するファーストパ
ッド４とセカンドパッド３とを含む領域にに導電体層５
を形成し、この導電体層５のファーストパッド４とセカ
ンドパッド３とを接続する配線となる部分にエッチング
レジスト７を形成し、その後エッチングを施すことによ
りファーストパッド４とセカンドパッド３とを接続する
配線を、導電体層５から選択的に形成することができ
る。
【００１８】従って、ボンディングワイヤ接続のような
不要接触や接続不良が生じることがなく、ファーストパ
ッド４とセカンドパッド３とを接続する配線の間隔を大
幅に狭くすることができる。例えば、ワイヤボンディン
グ接続の場合の接続ピッチは実用上２５０μｍ程度が限
界であったものを、例えば１００μｍ以下にまで狭くす
ることができる。従って、半導体素子から導出できる端
子数を大幅に増やすことができ、数百ピンクラスのＬＳ
Ｉにも対応することができる。
不要接触や接続不良が生じることがなく、ファーストパ
ッド４とセカンドパッド３とを接続する配線の間隔を大
幅に狭くすることができる。例えば、ワイヤボンディン
グ接続の場合の接続ピッチは実用上２５０μｍ程度が限
界であったものを、例えば１００μｍ以下にまで狭くす
ることができる。従って、半導体素子から導出できる端
子数を大幅に増やすことができ、数百ピンクラスのＬＳ
Ｉにも対応することができる。
【００１９】また、ファーストパッド４とセカンドパッ
ド３とを接続する導電体層５はメッキによって形成され
るので、同時に多数の電極を接続することが可能とな
る。
ド３とを接続する導電体層５はメッキによって形成され
るので、同時に多数の電極を接続することが可能とな
る。
【００２０】また、ベアＩＣチップ２は配線基板１に埋
め込まれており、ファーストパッド４とセカンドパッド
３の接続は、配線基板１の表面の薄い導電体層５で行わ
れるため、ベアＩＣチップ２自体の厚さやワイヤボンデ
ィングにより配線接続するための厚さが不要となり、半
導体素子の実装部分を極めて薄型化することができる。
め込まれており、ファーストパッド４とセカンドパッド
３の接続は、配線基板１の表面の薄い導電体層５で行わ
れるため、ベアＩＣチップ２自体の厚さやワイヤボンデ
ィングにより配線接続するための厚さが不要となり、半
導体素子の実装部分を極めて薄型化することができる。
【００２１】なお、本実施例では、セカンドパッドが形
成された絶縁体基板に凹部を形成し、その凹部に半導体
素子を埋め込んでファーストパッドとセカンドパッドと
が同一平面上に位置するようにしているが、まず平坦な
基板上に半導体素子を装着し、その後に半導体素子の厚
さと同じ高さになるまで半導体素子の周囲に絶縁体層を
積層し、その上に配線パターンと接続するセカンドパッ
ドを形成することによって、ファーストパッドとセカン
ドパッドとが同一平面になるようにしてもよい。
成された絶縁体基板に凹部を形成し、その凹部に半導体
素子を埋め込んでファーストパッドとセカンドパッドと
が同一平面上に位置するようにしているが、まず平坦な
基板上に半導体素子を装着し、その後に半導体素子の厚
さと同じ高さになるまで半導体素子の周囲に絶縁体層を
積層し、その上に配線パターンと接続するセカンドパッ
ドを形成することによって、ファーストパッドとセカン
ドパッドとが同一平面になるようにしてもよい。
【００２２】
【発明の効果】以上のように、本発明によれば、配線基
板に実装した半導体素子の電極と配線パターンとを接続
する配線を、配線基板表面に積層した導電体層を配線を
エッチングによりパターンを形成しているので、ワイヤ
ボンディング接続のような不要接触や接続不良が発生す
ることなく、半導体素子の電極と配線パターンとを接続
する配線ピッチを大幅に狭くすることができる。従っ
て、半導体素子から導出する端子数を大幅に増やすこと
ができる。
板に実装した半導体素子の電極と配線パターンとを接続
する配線を、配線基板表面に積層した導電体層を配線を
エッチングによりパターンを形成しているので、ワイヤ
ボンディング接続のような不要接触や接続不良が発生す
ることなく、半導体素子の電極と配線パターンとを接続
する配線ピッチを大幅に狭くすることができる。従っ
て、半導体素子から導出する端子数を大幅に増やすこと
ができる。
【００２３】また、半導体素子は配線基板に埋め込ま
れ、半導体素子の電極と配線パターンとの接続は配線基
板表面に薄く形成した導電体層で行うため、半導体素子
の実装部分が半導体素子の厚さやボンディングワイヤの
ために厚くなることがなく、素子実装部分を大幅に薄型
化することが可能となる。
れ、半導体素子の電極と配線パターンとの接続は配線基
板表面に薄く形成した導電体層で行うため、半導体素子
の実装部分が半導体素子の厚さやボンディングワイヤの
ために厚くなることがなく、素子実装部分を大幅に薄型
化することが可能となる。
【００２４】また、半導体素子の電極と配線パターンと
の接続は、メッキにより形成された導電体層を選択的に
エッチングして配線パターンを形成する厚膜技術により
行われるので、同時に多数の電極を接続することがで
き、半導体素子の配線接続工程を大幅に簡略化でき、半
導体素子の実装効率を大幅に高めることができる。
の接続は、メッキにより形成された導電体層を選択的に
エッチングして配線パターンを形成する厚膜技術により
行われるので、同時に多数の電極を接続することがで
き、半導体素子の配線接続工程を大幅に簡略化でき、半
導体素子の実装効率を大幅に高めることができる。
【図１】本発明の一実施例に係る半導体素子の接続方法
により接続が行われたベアＩＣチップ付近の様子を示す
断面図である。
により接続が行われたベアＩＣチップ付近の様子を示す
断面図である。
【図２】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
における一工程を示す部分断面図である。
【図３】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
における一工程を示す部分断面図である。
【図４】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
における一工程を示す部分断面図である。
【図５】本発明の一実施例に係る半導体素子の接続方法
における一工程を示す部分断面図である。
における一工程を示す部分断面図である。
【図６】従来の半導体素子の接続方法を示す部分断面図
である。
である。
１ 配線基板 ２ ベアＩＣチップ ３、９ セカンドパッド ４、１０ ファーストパッド ５ 導電体層 ６ メッキレジスト ７ エッチングレジスト ８ 配線基板 １１ ボンディングワイヤ
Claims (1)
- 【請求項１】 素子表面に電極を有する半導体素子を配
線基板に装着し、該半導体素子の電極と該電極に対応す
る前記配線基板の配線パターンとを接続する半導体素子
の接続方法であって、 前記半導体素子の電極と該電極に対応する配線パターン
とがほぼ同一平面に配置されるように、該半導体素子を
前記配線基板に埋め込む段階と、該配線基板の前記半導
体素子の電極と配線パターンとを含む領域に導電体層を
形成する段階と、該導電体層を選択的にエッチング除去
して、前記半導体素子の電極と該電極に対応する配線パ
ターンとを配線接続する段階とを含むことを特徴とする
半導体素子の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184424A JPH0786339A (ja) | 1993-06-29 | 1993-06-29 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184424A JPH0786339A (ja) | 1993-06-29 | 1993-06-29 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786339A true JPH0786339A (ja) | 1995-03-31 |
Family
ID=16152918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184424A Pending JPH0786339A (ja) | 1993-06-29 | 1993-06-29 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173214A (ja) * | 2004-12-14 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1993
- 1993-06-29 JP JP5184424A patent/JPH0786339A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173214A (ja) * | 2004-12-14 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4619104B2 (ja) * | 2004-12-14 | 2011-01-26 | パナソニック株式会社 | 半導体装置 |
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