JPH0769896B2 - ベクトル処理システム - Google Patents
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- JPH0769896B2 JPH0769896B2 JP63280997A JP28099788A JPH0769896B2 JP H0769896 B2 JPH0769896 B2 JP H0769896B2 JP 63280997 A JP63280997 A JP 63280997A JP 28099788 A JP28099788 A JP 28099788A JP H0769896 B2 JPH0769896 B2 JP H0769896B2
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- 238000000034 method Methods 0.000 claims description 7
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8092—Array of vector units
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Description
【発明の詳細な説明】 〔概要〕 ベクトル処理システムにおいて，複数系のベクトルユニ
ットから複数の主記憶装置に対して行うベクトルエレメ
ントの並列アクセス処理の高速化と制御の簡単化を図る
ものであり， 各系のベクトルユニットのメモリアクセスにおける許可
タイミングの規定をなくし，またエレメントの順序を保
証するための制御を簡単化することを目的とし， 各系のベクトルユニットは，それぞれ１つないし複数の
エレメントを処理単位とするベクトルアクセス処理部
と,1つのベクトルアクセス命令を実行するための全エレ
メントに対するベクトルアドレスを発生するベクトルア
ドレス発生部と，上記複数個の主記憶装置の全てに対し
て接続され主記憶アクセスの優先順位制御を行う主記憶
アクセス制御部とを備え， ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させるとともに，自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
構成した。
ットから複数の主記憶装置に対して行うベクトルエレメ
ントの並列アクセス処理の高速化と制御の簡単化を図る
ものであり， 各系のベクトルユニットのメモリアクセスにおける許可
タイミングの規定をなくし，またエレメントの順序を保
証するための制御を簡単化することを目的とし， 各系のベクトルユニットは，それぞれ１つないし複数の
エレメントを処理単位とするベクトルアクセス処理部
と,1つのベクトルアクセス命令を実行するための全エレ
メントに対するベクトルアドレスを発生するベクトルア
ドレス発生部と，上記複数個の主記憶装置の全てに対し
て接続され主記憶アクセスの優先順位制御を行う主記憶
アクセス制御部とを備え， ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させるとともに，自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
構成した。
本発明はベクトル処理システムにおいて，複数系のベク
トルユニットから複数の主記憶装置に対して行うベクト
ルエレメントの並列アクセス処理の高速化と制御の簡単
化とを図るものである。
トルユニットから複数の主記憶装置に対して行うベクト
ルエレメントの並列アクセス処理の高速化と制御の簡単
化とを図るものである。
一般にパイプライン型のベクトル計算機では，パイプラ
インの数を多くすることにより，つまり同時に演算実行
できる要素（エレメント）の数を大きくすることによっ
て高速化が図られている。
インの数を多くすることにより，つまり同時に演算実行
できる要素（エレメント）の数を大きくすることによっ
て高速化が図られている。
また，主記憶装置では，インタリーブの数を多くすれば
するほど並列にメモリアクセスすることが可能となるた
め，高速化を図ることができる。
するほど並列にメモリアクセスすることが可能となるた
め，高速化を図ることができる。
ところでメモリアクセス制御では，メモリの使用状態の
チェックやまた同一バンクへのアクセスの競合あるいは
図示していない他のアクセス装置例えばスカラユニット
またはチャネル（I/O処理装置）等とのアクセスの競合
があることから優先順位制御が必要である。
チェックやまた同一バンクへのアクセスの競合あるいは
図示していない他のアクセス装置例えばスカラユニット
またはチャネル（I/O処理装置）等とのアクセスの競合
があることから優先順位制御が必要である。
しかしながら，並列処理可能なエレメント数を大きくす
ること，あるいはインタリーブを多くすることによっ
て，メモリ使用状態のチェック及び優先順位制御が複雑
になるとともに論理段数が大きくなるため，システムの
クロック周期の長さが増大し，高速化を阻害する原因と
なる。
ること，あるいはインタリーブを多くすることによっ
て，メモリ使用状態のチェック及び優先順位制御が複雑
になるとともに論理段数が大きくなるため，システムの
クロック周期の長さが増大し，高速化を阻害する原因と
なる。
第４図に従来のベクトル処理システムの１例の構成を示
す。
す。
第４図に示されているブロックの１は主記憶装置MSUA,2
は主記憶装置MSUB,3はベクトル命令制御部,4は０系のベ
クトルユニット,5は１系のベクトルユニット,41および5
1はベクトルアドレス発生部,42および52は主記憶アクセ
ス制御部,43および53はベクトルアドレス処理部,44およ
び54はベクトルレジスタVRである。なおその他各ブロッ
ク内に示されている要素については，以下に行う機能説
明の中で必要に応じて触れるものとする。
は主記憶装置MSUB,3はベクトル命令制御部,4は０系のベ
クトルユニット,5は１系のベクトルユニット,41および5
1はベクトルアドレス発生部,42および52は主記憶アクセ
ス制御部,43および53はベクトルアドレス処理部,44およ
び54はベクトルレジスタVRである。なおその他各ブロッ
ク内に示されている要素については，以下に行う機能説
明の中で必要に応じて触れるものとする。
MUSAおよびMSUBは，各々２つずつのメモリユニット（MU
−0,MU−１），（MU−2,MU−３）を含み，各系のベクト
ルユニットにより並列にアクセス可能にされている。
−0,MU−１），（MU−2,MU−３）を含み，各系のベクト
ルユニットにより並列にアクセス可能にされている。
ここでメモリアクセスは同時に４エレメントまたは可能
であり，この場合０系のベクトルユニットでは，エレメ
ント番号4n,4n＋１（ｎ＝0,1…）のエレメントを対象と
し,1系のベクトルユニット５では4n＋2,4n＋３のエレメ
ントを処理対象としている。
であり，この場合０系のベクトルユニットでは，エレメ
ント番号4n,4n＋１（ｎ＝0,1…）のエレメントを対象と
し,1系のベクトルユニット５では4n＋2,4n＋３のエレメ
ントを処理対象としている。
ベクトル命令制御部３からは，ベクトルアクセス命令の
実行時にそれぞれの系のベクトルアドレス発生部41,51,
ベクトルアクセス処理部43,53に対して，起動信号，オ
ペコード（OPC），先頭アドレス（LA），ディスタンス
（Ｄ），ベクトル長（Ｌ）等の制御情報を送出する。以
下の説明は，ベクトルデータのロードの場合についての
ものである。
実行時にそれぞれの系のベクトルアドレス発生部41,51,
ベクトルアクセス処理部43,53に対して，起動信号，オ
ペコード（OPC），先頭アドレス（LA），ディスタンス
（Ｄ），ベクトル長（Ｌ）等の制御情報を送出する。以
下の説明は，ベクトルデータのロードの場合についての
ものである。
０系のベクトルアドレス発生部41では,0エレメント,1エ
レメント（4n＋0,4n＋１エレメント）の各エレメントに
対するベクトルアドレスの発生を行う。発生されたこれ
らのエレメントは，それぞれレジスタRQA,RQBに設定さ
れ，主記憶アクセス制御部42のレジスタRQRA,RQRBにア
クセス要求として転送される。
レメント（4n＋0,4n＋１エレメント）の各エレメントに
対するベクトルアドレスの発生を行う。発生されたこれ
らのエレメントは，それぞれレジスタRQA,RQBに設定さ
れ，主記憶アクセス制御部42のレジスタRQRA,RQRBにア
クセス要求として転送される。
主記憶アクセス制御部42内の優先制御回路は，ディスタ
ンス（Ｄ）の大きさによってはレジスタRQRAもしくはRQ
RBのベクトルアドレスが同一メモリユニットまたは同一
MSUを指示している可能性があるため，優先制御により
いずれのアクセスをMSUへ出力するかを決める。
ンス（Ｄ）の大きさによってはレジスタRQRAもしくはRQ
RBのベクトルアドレスが同一メモリユニットまたは同一
MSUを指示している可能性があるため，優先制御により
いずれのアクセスをMSUへ出力するかを決める。
ここでレジスタRQRAとRQRBのベクトルアドレスがそれぞ
れ別のMSUを指示しているようなアクセスであれば,RQRA
とRQRBのベクトルアドレスにより同時にメモリアクセス
を行うことができ，それぞれレジスタMSA,MSBを介してM
SRQA,MSRQBとしてMSUA,MSUBへ送出される。
れ別のMSUを指示しているようなアクセスであれば,RQRA
とRQRBのベクトルアドレスにより同時にメモリアクセス
を行うことができ，それぞれレジスタMSA,MSBを介してM
SRQA,MSRQBとしてMSUA,MSUBへ送出される。
このように優先制御回路で受け付けられたアクセス要求
は,MSRQA,MSRQBとしてMSUA,MSUBに送られ，起動が行わ
れるが，例えばMSUA側にしてみれば，ある１つのメモリ
ユニットに対して,0系と１系からのアクセス要求を同時
に受け付けることはできない。
は,MSRQA,MSRQBとしてMSUA,MSUBに送られ，起動が行わ
れるが，例えばMSUA側にしてみれば，ある１つのメモリ
ユニットに対して,0系と１系からのアクセス要求を同時
に受け付けることはできない。
したがって，各系の主記憶アクセス制御部側では，それ
ぞれある規定されたタイミングでしかアクセス要求を出
せないようになっていた。また,0系と１系が独立にアク
セスを行っているので，それぞれの系間でエレメントの
順序の保証を行うために他系の優先順位回路の状態を認
識して自系の優先順位回路の制御を行うため，複数な制
御を行っている。
ぞれある規定されたタイミングでしかアクセス要求を出
せないようになっていた。また,0系と１系が独立にアク
セスを行っているので，それぞれの系間でエレメントの
順序の保証を行うために他系の優先順位回路の状態を認
識して自系の優先順位回路の制御を行うため，複数な制
御を行っている。
第５図に,0系と１系のベクトルユニットにそれぞれ規定
されたアクセス許可タイミングの例を示す。図示のよう
に,0系と１系とは，メモリユニットMU−０ないしMU−３
について,MU−０とMU−2,MU−１とMU−３をそれぞれ対
にして，互いに重ならないように交互にアクセス許可タ
イミングを割り付けられている。
されたアクセス許可タイミングの例を示す。図示のよう
に,0系と１系とは，メモリユニットMU−０ないしMU−３
について,MU−０とMU−2,MU−１とMU−３をそれぞれ対
にして，互いに重ならないように交互にアクセス許可タ
イミングを割り付けられている。
MSUA,MSUBから読み出されたベクトルデータは，それぞ
れエレメントごとにアクセス元の０系あるいは１系のベ
クトルユニットのベクトルアクセス処理部43,53へDATAA
ないしDATADとして送られ，ある同一時刻の要求に対す
る読み出しエレメントがそろった段階でベクトルレジス
タVR44,54に格納される。
れエレメントごとにアクセス元の０系あるいは１系のベ
クトルユニットのベクトルアクセス処理部43,53へDATAA
ないしDATADとして送られ，ある同一時刻の要求に対す
る読み出しエレメントがそろった段階でベクトルレジス
タVR44,54に格納される。
ベクトルアクセス処理部43,53は，ベクトルデータのア
クセスにおいてベクトル長（Ｌ）の分だけのデータが転
送終了すると，ベクトル命令制御部３に終了信号OPEND
を返す。
クセスにおいてベクトル長（Ｌ）の分だけのデータが転
送終了すると，ベクトル命令制御部３に終了信号OPEND
を返す。
複数系のベクトルユニットが独立に複数個の主記憶装置
に対してアクセス制御を行うことができる従来のベクト
ル処理システムでは，各系のベクトルユニットからのア
クセス要求が１つのメモリユニットに対して同時に発生
しないように，各系からのアクセスを許可するタングス
テンをずらすように規定していたため，見かけ上のアク
セス時間が長くなるという問題があった。またエレメン
トの順序性を保証するために他系の優先制御回路との間
で順序制御するための複雑な制御が必要とされるという
問題があった。
に対してアクセス制御を行うことができる従来のベクト
ル処理システムでは，各系のベクトルユニットからのア
クセス要求が１つのメモリユニットに対して同時に発生
しないように，各系からのアクセスを許可するタングス
テンをずらすように規定していたため，見かけ上のアク
セス時間が長くなるという問題があった。またエレメン
トの順序性を保証するために他系の優先制御回路との間
で順序制御するための複雑な制御が必要とされるという
問題があった。
本発明は，各系のベクトルユニットのメモリアクセスに
おける許可タングステンの規定をなくし，またエレメン
トの順序を保証するための制御を簡単化することを目的
とする。
おける許可タングステンの規定をなくし，またエレメン
トの順序を保証するための制御を簡単化することを目的
とする。
従来のベクトル処理システムでは，各系のベクトルユニ
ットがそれぞれ自系がアクセスするためのエレメントの
アドレスのみを発生しており，他系でのアクセスアドレ
スを知ることができないため，各系のアクセスタイミン
グをずらすように規定し衝突を回避する必要があった。
本発明はこの点に着目して，各系で自系がアクセスする
エレメントのアドレスを発生する際，同時に他系のアク
セスアドレスも発生し，それぞれの系で各メモリバンク
の使用状態を管理して，空きの場合に随時アクセス要求
を出せるようにしたものである。
ットがそれぞれ自系がアクセスするためのエレメントの
アドレスのみを発生しており，他系でのアクセスアドレ
スを知ることができないため，各系のアクセスタイミン
グをずらすように規定し衝突を回避する必要があった。
本発明はこの点に着目して，各系で自系がアクセスする
エレメントのアドレスを発生する際，同時に他系のアク
セスアドレスも発生し，それぞれの系で各メモリバンク
の使用状態を管理して，空きの場合に随時アクセス要求
を出せるようにしたものである。
第１図は本発明の原理を例示的に説明するベクトル処理
システムの構成図である。
システムの構成図である。
例示された構成は,1つのベクトル命令制御部と,0,1の２
つの系のベクトルユニットと,2つの主記憶装置で構成さ
れる４つのメモリユニット（バンクに対応）とをそな
え，各ベクトルユニットが２エレメントずつ合計４エレ
メントの同時アクセスを可能にするものである。
つの系のベクトルユニットと,2つの主記憶装置で構成さ
れる４つのメモリユニット（バンクに対応）とをそな
え，各ベクトルユニットが２エレメントずつ合計４エレ
メントの同時アクセスを可能にするものである。
第１図において， １は，主記憶装置MSUAであり，メモリユニットMU−0,MU
−１を含む。
−１を含む。
２は，主記憶装置MSUBであり，メモリユニットMU−2,MU
−３を含む。
−３を含む。
３は，ベクトル命令制御部であり，ベクトル命令の実行
制御を行う。
制御を行う。
４は,0系のベクトルユニットであり，ベクトルデータ中
の4n,4n＋１（ｎ＝0,1,…）のエレメントを処理する。
の4n,4n＋１（ｎ＝0,1,…）のエレメントを処理する。
５は,1系のベクトルユニットであり，ベクトルデータ中
の4n＋2,4n＋３（ｎ＝0,1,…）のエレメントを処理す
る。
の4n＋2,4n＋３（ｎ＝0,1,…）のエレメントを処理す
る。
41′は,0系のベクトルアドレス発生部であり，内部のAD
AないしADDは，それぞれ4n,4n＋1,4n＋2,4n＋３のエレ
メントのベクトルアドレスを発生するアドレス演算器で
ある。
AないしADDは，それぞれ4n,4n＋1,4n＋2,4n＋３のエレ
メントのベクトルアドレスを発生するアドレス演算器で
ある。
42′は,0系の主記憶アクセス制御部であり，主記憶装置
MSUA,MSUBに接続されてそれぞれの使用状態を管理する
とともに，図示されていないスカラユニットやチャネル
などとの間で同一バンクに対するアクセスの競合がある
ため主記憶アクセスの優先制御を行い。4n,4n＋１のエ
レメントのアクセス要求処理を行う。
MSUA,MSUBに接続されてそれぞれの使用状態を管理する
とともに，図示されていないスカラユニットやチャネル
などとの間で同一バンクに対するアクセスの競合がある
ため主記憶アクセスの優先制御を行い。4n,4n＋１のエ
レメントのアクセス要求処理を行う。
43′は,0系のベクトルアクセス処理部であり，主記憶装
置MSUA,MSUBから読み出されたエレメントを受付け，順
序付けしてベクトルレジスタに格納する処理を行う。
置MSUA,MSUBから読み出されたエレメントを受付け，順
序付けしてベクトルレジスタに格納する処理を行う。
44は,0系のベクトルレジスタである。
45は，優先制御回路である。
46は，主記憶アクセス制御部42′がアクセス要求を送出
してからそれが主記憶装置で処理されてエレメントが読
み出されるまでの時間遅延等のタングステンを作る遅延
回路であり，ベクトルアクセス処理部43′にエレメント
を受付けるタイミングを指示する。
してからそれが主記憶装置で処理されてエレメントが読
み出されるまでの時間遅延等のタングステンを作る遅延
回路であり，ベクトルアクセス処理部43′にエレメント
を受付けるタイミングを指示する。
１系のベクトルユニット５内の要素51′,52′,53′,54,
55,56は，上記した０系のベクトルユニット４内の要素4
1′,42′,43′,44,45,46にそれぞれ対応している。しか
し主記憶アクセス制御部52′は，エレメント4n＋2,4n＋
３のアクセス要素を行う。
55,56は，上記した０系のベクトルユニット４内の要素4
1′,42′,43′,44,45,46にそれぞれ対応している。しか
し主記憶アクセス制御部52′は，エレメント4n＋2,4n＋
３のアクセス要素を行う。
第１図に示された本発明の構成の動作を説明する。
ベクトル命令制御部３は，ベクトルアクセス命令を実行
するとき，起動信号,OPコード，ベクトルデータの先頭
アドレス（LA），ディスタンス（Ｄ），ベクトル長
（Ｌ）等を,0系と１系のベクトルユニット4,5に対して
同時並列に供給する。
するとき，起動信号,OPコード，ベクトルデータの先頭
アドレス（LA），ディスタンス（Ｄ），ベクトル長
（Ｌ）等を,0系と１系のベクトルユニット4,5に対して
同時並列に供給する。
各系のベクトルユニット4,5のベクトルアドレス発生部4
1′,51′は，それぞれ４つのアドレス演算器ADAないしA
DDにより，順次のエレメントのアドレスを発生する。各
アドレス演算器ADAないしADDは，それぞれ次式に基づい
てエレメントのアドレスを発生する。4n,4n＋1,4n＋３
はエレメント番号である。
1′,51′は，それぞれ４つのアドレス演算器ADAないしA
DDにより，順次のエレメントのアドレスを発生する。各
アドレス演算器ADAないしADDは，それぞれ次式に基づい
てエレメントのアドレスを発生する。4n,4n＋1,4n＋３
はエレメント番号である。
ADA:4nのエレメントのアドレス ＝LA＋4n＊Ｄ ADB:4n＋１のエレメントのアドレス ＝LA＋（4n＋１）＊Ｄ ADC:4n＋２のエレメントのアドレス ＝LA＋（4n＋２）＊Ｄ ADD:4n＋３のエレメントのアドレス ＝LA＋（4n＋３）＊Ｄ ０系と１系のベクトルアドレス発生部41′,51′のアド
レス演算器ADAないしADDで発生された各アドレスは，そ
れぞれ主記憶アクセス制御部42′,52′に転送され，こ
こで主記憶アクセスの優先制御が行われる。
レス演算器ADAないしADDで発生された各アドレスは，そ
れぞれ主記憶アクセス制御部42′,52′に転送され，こ
こで主記憶アクセスの優先制御が行われる。
各系の主記憶アクセス制御部の優先制御回路45,55で
は，常時各メモリユニットMU−０ないしMU−３の使用状
態を管理して，ベクトルアドレス発生部から与えられる
各アドレスについて，当該するメモリユニットを空きで
アクセスが可能かどうかをチェックし，可能な場合には
使用状態管理を使用中に更新するとともに，自系に割り
当てられているエレメント番号のアドレスのものについ
てのみ，該当するメモリユニットを含む主記憶装置に対
してアクセス要求を送出する。
は，常時各メモリユニットMU−０ないしMU−３の使用状
態を管理して，ベクトルアドレス発生部から与えられる
各アドレスについて，当該するメモリユニットを空きで
アクセスが可能かどうかをチェックし，可能な場合には
使用状態管理を使用中に更新するとともに，自系に割り
当てられているエレメント番号のアドレスのものについ
てのみ，該当するメモリユニットを含む主記憶装置に対
してアクセス要求を送出する。
つまり,0系と１系の主記憶アクセス制御部41′,52′
は，各メモリユニットの使用状態について全く同一内容
の情報を用いて周期的に管理するが,0系の主記憶アクセ
ス制御部42′は,4n,4n＋１のエレメントのアドレスがア
クセス可能な場合にアクセス要求を出し,1系の主記憶ア
クセス制御部52′は4n＋2,4n＋３のエレメントのアドレ
スがアクセス可能な場合にアクセス要求を出すように構
成される。
は，各メモリユニットの使用状態について全く同一内容
の情報を用いて周期的に管理するが,0系の主記憶アクセ
ス制御部42′は,4n,4n＋１のエレメントのアドレスがア
クセス可能な場合にアクセス要求を出し,1系の主記憶ア
クセス制御部52′は4n＋2,4n＋３のエレメントのアドレ
スがアクセス可能な場合にアクセス要求を出すように構
成される。
第２図に本発明の１実施例によるベクトル処理システム
の構成を示す。
の構成を示す。
第２図において， １は主記憶装置MSUA, ２は主記憶装置MSUB, ３はベクトル命令制御部， ４は０系のベクトルユニット， ５は１系のベクトルユニット， 11はメモリユニットMU−0, 12はメモリユニットMU−1, 13はセレクタSEL−0, 14はセレクタSEL−1, 21はメモリユニットMU−2, 22はメモリユニットMU−3, 15,25は読出し回路， 16,26は制御部， 41′,51′はベクトルアドレス発生部， 42′,52′は主記憶アクセス制御部， 43′,53′はベクトルアクセス処理部， 44,54はベクトルレジスタVR, 45,55は優先制御回路， 46,56は遅延回路， 47,57はベクトルアクセス制御回路， 48,58はエレメント順序整列回路， 49,59は間接アドレス読出し制御部である。
図示されている実施例システムは，ベクトルデータの全
エレメントについて先頭アドレスおよびディスタンスに
よりアドレス演算を行う通常の方法でベクトルアドレス
を連続的に発生し，直接的にアクセスを行うことができ
るが，またとびとびのエレメントを処理する場合のため
に，間接アドレス機構をもそなえている。
エレメントについて先頭アドレスおよびディスタンスに
よりアドレス演算を行う通常の方法でベクトルアドレス
を連続的に発生し，直接的にアクセスを行うことができ
るが，またとびとびのエレメントを処理する場合のため
に，間接アドレス機構をもそなえている。
アドレス演算による直接的なアクセス方法をとる場合に
は，ベクトル命令制御部３から送られる先頭アドレス
（LA）およびディスタンス（Ｄ）を各系のベクトルユニ
ット4,5内のベクトルアドレス発生部41′,51′に入力
し，それぞれのアドレス演算部ADAないしADDにより，エ
レメント番号4n,4n＋1,4n＋2,4n＋３の順次のエレメン
トのアドレスを発生する。なお，前述した例のように,0
系では4n,4n＋１のエレメントを処理し,1系では4n＋2,4
n＋３のエレメントを処理するものとする。
は，ベクトル命令制御部３から送られる先頭アドレス
（LA）およびディスタンス（Ｄ）を各系のベクトルユニ
ット4,5内のベクトルアドレス発生部41′,51′に入力
し，それぞれのアドレス演算部ADAないしADDにより，エ
レメント番号4n,4n＋1,4n＋2,4n＋３の順次のエレメン
トのアドレスを発生する。なお，前述した例のように,0
系では4n,4n＋１のエレメントを処理し,1系では4n＋2,4
n＋３のエレメントを処理するものとする。
間接アドレスによりアクセスを行う場合には，各系のベ
クトルレジスタVR44,54は，予めアクセス目的のベクト
ルデータの各エレメントのアドレスを示すベクトルデー
タをロードしておき，各系の間接アドレス読出制御部4
9,59によりそれぞれ２エレメント分ずつ順次読出して，
ベクトルアドレス発生部41′,51′に供給する。
クトルレジスタVR44,54は，予めアクセス目的のベクト
ルデータの各エレメントのアドレスを示すベクトルデー
タをロードしておき，各系の間接アドレス読出制御部4
9,59によりそれぞれ２エレメント分ずつ順次読出して，
ベクトルアドレス発生部41′,51′に供給する。
この場合０系のベクトルレジスタVR44から読出された２
エレメント分のベクトルアドレスは,0系のベクトルアド
レス発生部41′のアドレス演算部ADAおよびADBと,1系の
ベクトルアドレス発生部51′のアドレス演算部ADAおよ
びADBに図示のように与えられる。
エレメント分のベクトルアドレスは,0系のベクトルアド
レス発生部41′のアドレス演算部ADAおよびADBと,1系の
ベクトルアドレス発生部51′のアドレス演算部ADAおよ
びADBに図示のように与えられる。
同様に,1系のベクトルレジスタVR54から読出される２エ
レメント分のベクトルアドレスは,0系のベクトルアドレ
ス発生部41′と１系のベクトルアドレス発生部51′の各
アドレス演算部ADCおよびADDにそれぞれ与えられる。
レメント分のベクトルアドレスは,0系のベクトルアドレ
ス発生部41′と１系のベクトルアドレス発生部51′の各
アドレス演算部ADCおよびADDにそれぞれ与えられる。
このようにして,0系と１系のベクトルアドレス発生部4
1′,51′は，同じ内容の４エレメント分のベクトルアド
レスを保持し，それぞれの主記憶アクセス制御部42′,5
2′に転送する。
1′,51′は，同じ内容の４エレメント分のベクトルアド
レスを保持し，それぞれの主記憶アクセス制御部42′,5
2′に転送する。
主記憶アクセス制御部42′,52′における優先制御回路4
5,55の動作は，間接アドレスによるアクセスの場合も直
接的なアクセスの場合も同じで，それぞれ自系の処理に
割り当てられている順序の２つのエレメントのアクセス
の可能性をチェックし，可能な場合に主記憶装置MSUA,M
SUBに対してアクセス要求を送出する。アクセス要求はM
SRQAないしMSRQDで表わされている。
5,55の動作は，間接アドレスによるアクセスの場合も直
接的なアクセスの場合も同じで，それぞれ自系の処理に
割り当てられている順序の２つのエレメントのアクセス
の可能性をチェックし，可能な場合に主記憶装置MSUA,M
SUBに対してアクセス要求を送出する。アクセス要求はM
SRQAないしMSRQDで表わされている。
このアクセス要求の送出と同時に自系の遅延回路46,56
にも信号が送られ，一定時間後に自系のベクトルアクセ
ス処理部43′,53′のベクトルアクセス制御回路47,57に
それぞれデータ受付けの通知が行われる。
にも信号が送られ，一定時間後に自系のベクトルアクセ
ス処理部43′,53′のベクトルアクセス制御回路47,57に
それぞれデータ受付けの通知が行われる。
ベクトルアクセス制御回路47,57は，このデータ受付け
通知が入力されたタイミングで，主記憶装置MSUA,MSUB
からの読出しデータをエレメント順序整列回路48,58に
取り込み，エレメントを順序付けて，それぞれベクトル
レジスタVR44,54にロードする。
通知が入力されたタイミングで，主記憶装置MSUA,MSUB
からの読出しデータをエレメント順序整列回路48,58に
取り込み，エレメントを順序付けて，それぞれベクトル
レジスタVR44,54にロードする。
主記憶装置MSUA,MSUBは同じ構成であるため,MSUAを例に
動作を説明する。
動作を説明する。
MSUAでは，セレクタSEL−０とSEL−１からそれぞれメモ
リユニットMU−0,MU−１に対してアクセス要求MSRQAとM
SRQCの一方を選択し，アクセス要求に含まれるアドレス
情報を対応するメモリユニットに与える。
リユニットMU−0,MU−１に対してアクセス要求MSRQAとM
SRQCの一方を選択し，アクセス要求に含まれるアドレス
情報を対応するメモリユニットに与える。
制御部16はロード，ストアのメモリアクセス動作を制御
し，ロードの場合，読出し回路15を制御して読出しデー
タ（DATAA,DATAC）をそれぞれ０系と１系のベクトルア
クセス処理部43′,53′に転送させる。これらの読出し
データは，前述したように遅延回路46,56から出力され
るデータ受付け通知でタイミングを取られ，エレメント
順序整列回路48,58に入力される。
し，ロードの場合，読出し回路15を制御して読出しデー
タ（DATAA,DATAC）をそれぞれ０系と１系のベクトルア
クセス処理部43′,53′に転送させる。これらの読出し
データは，前述したように遅延回路46,56から出力され
るデータ受付け通知でタイミングを取られ，エレメント
順序整列回路48,58に入力される。
次に各系の主記憶アクセス制御部内の優先制御部回路に
ついて，第３図に概略的構成を自す。
ついて，第３図に概略的構成を自す。
第３図において,30は主記憶アクセス制御部に入力され
るベクトルアドレスが設定されるレジスタであり，たと
えば第２図のRQRAないしRQRDの１つである。レジスタ30
の上位数ビットは，複数個の主記憶装置のうちの１つを
指定するために用いられ，また下位数ビットはバンクを
指定するために用いられる。
るベクトルアドレスが設定されるレジスタであり，たと
えば第２図のRQRAないしRQRDの１つである。レジスタ30
の上位数ビットは，複数個の主記憶装置のうちの１つを
指定するために用いられ，また下位数ビットはバンクを
指定するために用いられる。
31はバンクデコーダであり，レジスタ30の前述した上位
と下位の数ビットを用いて，要求バンク番号を指定する
信号を出力する（たとえば128バンクの１つを指定す
る）。
と下位の数ビットを用いて，要求バンク番号を指定する
信号を出力する（たとえば128バンクの１つを指定す
る）。
32はバンク状態ラッチであり，全てのバンク（たとえば
128バンク）の使用中／空きを管理するために用いられ
る。このラッチは，アクセス要求が主記憶装置に発信さ
れたときセットされ，主記憶装置におけるアクセス処理
が終了する前の適当なタイミングでリセットされる。
128バンク）の使用中／空きを管理するために用いられ
る。このラッチは，アクセス要求が主記憶装置に発信さ
れたときセットされ，主記憶装置におけるアクセス処理
が終了する前の適当なタイミングでリセットされる。
33は空き検出回路であり，バンクデコーダ31の出力とバ
ンク状態ラッチ32から，要求バンク信号のバンクが空き
であるかどうかを検出し，空きの場合に空き信号を出力
する。
ンク状態ラッチ32から，要求バンク信号のバンクが空き
であるかどうかを検出し，空きの場合に空き信号を出力
する。
34はプライオリティ回路であり，ベクトルユニットとCP
U（スカラユニット）やI/Oコントローラ（IOC）などの
他のアクセス元からのアクセス要求について優先順位を
決定し，それぞれについてアクセスの許可／不許可を決
定する。
U（スカラユニット）やI/Oコントローラ（IOC）などの
他のアクセス元からのアクセス要求について優先順位を
決定し，それぞれについてアクセスの許可／不許可を決
定する。
35は遅延回路であり，ベクトルユニットからのアクセス
要求が許可されて主記憶装置へ発信されたとき，その要
求バンク番号が入力され，中間点と終端に出力する。
要求が許可されて主記憶装置へ発信されたとき，その要
求バンク番号が入力され，中間点と終端に出力する。
36は要求バンク番号デコーダであり，遅延回路35の中間
点でバンク信号を検出し，主記憶装置からデータが読み
出される少し前に対応するバンクのバンク状態ラッチを
リセットするために用いられる。これによりリセットさ
れるバンク状態ラッチは空き状態を示し，次の優先制御
を早期に開始可能にする。
点でバンク信号を検出し，主記憶装置からデータが読み
出される少し前に対応するバンクのバンク状態ラッチを
リセットするために用いられる。これによりリセットさ
れるバンク状態ラッチは空き状態を示し，次の優先制御
を早期に開始可能にする。
遅延回路35の終端出力は，第２図のベクトルアクセス処
理部に対するデータ受付け通知信号となる。
理部に対するデータ受付け通知信号となる。
このように，各系のベクトルユニットは，主記憶装置か
らのタイミング制御信号をもらうことなく，内部で生成
した信号を用いて，優先制御を逐次実行し，また主記憶
装置から出力されるデータを受付けることができる。
らのタイミング制御信号をもらうことなく，内部で生成
した信号を用いて，優先制御を逐次実行し，また主記憶
装置から出力されるデータを受付けることができる。
本発明によれば，各系のベクトルユニットは，それぞれ
全ての主記憶装置のバンク状態を管理し，他系のベクト
ルユニットのアクセス要求も含めてアクセスチェックを
行うことができるため，自系のアクセスアドレスを含む
バンクが空きであることを検出したタイミング常時アク
セス要求を発信することができ，従来システムのように
各系がそれぞれ重複しないように割り当てられている期
間にしかアクセスできなかったのにくらべて，アクセス
処理時間を大幅に短縮することができ，システム性能の
向上を図ることができる。
全ての主記憶装置のバンク状態を管理し，他系のベクト
ルユニットのアクセス要求も含めてアクセスチェックを
行うことができるため，自系のアクセスアドレスを含む
バンクが空きであることを検出したタイミング常時アク
セス要求を発信することができ，従来システムのように
各系がそれぞれ重複しないように割り当てられている期
間にしかアクセスできなかったのにくらべて，アクセス
処理時間を大幅に短縮することができ，システム性能の
向上を図ることができる。
第１図は本発明によるベクトル処理システムの原理的構
成図，第２図は本発明の１実施例システムの構成図，第
３図は第２図の実施例システムにおける優先制御回路の
概略図，第４図はベクトル処理システムの従来例の構成
図，第５図は従来例システムにおけるアクセス許可タイ
ミング説明図である。 第１図中， 1,2:主記憶装置（MSUA,MSUB） 3:ベクトル命令制御部 4:0系のベクトルユニット 5:1系のベクトルユニット 41′,51′：ベクトルアドレス発生部 42′,52′：主記憶アクセス制御部 43′,53′：ベクトルアクセス処理部 44,54:ベクトルレジスタVR 45,55:優先制御回路 46,56:遅延回路 ADA〜ADD:アドレス演算器
成図，第２図は本発明の１実施例システムの構成図，第
３図は第２図の実施例システムにおける優先制御回路の
概略図，第４図はベクトル処理システムの従来例の構成
図，第５図は従来例システムにおけるアクセス許可タイ
ミング説明図である。 第１図中， 1,2:主記憶装置（MSUA,MSUB） 3:ベクトル命令制御部 4:0系のベクトルユニット 5:1系のベクトルユニット 41′,51′：ベクトルアドレス発生部 42′,52′：主記憶アクセス制御部 43′,53′：ベクトルアクセス処理部 44,54:ベクトルレジスタVR 45,55:優先制御回路 46,56:遅延回路 ADA〜ADD:アドレス演算器
Claims (3)
- 【請求項１】複数個の主記憶装置と，少なくとも１つの
ベクトル命令制御部と，複数系のベクトルユニットとを
有し，各ベクトルユニットは複数分割されたベクトルデ
ータの処理単位を並行して処理するように構成したベク
トル処理システムにおいて， 各系のベクトルユニットは，それぞれ１つないし複数の
エレメントを処理単位とするベクトルアクセス処理部
と,1つのベクトルアクセス命令を実行するための全エレ
メントに対するベクトルアドレスを発生するベクトルア
ドレス発生部と，上記複数個の主記憶装置の全てに対し
て接続され主記憶アクセスの優先順位制御を行う主記憶
アクセス制御部とを備え， ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させるとともに，自系
の処理に必要なエレメントに対するベクトルアドレス情
報のみを前記主記憶装置に供給してアクセスするように
したことを特徴とするベクトル処理システム。 - 【請求項２】請求項１記載のベクトル処理システムにお
いて， １つのベクトル命令制御部から全ての系のベクトルユニ
ットのベクトルアドレス発生部と，ベクトルアクセス処
理部に対して，ベクトル命令制御情報を伝達することを
特徴とするとともに，各系のベクトルユニットのベクト
ルアクセス処理部で，各系に分割された処理単位のエレ
メント処理に必要なアクセス情報は，各系内のベクトル
アクセス処理部と主記憶アクセス制御部間で情報伝達す
ることによって単一のベクトル命令を複数の系で処理す
るように構成したことを特徴とするベクトル処理システ
ム。 - 【請求項３】複数個の主記憶装置と，少なくとも１つの
ベクトル命令制御部と，複数の系のベクトルユニットと
を有し，各ベクトルユニットは複数分割されたベクトル
データの処理単位を並行して処理するように構成したベ
クトル処理システムにおいて， 各系のアクセス制御ユニットはそれぞれ,1つないし複数
エレメントを処理単位とするベクトルアクセス処理部
と，ベクトルレジスタと，ベクトルアクセス命令を実行
するするための全エレメントに対するベクトルアドレス
を発生するベクトルアドレス発生部と，上記複数個の主
記憶装置の全てに接続され主記憶アクセスの優先制御を
行う主記憶アクセス制御部と，ベクトルレジスタから間
接アドレスの読み出しを行うための間接アドレス読み出
し制御部とを備え， ベクトルアドレス発生部が発生する全エレメントのベク
トルアドレスを用いて主記憶アクセス制御部の主記憶ア
クセス優先順位制御を各系で同期させ， 間接アドレス読み出し制御部がベクトルレジスタから読
み出した間接アドレスは他系のアクセス制御ユニット内
のベクトルアドレス発生部にも入力させ，各系の間接ア
ドレス読み出し制御部を同期させることにより，単一の
間接アドレスアクセス命令を複数の系で実行するように
したことを特徴とするベクトル処理システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280997A JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
| CA002002104A CA2002104C (en) | 1988-11-07 | 1989-11-02 | Vector processing apparatus |
| DE1989626430 DE68926430T2 (de) | 1988-11-07 | 1989-11-06 | Vektorprozessor |
| EP19890311461 EP0368587B1 (en) | 1988-11-07 | 1989-11-06 | Vector processing apparatus |
| US07/866,277 US5276902A (en) | 1988-11-07 | 1992-04-13 | Memory access system for vector data processed or to be processed by a vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280997A JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127768A JPH02127768A (ja) | 1990-05-16 |
| JPH0769896B2 true JPH0769896B2 (ja) | 1995-07-31 |
Family
ID=17632825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280997A Expired - Lifetime JPH0769896B2 (ja) | 1988-11-07 | 1988-11-07 | ベクトル処理システム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0368587B1 (ja) |
| JP (1) | JPH0769896B2 (ja) |
| CA (1) | CA2002104C (ja) |
| DE (1) | DE68926430T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203057A (ja) * | 1992-09-28 | 1994-07-22 | Nec Corp | ベクトル演算処理装置とその並列制御方式と並列制御回路 |
| JP2000259610A (ja) * | 1999-03-04 | 2000-09-22 | Nec Kofu Ltd | ベクトルデータ処理装置およびマルチプロセッサ構成におけるベクトルデータ処理装置のメモリクリア方式 |
| US10996949B2 (en) * | 2019-05-10 | 2021-05-04 | International Business Machines Corporation | Address generation for high-performance vector processing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389001B1 (en) * | 1983-04-25 | 1997-06-04 | Cray Research, Inc. | Computer vector multiprocessing control |
| US4706191A (en) * | 1985-07-31 | 1987-11-10 | Sperry Corporation | Local store for scientific vector processor |
| JPS62115571A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | ベクトルアクセス制御方式 |
| JPH0628051B2 (ja) * | 1986-04-25 | 1994-04-13 | 株式会社日立製作所 | 記憶制御方式 |
| JPS63186343A (ja) * | 1987-01-28 | 1988-08-01 | Fujitsu Ltd | 記憶制御方式 |
-
1988
- 1988-11-07 JP JP63280997A patent/JPH0769896B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-02 CA CA002002104A patent/CA2002104C/en not_active Expired - Fee Related
- 1989-11-06 EP EP19890311461 patent/EP0368587B1/en not_active Expired - Lifetime
- 1989-11-06 DE DE1989626430 patent/DE68926430T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0368587A2 (en) | 1990-05-16 |
| JPH02127768A (ja) | 1990-05-16 |
| CA2002104C (en) | 1995-01-24 |
| EP0368587A3 (en) | 1993-01-20 |
| DE68926430D1 (de) | 1996-06-13 |
| EP0368587B1 (en) | 1996-05-08 |
| CA2002104A1 (en) | 1990-05-07 |
| DE68926430T2 (de) | 1996-11-14 |
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