JPH0764602A - 二重化制御装置 - Google Patents
二重化制御装置Info
- Publication number
- JPH0764602A JPH0764602A JP5232487A JP23248793A JPH0764602A JP H0764602 A JPH0764602 A JP H0764602A JP 5232487 A JP5232487 A JP 5232487A JP 23248793 A JP23248793 A JP 23248793A JP H0764602 A JPH0764602 A JP H0764602A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- transmission device
- control device
- equalized data
- standby
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 44
- 230000015654 memory Effects 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【目的】 切換え時間を短縮するとともに、両制御装置
間でデータを確実に一致させる。 【構成】 稼働系制御装置１に内蔵される制御演算装置
２のメモリ３から等値化データを伝送装置４のバッファ
５へ収集する。伝送装置４はバッファ５に収集された等
値化データを待機系制御装置６に内蔵される伝送装置９
のバッファ１０へ伝送する。伝送装置９はバッファ１０
の等値化データを制御演算装置７内のメモリ８へ分配す
る。制御演算装置７からは等値化データの分配が完了し
たことを示す通知が伝送装置９のバッファ１０へ送られ
る。伝送装置９はバッファ１０の分配終了通知を稼働系
制御装置１に内蔵される伝送装置４のバッファ５へ伝送
する。伝送装置４はバッファ５に分配終了通知が入力さ
れると、制御演算装置２に対して次の演算を開始させ
る。
間でデータを確実に一致させる。 【構成】 稼働系制御装置１に内蔵される制御演算装置
２のメモリ３から等値化データを伝送装置４のバッファ
５へ収集する。伝送装置４はバッファ５に収集された等
値化データを待機系制御装置６に内蔵される伝送装置９
のバッファ１０へ伝送する。伝送装置９はバッファ１０
の等値化データを制御演算装置７内のメモリ８へ分配す
る。制御演算装置７からは等値化データの分配が完了し
たことを示す通知が伝送装置９のバッファ１０へ送られ
る。伝送装置９はバッファ１０の分配終了通知を稼働系
制御装置１に内蔵される伝送装置４のバッファ５へ伝送
する。伝送装置４はバッファ５に分配終了通知が入力さ
れると、制御演算装置２に対して次の演算を開始させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、バックアップのため制
御部を二重化した二重化制御装置に関する。
御部を二重化した二重化制御装置に関する。
【０００２】
【従来の技術】従来の二重化制御装置は、稼働系と待機
系の２つの制御装置を備え、通常は稼働系の制御装置が
制御動作を実行し、その制御データを逐次伝送装置を介
して待機系の制御装置へ送ることにより、両制御装置の
制御データを一致させている。具体的には、稼働系制御
装置内のメモリから等値化データが読み取られて稼働系
制御装置内の伝送装置へ送られる。伝送装置へ収集され
た等値化データはいったんバッファへ格納された後、待
機系制御装置内の伝送装置へ送られる。伝送装置へ送ら
れた等値化データはいったんバッファへ格納された後、
待機系制御装置内のメモリへ送られる。こうして、等値
化データが待機系制御装置へ伝送された後、稼働系制御
装置は次の演算を開始する。また、同様に待機系制御装
置も等値化データがメモリに格納されてから次の演算を
開始する。
系の２つの制御装置を備え、通常は稼働系の制御装置が
制御動作を実行し、その制御データを逐次伝送装置を介
して待機系の制御装置へ送ることにより、両制御装置の
制御データを一致させている。具体的には、稼働系制御
装置内のメモリから等値化データが読み取られて稼働系
制御装置内の伝送装置へ送られる。伝送装置へ収集され
た等値化データはいったんバッファへ格納された後、待
機系制御装置内の伝送装置へ送られる。伝送装置へ送ら
れた等値化データはいったんバッファへ格納された後、
待機系制御装置内のメモリへ送られる。こうして、等値
化データが待機系制御装置へ伝送された後、稼働系制御
装置は次の演算を開始する。また、同様に待機系制御装
置も等値化データがメモリに格納されてから次の演算を
開始する。
【０００３】
【発明が解決しようとする課題】しかしながら、待機系
制御装置が伝送装置を介して等値化データを受け取って
いる間に、稼働系制御装置内において切換え要因が発生
した場合に、等値化データの分配が終了してからでない
と待機系制御装置の切換えが行われないため、切換えが
完了するまでに要する時間が長くなるという問題があっ
た。また、稼働系制御装置についても、等値化データの
待機系制御装置への伝送が一方通行であり、等値化デー
タが待機系制御装置へ分配されたことを確認できない。
そのため、稼働系制御装置および待機系制御装置のメモ
リ内に格納されている等値化データが必ずしも一致して
いるとは限らないという問題があった。本発明は上記問
題点を解決するためになされたもので、その目的とする
ところは、切換え時間を短縮するとともに、両制御装置
のメモリ内の等値化データが必ず一致する二重化制御装
置を提供することにある。
制御装置が伝送装置を介して等値化データを受け取って
いる間に、稼働系制御装置内において切換え要因が発生
した場合に、等値化データの分配が終了してからでない
と待機系制御装置の切換えが行われないため、切換えが
完了するまでに要する時間が長くなるという問題があっ
た。また、稼働系制御装置についても、等値化データの
待機系制御装置への伝送が一方通行であり、等値化デー
タが待機系制御装置へ分配されたことを確認できない。
そのため、稼働系制御装置および待機系制御装置のメモ
リ内に格納されている等値化データが必ずしも一致して
いるとは限らないという問題があった。本発明は上記問
題点を解決するためになされたもので、その目的とする
ところは、切換え時間を短縮するとともに、両制御装置
のメモリ内の等値化データが必ず一致する二重化制御装
置を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、稼働系制御装置内のメモリから等値化デ
ータを稼働系伝送装置内のバッファへ収集する手段と、
稼働系伝送装置内のバッファから待機系伝送装置内のバ
ッファへ等値化データを伝送する手段と、待機系伝送装
置内バッファから待機系制御装置内のメモリへ等値化デ
ータを分配する手段と、待機系伝送装置から稼働系伝送
装置へ等値化データ分配の終了信号を送信する手段と、
等値化データ分配の終了信号を受信した後に稼働系制御
装置に次の演算を開始させる手段とを備えたことを特徴
とする。
に、本発明は、稼働系制御装置内のメモリから等値化デ
ータを稼働系伝送装置内のバッファへ収集する手段と、
稼働系伝送装置内のバッファから待機系伝送装置内のバ
ッファへ等値化データを伝送する手段と、待機系伝送装
置内バッファから待機系制御装置内のメモリへ等値化デ
ータを分配する手段と、待機系伝送装置から稼働系伝送
装置へ等値化データ分配の終了信号を送信する手段と、
等値化データ分配の終了信号を受信した後に稼働系制御
装置に次の演算を開始させる手段とを備えたことを特徴
とする。
【０００５】
【作用】本発明においては、稼働系制御装置内のメモリ
から等値化データが稼働系伝送装置内のバッファへ収集
され、さらに、稼働系伝送装置内のバッファから待機系
伝送装置内のバッファへ等値化データが伝送される。次
いで、待機系伝送装置内バッファから待機系制御装置内
のメモリへ等値化データが分配される。ここで待機系伝
送装置から稼働系伝送装置へ等値化データ分配の終了信
号が送信され、この終了信号を受信した後に、稼働系制
御装置は次の演算を開始する。それにより、稼働系制御
装置と待機系制御装置とではメモリ内の等値化データの
同期がとれることになる。
から等値化データが稼働系伝送装置内のバッファへ収集
され、さらに、稼働系伝送装置内のバッファから待機系
伝送装置内のバッファへ等値化データが伝送される。次
いで、待機系伝送装置内バッファから待機系制御装置内
のメモリへ等値化データが分配される。ここで待機系伝
送装置から稼働系伝送装置へ等値化データ分配の終了信
号が送信され、この終了信号を受信した後に、稼働系制
御装置は次の演算を開始する。それにより、稼働系制御
装置と待機系制御装置とではメモリ内の等値化データの
同期がとれることになる。
【０００６】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は本発明の実施例を示すブロック図である。図
において、二重化制御装置は稼働系制御装置１と待機系
制御装置６とから構成される。さらに、稼働系制御装置
１はメモリ３を内蔵する制御演算装置２と、バッファ５
を内蔵する伝送装置４とからなる。同様に、待機系制御
装置６はメモリ８を内蔵する制御演算装置７と、バッフ
ァ１０を内蔵する伝送装置９とからなる。次に動作を説
明する。稼働系制御装置１に内蔵される制御演算装置２
のメモリ３から等値化データを、矢印Ａのように伝送装
置４のバッファ５へ収集する。
る。図１は本発明の実施例を示すブロック図である。図
において、二重化制御装置は稼働系制御装置１と待機系
制御装置６とから構成される。さらに、稼働系制御装置
１はメモリ３を内蔵する制御演算装置２と、バッファ５
を内蔵する伝送装置４とからなる。同様に、待機系制御
装置６はメモリ８を内蔵する制御演算装置７と、バッフ
ァ１０を内蔵する伝送装置９とからなる。次に動作を説
明する。稼働系制御装置１に内蔵される制御演算装置２
のメモリ３から等値化データを、矢印Ａのように伝送装
置４のバッファ５へ収集する。
【０００７】次いで、伝送装置４はバッファ５に収集さ
れた等値化データを、矢印Ｂのように待機系制御装置６
に内蔵される伝送装置９のバッファ１０へ伝送する。さ
らに、伝送装置９はバッファ１０の等値化データを、矢
印Ｃのように制御演算装置７内のメモリ８へ分配する。
ここで、制御演算装置７からは等値化データの分配が完
了したことを示す通知が、矢印Ｄのように伝送装置９の
バッファ１０へ送られる。伝送装置９はバッファ１０の
分配終了通知を、矢印Ｅのように稼働系制御装置１に内
蔵される伝送装置４のバッファ５へ伝送する。
れた等値化データを、矢印Ｂのように待機系制御装置６
に内蔵される伝送装置９のバッファ１０へ伝送する。さ
らに、伝送装置９はバッファ１０の等値化データを、矢
印Ｃのように制御演算装置７内のメモリ８へ分配する。
ここで、制御演算装置７からは等値化データの分配が完
了したことを示す通知が、矢印Ｄのように伝送装置９の
バッファ１０へ送られる。伝送装置９はバッファ１０の
分配終了通知を、矢印Ｅのように稼働系制御装置１に内
蔵される伝送装置４のバッファ５へ伝送する。
【０００８】さらに、伝送装置４はバッファ５に分配終
了通知が入力されると、制御演算装置２に対して次の演
算を開始させる。このようにして、稼働系制御装置１に
内蔵される制御演算装置２のメモリ３と、待機系制御装
置６に内蔵される制御演算装置７のメモリ８とが同期し
て記憶内容が更新される。それにより、稼働系制御装置
１において切換え動作が開始されても、待機系制御装置
６では分配動作が不要となり、切換え時間が短縮され
る。その結果、信頼性および応答性にすぐれた二重化制
御装置が得られる。
了通知が入力されると、制御演算装置２に対して次の演
算を開始させる。このようにして、稼働系制御装置１に
内蔵される制御演算装置２のメモリ３と、待機系制御装
置６に内蔵される制御演算装置７のメモリ８とが同期し
て記憶内容が更新される。それにより、稼働系制御装置
１において切換え動作が開始されても、待機系制御装置
６では分配動作が不要となり、切換え時間が短縮され
る。その結果、信頼性および応答性にすぐれた二重化制
御装置が得られる。
【０００９】
【発明の効果】以上述べたように本発明によれば、稼働
系制御装置内のメモリから等値化データが収集され、待
機系制御装置内のメモリへ分配されことを確認してか
ら、稼働系制御装置が次の演算を開始するため、稼働系
制御装置内のメモリと待機系制御装置内のメモリの等値
化データが完全に一致する。それにより、切換え動作時
の待機系制御装置の分配動作が不要になり、その分、切
換え時間が短縮されて、信頼性および応答性が向上す
る。また、両装置内のメモリのデータ抜けも防止され
る。
系制御装置内のメモリから等値化データが収集され、待
機系制御装置内のメモリへ分配されことを確認してか
ら、稼働系制御装置が次の演算を開始するため、稼働系
制御装置内のメモリと待機系制御装置内のメモリの等値
化データが完全に一致する。それにより、切換え動作時
の待機系制御装置の分配動作が不要になり、その分、切
換え時間が短縮されて、信頼性および応答性が向上す
る。また、両装置内のメモリのデータ抜けも防止され
る。
【図１】本発明の実施例を示すブロック図である。
１ 稼働系制御装置 ２ 制御演算装置 ３ メモリ ４ 伝送装置 ５ バッファ ６ 待機系制御装置 ７ 制御演算装置 ８ メモリ ９ 伝送装置 １０ バッファ
Claims (1)
- 【請求項１】 稼働系制御装置内のメモリから等値化デ
ータを稼働系伝送装置内のバッファへ収集する手段と、 稼働系伝送装置内のバッファから待機系伝送装置内のバ
ッファへ等値化データを伝送する手段と、 待機系伝送装置内バッファから待機系制御装置内のメモ
リへ等値化データを分配する手段と、 待機系伝送装置から稼働系伝送装置へ等値化データ分配
の終了信号を送信する手段と、 等値化データ分配の終了信号を受信した後に稼働系制御
装置に次の演算を開始させる手段と、 を備えたことを特徴とする二重化制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232487A JPH0764602A (ja) | 1993-08-25 | 1993-08-25 | 二重化制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232487A JPH0764602A (ja) | 1993-08-25 | 1993-08-25 | 二重化制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764602A true JPH0764602A (ja) | 1995-03-10 |
Family
ID=16940091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232487A Pending JPH0764602A (ja) | 1993-08-25 | 1993-08-25 | 二重化制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309637A (ja) * | 2005-05-02 | 2006-11-09 | Mitsubishi Electric Corp | 監視制御システム |
| JP2012256240A (ja) * | 2011-06-09 | 2012-12-27 | Nippon Telegr & Teleph Corp <Ntt> | 二重化システム、およびメモリ同期方法 |
| JP2013540317A (ja) * | 2010-09-27 | 2013-10-31 | フィッシャー−ローズマウント システムズ，インコーポレイテッド | プロセス制御システムを仮想化するための方法および装置 |
-
1993
- 1993-08-25 JP JP5232487A patent/JPH0764602A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309637A (ja) * | 2005-05-02 | 2006-11-09 | Mitsubishi Electric Corp | 監視制御システム |
| JP2013540317A (ja) * | 2010-09-27 | 2013-10-31 | フィッシャー−ローズマウント システムズ，インコーポレイテッド | プロセス制御システムを仮想化するための方法および装置 |
| US11320797B2 (en) | 2010-09-27 | 2022-05-03 | Fisher-Rosemount Systems, Inc | Methods and apparatus to virtualize a process control system |
| JP2012256240A (ja) * | 2011-06-09 | 2012-12-27 | Nippon Telegr & Teleph Corp <Ntt> | 二重化システム、およびメモリ同期方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |