JPH0324634A - 二重系システム装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主系と待機系とで二重化された計算機によ
って共通の入出力装置を制御し、実作業の処理を実行す
る二重系システム装置に関するものである． 〔従来の技術〕 第８図は例えば特公昭６４−１８０９号公報に示された
従来の二重系システム装置を示す概念的構戒図である．
図において、１および２は主系と待機系に二重化された
計算機であり、３はこれら計算機ｌおよび２とメモリバ
ス、監視信号線、制御信号線等によって接続され、それ
らの動作を監視し制御する二重化制御装置である．４１
および４２はそれぞれ計算機１あるいは２の入出力バス
であり、５は前記二重化制御装置３の制御に従ってこの
入出力バス４ｌと４２の切換えを行う入出力バス切換器
である．６は計算機！および２によって共用され、切換
器５によって入出力バス４１．４２への接続が切換えら
れる入出力装置である．第９図はこの計算機１．２と二
重化制御装置３との詳細な接続関係をメモリ転送に着目
して示したブロック図である．第９図では繁雑さをさけ
るため、計算機１を主系、計算機２を待機系としたとき
の、計算機ｌから計算［２へのメモリ転送の構威のみを
示したものであり、計算機２から計算機１へのメモリ転
送系もこれと同一に構威されている． 図において、ｌ１および２ｌは計算機１あるいは２のプ
ロセッサであり、ｌ２および２２は計算機ｌあるいは２
のメインメモリである．３１はファーストイン・ファー
ストアウトメモリ（以下、ＦＩＦＯという）を内蔵し、
プロセッサ１１がメインメモリｌ２をアクセスするとき
にそのアドレスを傍受するアドレスモニタ部である．３
２はこのアドレスモニタ部３１からのデータレディ信号
と計算機１および２からのレディ信号を監視する監視部
であり、３３はこの監視部３２からのｆｉｆＪＪ　御信
号に従ってデータベースの等値化を行うデータベース等
値化部、３４は同じく監視部３２からの制御信号に従っ
てデータベースの複写を行うデータベース複写部である
．３５は前記アドレスモニタ部３ｌ内のＦＩＦＯのオー
バーフローを検出するＦＩＦＯオーバーフロー検出部で
ある．次に動作について説明する．二重化制御装置３は
二重化された計算機ｌおよび２の徘態を判定して、どち
らか一方の正常な計算機、例えば計算機ｌに入出力バス
使用許可信号を与えるとともに、入出力バス切換器５を
計算機ｌ側に切換える．このようにし”て入出力バス使
用許可信号が与えられた側の計算機１は主系として実作
業に従事し、他方の計算機２は待機系として待機する．
実作業の処理を開始した主系の計算機ｌがそのメインメ
モリ１２に書込みアクセスを実行すると、二重化制御装
置３のアドレスモニタ部３ｌはそのときのアドレスを傍
受し、等値化要求信号を伴ったアドレスを受信したとき
それを内蔵するＦＩＦＯに記憶する．監視部３２は計算
機１．２のレディ信号とアドレスモニタ部３ｌのデータ
レディ信号を監視してデータベース等値化部３３とデー
タベース複写部３４の動作を制御する．データベース等
値化部３３は監視部３２の制御信号とアドレスモニタ部
３１のＦＩＦＯから与えられるアドレスに従って計算機
ｌのメインメモリ１２を読出し、この読出したデータを
計算機２のメインメモリ２２の同一アドレスに書込む．
これによって、計算機１が要求したデータが計算機２に
転写され等値化が行われる．この時、アドレスモニタ部
３１のＦＩＦＯは計算機ｌのメインメモリアクセスと二
重化制御装置３の等値化動作とのタイミング差を緩衝す
る． 計算機ｌによる等値化要求は、計算機ｌがメインメモリ
１２内のデータベースのある種のデータの書込みを行っ
たときに発せられる．この種のデータは、計算機１．２
が実作業を遂行する場合に共通に利用するデータとされ
る．従って、計算機１の書込みによってこの種の共用デ
ータが変化するたびにその変化したデータが計算機２の
データベースに転写されることになる． 一方、データベース複写部３４は、監視部３２の制御信
号に従って計算機ｌのメインメモリ１２内の全データベ
ースを計算機２に書移す．データベース複写部３４の動
作は主として、計算機２が二重系に投入されたときに計
算機２の初期化作業の１つとして行われる．データベー
ス等値化部３３とデータベース複写部３４は並行して動
作できるようになっている．従って、データベース複写
中に計算機ｌが共用データを書換えると、そのつどその
データにつき等値化が行われる．ＦＩＦＯオーバーフロ
ー検出部３５は、アドレスモニタ部３ｌのＦＩＦＯの内
部に、それ以前に発生した等値化要求に従って等値化す
べきアドレスが満たされている状態で、新たな等値化要
求が発生したこと、即ちＦＩＦＯオーバーフローの検出
を行う．平均的には計算機１の等値化要求の頻度よりも
、データベース等値化部の動作速度は十分速いが、瞬時
的には、等値化要求の頻度が等値化動作の処理速度を上
まわる場合があり、この時ＦＩＦＯが緩衝となる．ＦＩ
ＦＯの容量が十分であれば問題はないが、実際には有限
であるため極端に等値化要求の頻度が高まった時、前記
のＦＩＦＯオーバーフローが発生し得る，ＦＩＦＯオー
バーフロー検出部３５は、この状態を検出すると直ちに
監視部３２に通知する． 監視部３２はこの通知を受けると一旦ＦＩＦＯをリセッ
トして空状態に初期化したのち、データベース複写部３
４を起動し、計算機ｌの全データベースを計算機２に転
写させる．これによってＦＩＦＯオーバーフローによっ
て等値化不能となったアドレスについても一致が保証さ
れる．この動作においても、データベース複写部３４の
起動と同時にデータベース等値化部３３も再び動作開始
し、全データベース転写と並行して動作する．ここで、
プログラム実行上、複数のプログラムによって１つの機
能を実現する場合に、そのプログラムの集合体をモジュ
ールといい、このモジュール内を実行中にはデータの同
期性を保っておく必要があり、主系となっている計算機
１内のメインメモリｌ２のデータ（以下、ソースデータ
という）がプログラム上以外で変化しては困る．複数の
モジュールの集合によって処理が実現されるプロセス制
御では、二重化された系における切換えを考えた場合、
このソースデータの同期性が特に問題とな４． また、近年このモジュールの処理も、マルチタスクＯＳ
（オペレーシッンシステム）によって、実行レベルが下
位のモジュール実行途中であっても実行レベルの高いモ
ジュールが優先して実行されるなど、プロセッサ１１．
２１での処理の実行は一連でなくなっている．第１０図
はそのような処理の流れを説明するためのタイムチャー
トである．モジュール八の処理の要求が発生するとその
実行が開始される．モジュールＡが実行されている途中
でモジュールＢの処理の要求が発生すると、モジュール
Ａの実行は一旦中断されて待ち合わせに入り、代わって
モジュールＢの実行が開始される．モジュールＢの実行
が終了すると待ち合わせていたモジュールＡの実行が再
開される．ここで、モジュールＢがモジュールＡの条件
によって起動されるモジュールではないとき、主系の計
算機１から待機系の計算機２への切換えが発生した場合
、計算機２では処理の再開に際して、第１０図にａ．ｂ
，　　ｃで示したいずれの状態で切換えが発生したかを
知る必要があり、モジュールの実行状態を表すモジュー
ル実行情報が不可欠となる．〔発明が解決しようとする
課題〕 従来の二重系システム装置は以上のように構威されてい
るので、ソースデータに変化があると、それが即刻待機
系の計算機２に転送されるため、モジュールの処理の途
中で切換えが発生した場合、切換え後の開始アドレスが
完全に連続していないとデータの同期性を保つことがで
きないばかりか、モジュール実行情報がないため、メイ
ンメモリｌ１および２ｌ内のデータが一致したとしても
、待機系の計算機２はどこからプログラムの実行を再開
すればよいかわからないなどの課題があった．この発明
は上記のような課題を解消するためになされたもので、
データの同期性を保ちながら、切換情報としてモジュー
ル実行情報を渡すことにより、スムーズな二重系の切換
えが可能な二重系システム装置を得ることを目的とする
．〔課題を解決するための手段〕 第１の請求項に係る二重系システム装置は、主系となっ
たときに、メインメモリにソースデータを書込む際、そ
のソースデータ情報、ソースアドレス情報、およびモジ
ュール実行情報等の情報を外部バスに送出する送信手段
と、待機系になったときに、外部バスより受信したモジ
ュール実行情報よりモジュールエンドを検出し、外部メ
モリに蓄積された前記情報をメインメモリ上に転写する
転写手段を有するプロセッサを、各計算機に設けるとと
もに、インタフェース（以下、Ｉ／Ｆという）ケーブル
によって相互に接続され、主系の計算機からの前記情報
を蓄積する待避メモリと、主系の計算機から外部バスに
送出された前記情報を受けて相手の外部メモリへ送る送
信手段と、待避メモリに蓄積された前記情報を外部バス
を介して待機系の計算機に転送する転送手段と、制御信
号線からの異常信号を監視して前記計算機のどちらを主
系にするかを判定し、待避メモリおよび受信手段あるい
は送信手段を選沢的に作動させる切換信号を発生する二
重化実行判定回路とを備えた外部メモリを二重化された
計算機の間に配置したものである． 第２の請求項に係る二重系システム装置は、外部メモリ
が、前記待避メモリ、送信手段、受信手段、転送手段、
および二重化実行判定回路の外に、受信手段で受信した
ソースアドレス情報を一旦ラツチし、ソースデータ情報
とともに待避メモリへ送るラッチ回路と、待避メモリの
アドレスを生成するアドレス生或回路とを備えたもので
ある．第３の請求項に係る二重系システム装置は、外部
メモリが、前記待避メモリ、受信手段、転送手段、アド
レス生戊回路、および二重化実行判定回路の外に、主系
の計算機より受信したソースアドレス情報を蓄積する待
避メモリと、主系の計算機より受けたソースデータ情報
とともに待避メモリに送るラッチ回路と、待避メモリ内
のモジュール実行情報より検出したモジュールエンドの
タイミングで転写制御を実行するマイクロプロセッサと
、待避メモリからの情報を相手の外部メモリへ送信する
送信手段とを傭えたものである．〔作　用〕 第１の請求項における二重系システム装置は、二重系の
各計算機の間にＩ／Ｆケーブルで相互に接続された外部
メモリを配直し、主系の計算機がソースデータを更新す
るとき、そのソースデータとともにソースアドレスおよ
びモジュール実行情報を、待機系の計算機に接続された
外部メモリに一旦蓄積し、主系の計算機からのモジュー
ル実行情報がモジュールエンドとなった時、外部メモリ
に蓄積された情報を待機系の計算機のメインメモリ上に
転写することにより、入出力装置に対するショックの極
めて小さな二重系システム装置を提供する． 第２の請求項における二重系システム装置は、待機系の
計算機に接続された外部メモリに主系の計算機からの前
記各情報を蓄積する際、ソースアドレス情報を一旦ラッ
チすることで、それをデータとして外部メモリに蓄積し
、主系の計算機からのモジュール実行情報がモジュール
エンドとなった時、外部メモリに蓄積された情報を待機
系の計算機のメインメモリ上に転写することにより、入
出力装置に対するシッックの極めて小さな二重系システ
ム装置を提供する． 第３の請求項における二重系システム装置は、主系の計
算機がソースデータを更新するとき、前記各情報を主系
の計算機に接続された外部メモリに一旦蓄積し、主系の
計算機からのモジュール実行情報がモジェールエンドと
なった時、この主系の計算機に接続された外部メモリに
蓄積された情報を、待機系の計算機に接続された外部メ
モリを介して待機系の計算機のメインメモリ上に転写す
ることにより、入出力装置に対するシッックの極めて小
さな二重系システム装置を提供する．〔実施例〕 以下、この発明の一実施例を図について説明する．第１
図において、１．２は二重化された計算機、４１．４２
はその入出力バス、５は入出力バス切ｍ器、６は入出力
装置であり、第８図に同一符号を付したそれらと同一、
あるいは相当部分である．また、７および８はＩ／Ｆケ
ーブルにて互いに接続され、前記計算機ｌあるいは２と
外部バス（アドレスバス，データパス）および制御信号
線（運転指令．異常信号）にて接続された外部メモリで
あり、計算機ｌと計算機２の異常信号を監視してどちら
を主系にするかを判断し、主系に決定した計算機に入出
力バス使用許可信号を送出するとともに、入出力装置６
をその計算機の入出力バスに接続するように入出力バス
切換器５の制御を行い、また当該外部メモリ７．８間の
転写の制御等を行うものである． 第２図は第１の請求項に係る発明の一実施例における計
算機１．２と外部メモリ７，８との詳細な接続関係をメ
モリ転写に着目して示したブロック図である．繁雑さを
さけるために、第２図では計算機１を主系、計算機２を
待機系としたときの、計算機１から計算機２へのメモリ
転写の構威のみを示している．図において、ｌ２および
２２は第９図に同一符号を付したそれらに相当する、計
算機ｌもしくは２のメインメモリである．１３および２
３は計算機１もしくは２のプロセッサであり、計算機ｌ
（２）が主系であればメインメモリｌ２（２２）にソー
スデータ等の情報を書込む際、連続して外部バスにその
情報を流出させ、待機系であれば、モジュール実行情報
よりモジュールエンドの検出をして、外部メモリ８（７
）に蓄積されたソースデータ情報およびモジュール実行
情報を計算機２（１）内のメインメモリ２２　（１２）
上に転写する手段を有している点で、従来のプロセッサ
ｌ１あるいは２ｌとは異なっている．また、５ｌは２ポ
ートメモリ構造となっていて、転写するソースデータ情
報を格納する待避メモリである．５２および５３は送信
手段としての差動アンブで、差動アンプ５２は計算機ｌ
より受信したソースアドレス情報を相手外部メモリ８に
送り、差動アンプ５３は計算機ｌより受信したソースデ
ータ情報を相手外部メモリ８に送るものである．５４お
よび５５は受信手段としての差動アンプで、差動アンブ
５４は差動アンブ５２からのソースアドレス情報を受信
して待避メモリ５ｌに送り、差動アンブ５５は差勤アン
プ５３からのソースデータ情報を受信して待避メモリ５
１に送るものである．５６および５７は転送手段として
のバッファで、バッファ５６は待避メモリ５１から読出
されて計算機２に送られるソースアドレス情報を一時蓄
積してアドレスバスのＩ／Ｆを行い、バッファ５７は待
避メモリ５ｌから読出されて計算機２に送られるソース
データ情報を一時蓄積してデータパスのＩ／Ｆを行う． ５８は制御信号線からの異常信号を監視して計算機ｌと
２のどちらを主系にするかを判定し、待避メモリ５１お
よび受信手段である差動アンプ５４．５５を作動させる
か、送信手段である差動アンブ５２．５３を作動させる
かを決める切換信号を発生する二重化実行判定回路であ
る．ここで、これら外部メモリ７および８は同一のハー
ドウェア構威となっており、その要部を第３図に示す．
主系の計算機ｌに接続された外部メモリ７では、二重化
実行判定回路５８からの切換信号で送信手段としての差
動アンブ５２．５３が作動し、待機系の計算機２に接続
された外部メモリ８では二重化実行判定回路５８からの
切換信号で、待避メモリ５１および受信手段としての差
動アンプ５４．５５が作動する． 次に動作について説明する．外部メモリ７．８は制御信
号線より送られてくる計算機１あるいは２からの異常信
号を、それぞれの二重化実行判定回路５８で監視してそ
の状態を判定し、どちらか一方の正常な計算機、例えば
計算機１に入出力バス使用許可信号を与えるとともに、
入出力バス切換器５を計算機１側に切換える．このよう
にして入出力バス使用許可信号が与えられた側の計算機
ｌは主系として実作業に従事し、他方の計算機２は待機
系として待機する．このとき、外部メモリ７ではその二
重化実行判定回路５８からの切換信号によって、送信手
段である差動アンプ５２，５３が動作し、外部メモリ８
で◆よその二重化実行判定回路５８からの切換信号によ
って、待避メモリ５１および受信手段である差動アンプ
５４，５５が作動する． 主系の計算機１のプロセッサ１３は、実作業の処理を開
始してメインメモリｌ２の書込みアクセスを実行すると
、その後連続して、ソースアドレス情報およびソースデ
ータ情報を外部バス経由で当該計算機１に接続された外
部メモリ７へ送出する．外部メモリ７ではこのソースア
ドレス情報とソースデータ情報とを、差動アンプ５２あ
るいは５３で受信して外部メモリ８へ送信する。外部メ
モリ８ではこれらを差動アンプ５４あるいは５５にて受
信し、待避メモリ５ｌに送ってそこに蓄積する．第４図
はこの待避メモリ５１のデータ構戒を示す説明図である
．図示のようにこの待避メモリ５１にはこれらソースア
ドレス情報、ソースデータ情報、および、モジュール単
位のソース数、モジュール実行情報等が蓄積される．こ
こで、前記モジュール実行情報はモジュールの実行状態
を示す情報であり、モジュールスイッチング時にこの待
避メモリ５ｌに書込まれる． 外部メモリ８は、その待避メモリ５ｌにモジュールエン
ドを示すモジュール実行情報が書込まれると、待機系の
計算機２のプロセッサ２３に対して割込みを発生する．
プロセッサ２３はこの割込みをトリガとしてモジュール
実行情報よりモジュール馳およびモジュールエンドの検
出を行って、待避メモリ５ｌに蓄積された該当するソー
スデータ情報およびモジュール実行情報を計算機２内の
メインメモリ２２上に転写する．即ち、ブロセツサ２３
は前記モジュールエンドの発生したモジュールを調べ、
そのモジュールが判定されれば、該当するソースアドレ
ス情報およびソースデータ情報をバッファ５６．５７よ
り外部バスを介して受け、モジュール別ソースアドレス
テーブルを参照して該当ソースアドレスを見イ寸けだし
、そのソースデータをメインメモリ２２の当該アドレス
に書込む． このように、主系の計算機１内のメインメモリｌ２上の
ソースデータが、モジュールエンド時に待機系の計算機
２のメインメモリ２２上に転写され、同時にプロセッサ
ｌ３のモジュール実行情報も転写される． ここで、外部メモリ７と８との間を、差動アンブ５２〜
５５を用いてＩ／ＦＬているが、これは主系の計算機ｌ
が正常に動作している状態で外部メモリ８に異常が発生
した場合に、主系の計算機１の電源を生かしたまま待機
系の計算機２の電源を断にした場合等、一方の系の電源
を断にしたことにより他方の系に障害が波及するのを防
止するためのものである． また、主系の計算機１が動作中に外部メモリ８あるいは
待機系の計算機２に不具合が生じ、待機系側の電源を一
旦断にして再投入した場合、主系の計算機ｌのメインメ
モリｌ２と待機系の計算機２のメインメモリ２２との内
容は異なったものとなる．そのような場合、主系の計算
機１のプロセッサｌ３にイコライズ信号を与え、メイン
メモリ１２の全領域を適当なブロック単位で待機系の計
算機２に転送させ、そのメインメモリ２２上に転写させ
る．その場合も前述の場合と同様に、このブロック単位
のソースアドレス情報、ソースデータ情報等を外部メモ
リ８の待避メモリ５ｌに一旦転写し、それを待機系の計
算機２のプロセッサ２３によってそのメインメモリ２２
上に転写する．この処理をメインメモリ１２の全領域に
ついて繰り返し実行して、主系の計算機１のメインメモ
リｌ２の内容と待機系の計算機２のメインメモリ２２の
内容を同一のものとする． 第５図は第２の請求項に係る発明の一実施例における計
算機１．２と外部メモリ７，８との詳細な接続関係をメ
モリ転写に着目して示したブロック図で、繁雑さをさけ
るため、計算機ｌを主系、計算機２を待機系としたとき
の、計算機ｌから計算機２へのメモリ転写の構威のみを
示している．図において、１２．２２はメインメモリ、
１３．２３はプロセッサ、５ｌは待避メモリ、５２，５
３は送信手段としての差動アンプ、５４．５５は受信手
段としての差動アンプ、５６．５７は転送手段としての
バッファ、５８は二重化実行判定回路で、第２図に同一
符号を付したそれらと同一もしくは相当部分である．ま
た、５９は差動アンプ５４にて受信したソースアドレス
情報を蓄積する待避メモリと、待避メモリ５１のデータ
ラインに送出するラッチ回路である．６０は待避メモリ
５１のアクセスに必要なアドレスの生或を行うアドレス
生成回路である． ここで、これら外部メモリ７および８は同一のハードウ
ェア構戒となっており、その要部を第６図に示す．主系
の計算機１に接続された外部メモリ７では、その二重化
実行判定回路５８からの切換信号で送信手段としての差
動アンブ５２．５３が作動し、待機系の計算機２に接続
された外部メモリ８では、その二重化実行判定回路５８
からの切換信号で、待避メモリ５１および受信手段とし
ての差動アンブ５４．５５が作動する．次に動作につい
て説明する．メインメモリ１２の書込みアクセスに伴っ
て、主系の計算機ｌのプロセッサ１３より外部バスに送
出されたソースアドレス情報およびソースデータ情報は
、外部メモＩ）　７の差動アンプ５２．５３を介して外
部メモリ８へ送られる．外部メモリ８では、そのソース
アドレス情報を差動アンプ５４で受信し、ラッチ回路５
９に送って一旦ラッチする．また、ソースデータ情報を
差動アンブ５５で受信して待避メモリ５１に送る．待避
メモリ５ｌはアドレス生成回路６０の生成したアドレス
に従って、このソースデータ情報の蓄積、さらにはラッ
チ回路５９よりデータラインに送り込まれるソースアド
レス情報の蓄積を行う．このように、主系の計算機１で
メインメモリ１２への書込みが１回実行されると、待避
メモリ５ｌでは２回の書込みが実行されることになる．
ここで、モジュールのスイッチングが発生すると、メイ
ンメモリｌ２への書込みが実行される際、同様にしてモ
ジュール実行情報が待避メモリ５ｌの該当エリアに書込
まれる．従って、プロセッサ１３は書込み時にメインメ
モリｌ２と待避メモリ５１の双方から肯定確認応答を受
けることになる．第４図にこの待避メモリ５１のデータ
構威を示す． 外部メモリ８は、待避メモリ５１にモジュールエンドが
書込まれると、待機系の計算機２のプロセッサ２３に対
して割込みを発生させる．プロセッサ２３はこの割込み
をトリガとして、待避メモリ５１より該当するソースデ
ータ情報およびモジェール実行情報をメインメモリ２２
上に転写する．なお、イコライズ信号によるメインメモ
リｌ２の全領域の複写も、それを所定のブロックに分割
して、上述の場合と同様にそれを外部メモリ８の待避メ
モリ５１に一旦転写してから、待機系の計算機２のメイ
ンメモリ２２上に転写する処理をメインメモリ１２の全
領域について繰返し実行する．第７図は第３の請求項に
係る発明の一実施例における、計算機１．２と外部メモ
リ７．８との詳細な接続関係をメモリ転写に着目し、計
寡機ｌを主系、計算機２を待機系としたときの、計算機
ｌから計算機２へのメモリ転写の構或のみを示したブロ
ック図である．図において、１２．２２はメインメモリ
、１３．２３はプロセッサ、５１は待避メモリ、５４．
５５は受信手段としての差動アンプ、５６．５７は転送
手段としてのバッファ、５８は二重化実行判定回路、６
０はアドレス生成回路で、第５図に同一符号を付したそ
れらと同一もしくは相当部分である． また、６ｌは外部バスを介して主系の計算機１より受信
したソースアドレス情報を蓄積する待避メモリと、待避
メモリ５１のデータラインに送出するラッチ回路であり
、６２は主系の計算機１より送られてくるソースデータ
情報を受けて待避メモリ５１のデータラインに送るバッ
ファである．６３は待避メモリ５ｌ内のモジュール実行
情報より検出したモジュールエンドのタイミングで転写
ＷＡ御を実行するマイクロプロセッサである．６４およ
び６５は送信手段としての差動アンプで、差動アンプ６
４はソースアドレス情報を相手外部メモリ８に送り、差
動アンプ６５は待避メモリ５１からのソースデータ情報
を相手外部メモリ８に送るものである． ここで、これら外部メモリ７および８は同一のハードウ
エア構威となっており、主系の計算機ｌに接続された外
部メモリ７では、二重化実行判定回路５８からの切換信
号で待避メモリ５ｌと送信手段としての差動アンブ６４
．６５が作動し、待機系の計算機２に接続された外部メ
モリ８では、二重化実行判定回路５８からの切換信号で
待避メモリ５ｌと受信手段としての差動アンブ５４．５
５が作動する． 次に動作について説明する．メインメモリｌ２の書込み
アクセスを実行した主系の計算機１のプロセッサ１３は
、同一のソースアドレス情報およびソースデータ情報を
外部バスにも送出する．外部メモリ７において、ソース
データ情報はバッファ６２で受信されて待避メモリ５ｌ
のデータラインに送出され、また、ソースアドレス情報
はラッチ回路６１に一旦ラッチされてから前記データラ
インに送出される．待避メモリ５ｌはアドレス生成回路
６０によって生或されたアドレスに従って、これらソー
スデータ情報およびソースアドレス情報を、モジュール
のスイッチング情報とともに蓄Ｉｔる．この時、各情報
の先頭にはモジュール磁が付加される．ここで、モジュ
ールのスイッチングが発生すると、メインメモリｌ２へ
の書込みが実行される際に同様にして、モジュール実行
情報が外部メモリ７の待避メモリ５１の咳当エリアに書
込まれる．このときの待避メモリ５ｌのデータ構成を第
４図に示す． 外部メモリ７のマイクロプロセッサ６３は、モジュール
実行情報中にモジュールエンドを検出すルト、待避メモ
リ５１に蓄積されていた核当モジュールのソースアドレ
ス情報、ソースデータ情１１、およびモジュール実行情
報を読出し、差動アンブ６４．６５を介して外部メモリ
８へ送る．外部メモリ８ではこれを差動アンブ５４．５
５で受けて待避メモリ５１内に蓄積し、待避メモリ５１
にモジュールエンドが書込まれると、待機系の計算機２
のプロセッサ２３に対して割込みを発生させる．プロセ
ッサ２３はこの割込みをトリガとして、外部メモリ８の
待避メモリ５ｌより該当するソースデータ情報およびモ
ジュール実行情報をメインメモリ２２上に転写する． なお、イコライズ信号によるメインメモリ１２の全領域
の複写も、それを所定のブロックに分割して、上述の場
合と同様にそれを外部メモリ７の待避メモリ５ｌに一旦
転写し、外部メモリ８の待避メモリ５１を介して待機系
の計算８２のメインメモリ２２上に転写する処理をメイ
ンメモリｌ２の全領域について繰返す． なお、上記各実施例では、外部メモリがその待避メモリ
にモジュールエンドが書込まれたタイミングで剖込み信
号を発生させ、待機系の計算機のプロセッサをトリガす
る場合について説明したが、待機系の計算機のプロセッ
サがポーリングによって外部メモリの待避メモリ上のモ
ジュールエンドをチェックするようにしてもよい．この
場合、モジュールエンドを検出したタイミングが転写起
動のタイミングとなる． また、上記各実施例では、外部メモリ内の待避メモリ、
送信手段、受信手段等の作動の切換信号を、二重化実行
判定回路から自動的に与えるものを示したが、スイッチ
等によって手動で与えるようにしてもよく、さらに、外
部メモリ相互の接続を、差動アンブでＩ／Ｆするもので
説明したが、同軸ケーブルによるシリアル転送を行って
もよく、いずれの場合にも上記実施例と同様の効果を奏
する． 〔発明の効果〕 以上のように、第ｌの請求項に係る発明によれば、二重
系の各計算機の間にＩ／Ｆケーブルで相互に接続された
外部メモリを配置し、主系の計算機がソースデータを更
新するとき、そのソースデータとともにソースアドレス
およびモジュール実行情報を、待機系の計算機に接続さ
れた外部メモリに一旦蓄積し、主系の計算機がらのモジ
ュール実行情報がモジュールエンドとなった時、外部メ
モリに蓄積された情報を待機系の計算機のメインメモリ
上に転写するように構威したので、また、第２の請求項
に係る発明によれば、待機系の計算機に接続された外部
メモリに主系の計算機からの前記各情報を蓄積する際、
ソースアドレス情報を一旦ラッチすることで、それをデ
ータとして外部メモリにＩｌ１し、主系の計算機からの
モジュール実行情報がモジュールエンドとなった時、外
部メモリに蓄積された情報を待機系の計算機のメインメ
モリ上に転写するように構威したので、待機系の計算機
にモジュール実行情報が確実に渡され、二重系切換時に
もっとも重要なソースデータの同期性を保つことができ
て、自然に近い、入出カ装置に対するショックの極めて
小さな二重系システム装置が得られる効果がある． 第３の請求項に係る発明によれば、主系の計算機がソー
スデータを更新するとき、前記各情報を主系の計算機に
接続された外部メモリに一旦蓄積し、主系の計算機から
のモジュール実行情報がモジュールエンドとなった時、
この主系の計冨機に接続された外部メモリに蓄積された
情報を、待機系の計算機に接続された外部メモリを介し
て待機系の計算機のメインメモリ上に転写するように構
威したので、モジュール実行情報が待機系の計算機に渡
され、ソースデータの同期性が保たれて、入出力装置に
対するシッックが極めて小さな二重系システム装置が得
られるとともに、主系の計算機のアクセス時間が短縮さ
れ、対ノイズ性も向上するなどの効果がある，

【図面の簡単な説明】

第１図はこの発明の一実施例による二重系システム装置
を示す概略構或図、第２図は第１の請求項に係る発明の
一実施例の要部の詳細を示すブロック図、第３図はその
外部メモリの構戒を示すブロック図、第４図は待避メモ
リのデータ構或を示す説明図、第５図は第２の請求項に
係る発明の一実施例の要部の詳細を示すブロック図、第
６図はその外部メモリの構或を示すブロック図、第７図
は第３の請求項に係る発明の一実施例の要部の詳細を示
すブロック図、第８図は従来の二重系システム装置を示
す概略構威図、第９図はその要部の詳細を示すブロック
図、第１０図はモジュールの実行の流れを示すタイムチ
ャートである．１．２は計算機、４１．４２は入出力バ
ス、５は入出力バス切換器、６は入出力装置、１２．２
２はメインメモリ、１３．２３はプロセッサ、５ｌは待
避メモリ、５　２．５　３，６　４．６　５は送信手段
（差動アンプ）、５　４．５　５は受信手段（差動アン
ブ）、５６，５７は転送手段（バンファ）、５８は二重
化実行判定回路、５９．６１はラッチ回路、６０はアド
レス生戊回路、６３はマイクロプロセッサ．なお、図中
、同一符号は同一、又は相当部分を示す． １　図 ４１，４２：入ｔカハ゛ス 第 ３ 図 第．４　図 杵避メモリ 第 ６ 図 第 １０図

Claims (3)

【特許請求の範囲】
1. （１）主系と待機系とに二重化された計算機と、前記計
   算機のいずれかの入出力バスに接続される入出力装置と
   、前記入出力装置と前記各計算機の入出力バスとの間の
   接続を切換える入出力バス切換器を備えた二重系システ
   ム装置において、インタフェースケーブルにて相互に接
   続され、前記各計算機のいずれかに外部バスおよび制御
   信号線にて接続された１組の外部メモリを設け、前記各
   計算機は、主系計算機として内蔵するメインメモリにソ
   ースデータを書込む際、そのソースデータ情報、そのソ
   ースデータ情報が記憶される前記メインメモリ上のソー
   スアドレス情報、および当該計算機のモジュール実行状
   態を示すモジュール実行情報等の情報を前記外部バスに
   送出する送信手段と、待機系計算機として外部バスから
   受けた前記モジュール実行情報からのモジュールエンド
   を検出し、前記外部メモリに蓄積された前記情報を前記
   メインメモリ上に転写する転写手段を有するプロセッサ
   を備え、前記外部メモリは、前記主系の計算機からの前
   記情報を蓄積する待避メモリと、前記主系の計算機から
   前記外部バスに送出された前記情報を受け相手の外部メ
   モリへ前記インタフェースケーブルを介して送信する送
   信手段と、前記インタフェースケーブルからの前記情報
   を受信する受信手段と、前記待避メモリに蓄積された前
   記情報を前記外部バスを介して前記待機系の計算機に転
   送する転送手段と、前記制御信号線からの異常信号を監
   視して前記計算機のどちらを主系にするかを判定して、
   前記待避メモリおよび受信手段あるいは前記送信手段を
   選択的に作動させる切換信号を発生する二重化実行判定
   回路とを備えたことを特徴とする二重系システム装置。
2. （２）主系と待機系とに二重化された計算機と、前記計
   算機のいずれかの入出力バスに接続される入出力装置と
   、前記入出力装置と前記各計算機の入出力バスとの間の
   接続を切換える入出力バス切換器を備えた二重系システ
   ム装置において、インタフェースケーブルにて相互に接
   続され、前記各計算機のいずれかに外部バスおよび制御
   信号線にて接続された１組の外部メモリを設け、前記各
   計算機は、主系計算機として内蔵するメインメモリにソ
   ースデータを書込む際、そのソースデータ情報、そのソ
   ースデータ情報が記憶される前記メインメモリ上のソー
   スアドレス情報、および当該計算機のモジュール実行状
   態を示すモジュール実行情報等の情報を前記外部バスに
   送出する送信手段と、待機系計算機として外部バスから
   受けた前記モジュール実行情報からのモジュールエンド
   を検出し、前記外部メモリに蓄積された前記情報を前記
   メインメモリ上に転写する転写手段を有するプロセッサ
   を備え、前記外部メモリは、前記主系の計算機からの前
   記情報を蓄積する待避メモリと、前記主系の計算機から
   前記外部バスに送出された前記情報を受け、相手の外部
   メモリへ前記インタフェースケーブルを介して送信する
   送信手段と、前記インタフェースケーブルからの前記情
   報を受信する受信手段と、前記受信手段で受信した前記
   ソースアドレス情報を一旦ラッチし、前記ソースデータ
   情報とともに前記待避メモリへ送るラッチ回路と、前記
   待避メモリのアドレスを生成するアドレス生成回路と、
   前記待避メモリに蓄積された前記情報を前記外部バスを
   介して前記待機系の計算機に転送する転送手段と、前記
   制御信号線からの異常信号を監視して前記計算機のどち
   らを主系にするかを判定して、前記待避メモリおよび受
   信手段あるいは前記送信手段を選択的に作動させる切換
   信号を発生する二重化実行判定回路とを備えたことを特
   徴とする二重系システム装置。
3. （３）主系と待機系とに二重化された計算機と、前記計
   算機のいずれかの入出力バスに接続される入出力装置と
   、前記入出力装置と前記各計算機の入出力バスとの間の
   接続を切換える入出力バス切換器を備えた二重系システ
   ム装置において、インタフェースケーブルにて相互に接
   続され、前記各計算機のいずれかに外部バスおよび制御
   信号線にて接続された１組の外部メモリを設け、前記各
   計算機は、主系計算機として内蔵するメインメモリにソ
   ースデータを書込む際、そのソースデータ情報、そのソ
   ースデータ情報が記憶される前記メインメモリ上のソー
   スアドレス情報、および当該計算機のモジュール実行状
   態を示すモジュール実行情報等の情報を前記外部バスに
   送出する送信手段と、待機系計算機として外部バスから
   受けた前記モジュール実行情報からのモジュールエンド
   を検出し、前記外部メモリに蓄積された前記情報を前記
   メインメモリ上に転写する転写手段を有するプロセッサ
   を備え、前記外部メモリは、前記主系の計算機からの前
   記情報を蓄積する待避メモリと、前記外部バスを介して
   前記主系の計算機より受信した前記ソースアドレス情報
   を一旦ラッチし、前記主系の計算機から受けた前記ソー
   スデータ情報とともに前記待避メモリに送るラッチ回路
   と、前記待避メモリのアドレスを生成するアドレス生成
   回路と、前記待避メモリ内の前記モジュール実行情報よ
   り検出したモジュールエンドのタイミングで転写制御を
   実行するマイクロプロセッサと、前記待避メモリからの
   前記情報を相手の外部メモリへ前記インタフェースケー
   ブルを介して送信する送信手段と、前記インタフェース
   ケーブルからの前記情報を受信する受信手段と、前記待
   避メモリに蓄積された前記情報を前記外部バスを介して
   前記待機系の計算機に転送する転送手段と、前記制御信
   号線からの異常信号を監視して前記計算機のどちらを主
   系にするかを判定して、前記待避メモリおよび受信手段
   あるいは前記送信手段を選択的に作動させる切換信号を
   発生する二重化実行判定回路とを備えたことを特徴とす
   る二重系システム装置。