JPH0750293A - 半導体基板の製造方法及びそれを用いた液晶画像表示装置 - Google Patents
半導体基板の製造方法及びそれを用いた液晶画像表示装置Info
- Publication number
- JPH0750293A JPH0750293A JP21354993A JP21354993A JPH0750293A JP H0750293 A JPH0750293 A JP H0750293A JP 21354993 A JP21354993 A JP 21354993A JP 21354993 A JP21354993 A JP 21354993A JP H0750293 A JPH0750293 A JP H0750293A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- etching
- single crystal
- semiconductor substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000005530 etching Methods 0.000 claims abstract description 34
- 239000013078 crystal Substances 0.000 claims abstract description 25
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 4
- -1 tetramethylammonium hydride Chemical compound 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 150000004678 hydrides Chemical class 0.000 abstract 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 43
- 239000010408 film Substances 0.000 description 33
- 238000002955 isolation Methods 0.000 description 14
- 229910021426 porous silicon Inorganic materials 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002048 anodisation reaction Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Landscapes
- Weting (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 安定かつ良好な素子特性を得る。
【構成】 絶縁面上に設けられた単結晶半導体層１０３
を有する半導体基板の製造方法において、前記単結晶半
導体層１０３のエッチングにＴＭＡＨ（テトラメチルア
ンモニウムハイドライド）を用いる。
を有する半導体基板の製造方法において、前記単結晶半
導体層１０３のエッチングにＴＭＡＨ（テトラメチルア
ンモニウムハイドライド）を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の製造方法
及びそれを用いた液晶画像表示装置に係り、特に誘電体
分離あるいは、絶縁物上の単結晶半導体層に作成された
電子デバイス集積回路の素子分離方法及びそれを用いた
液晶画像表示装置に関するものである。
及びそれを用いた液晶画像表示装置に係り、特に誘電体
分離あるいは、絶縁物上の単結晶半導体層に作成された
電子デバイス集積回路の素子分離方法及びそれを用いた
液晶画像表示装置に関するものである。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、シリコン−オン−インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作成するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究がなさ
れてきた。
は、シリコン−オン−インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作成するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究がなさ
れてきた。
【０００３】すなわち、ＳＯＩ技術を利用することで、 ．誘電体分離が容易で高集積化が可能である。
【０００４】．対放射線耐性に優れている。
【０００５】．浮遊容量が低減でき高速化が可能であ
る。
る。
【０００６】．ウエル工程が省略できる。
【０００７】．ラッチアップが防止できる。
【０００８】．完全空乏化ＦＥＴが可能となる。 等の長所のあるデバイスを作成することが可能である。
【０００９】ＳＯＩ基板の作成方法には、現在、 （１）．酸素のイオン注入によりＳｉ基板中にＳｉＯ2
層を形成する。 （２）．絶縁膜上に半導体基板を貼り合わせ、半導体基
板を研削する。 の２つの方法が有力である。
層を形成する。 （２）．絶縁膜上に半導体基板を貼り合わせ、半導体基
板を研削する。 の２つの方法が有力である。
【００１０】
【発明が解決しようとしている課題】上記ＳＯＩ基板を
用いて、実際のデバイスを作成する場合、デバイス間の
電気的な分離を行うため素子分離を行う。素子分離の方
法としては、選択酸化法、溝分離法等がある。しかしな
がら、それぞれの分離方法で以下の問題がある。
用いて、実際のデバイスを作成する場合、デバイス間の
電気的な分離を行うため素子分離を行う。素子分離の方
法としては、選択酸化法、溝分離法等がある。しかしな
がら、それぞれの分離方法で以下の問題がある。
【００１１】即ち、選択酸化による分離では、分離界面
が熱酸化膜により覆われるため、界面特性としては、良
好な特性が得られるものの、Ｓｉ厚のバラツキにより選
択酸化領域の横広がりが変化し、半導体素子の寸法等
（例えば、ＭＯＳトランジスタのチャネル幅）を変化さ
せる結果となる。
が熱酸化膜により覆われるため、界面特性としては、良
好な特性が得られるものの、Ｓｉ厚のバラツキにより選
択酸化領域の横広がりが変化し、半導体素子の寸法等
（例えば、ＭＯＳトランジスタのチャネル幅）を変化さ
せる結果となる。
【００１２】また溝分離では、ＲＩＥモードでＳｉをエ
ッチングするため半導体素子の寸法等（例えば、ＭＯＳ
トランジスタのチャネル幅）をコントロールする上で良
好であるが、分離界面に電荷等のトラップが発生し、半
導体表面の濃度が見かけ上バラツキを生じ、更には、ダ
メージ等によりソース、ドレイン間のリーク電流が増加
する等の問題が生ずる。
ッチングするため半導体素子の寸法等（例えば、ＭＯＳ
トランジスタのチャネル幅）をコントロールする上で良
好であるが、分離界面に電荷等のトラップが発生し、半
導体表面の濃度が見かけ上バラツキを生じ、更には、ダ
メージ等によりソース、ドレイン間のリーク電流が増加
する等の問題が生ずる。
【００１３】
【課題を解決するための手段】本発明の半導体基板の製
造方法は、絶縁面上に設けられた単結晶半導体層を有す
る半導体基板の製造方法において、前記単結晶半導体層
のエッチングにＴＭＡＨ（テトラメチルアンモニウムハ
イドライド）を用いたことを特徴とする。
造方法は、絶縁面上に設けられた単結晶半導体層を有す
る半導体基板の製造方法において、前記単結晶半導体層
のエッチングにＴＭＡＨ（テトラメチルアンモニウムハ
イドライド）を用いたことを特徴とする。
【００１４】本発明の液晶画像表示装置は、上記半導体
基板の製造方法により作製した半導体基板を用いたこと
を特徴とする。
基板の製造方法により作製した半導体基板を用いたこと
を特徴とする。
【００１５】
【作用】本発明は、ＴＭＡＨを絶縁面上に設けられた単
結晶半導体層を有する半導体基板のエッチングに用いる
ことにより、精度よくエッチングを行って、素子領域の
寸法形状の精度を高め（この結果、例えばトランジスタ
のチャネル幅を安定に形成できる。）且つ素子分離側面
を均一にエッチングして、電荷等の影響を受け難くする
ことを可能とするものであり、特性バラツキの小さいＳ
ＯＩ基板上の集積回路を低コストで提供することが可能
となる。
結晶半導体層を有する半導体基板のエッチングに用いる
ことにより、精度よくエッチングを行って、素子領域の
寸法形状の精度を高め（この結果、例えばトランジスタ
のチャネル幅を安定に形成できる。）且つ素子分離側面
を均一にエッチングして、電荷等の影響を受け難くする
ことを可能とするものであり、特性バラツキの小さいＳ
ＯＩ基板上の集積回路を低コストで提供することが可能
となる。
【００１６】本発明はＳＯＩ基板を用いた液晶画像表示
装置に好適に用いられ、素子分離領域部に光を透過させ
る場合、Ｓｉ厚が不均一であったとしても、光透過させ
ることができる厚さまで素子の特性を損なうことなくエ
ッチングすることが可能となり、液晶画像表示装置を高
歩留りで提供することが可能となる。
装置に好適に用いられ、素子分離領域部に光を透過させ
る場合、Ｓｉ厚が不均一であったとしても、光透過させ
ることができる厚さまで素子の特性を損なうことなくエ
ッチングすることが可能となり、液晶画像表示装置を高
歩留りで提供することが可能となる。
【００１７】本発明の特徴とするところは、アルカリ溶
液特有の異方性エッチングをＳＯＩ基板に適用した点に
ある。
液特有の異方性エッチングをＳＯＩ基板に適用した点に
ある。
【００１８】本発明において用いるＴＭＡＨによるエッ
チングに関しては、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ ｔｈｅ ９ｔｈ Ｓｅｎｓｏｒ Ｓｙｍｐｏｓ
ｉｕｍ １９９０ ｐ１５〜１８等に記載されているよ
うに、異方性エッチングが確認されている。但し、その
全ては、マイクロメカニクスの分野で圧力センサ等へ適
用されおり、このエッチング液をＳＯＩ基板の集積回路
に適用することは本発明によって初めて明らかにされた
ものである。
チングに関しては、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ ｔｈｅ ９ｔｈ Ｓｅｎｓｏｒ Ｓｙｍｐｏｓ
ｉｕｍ １９９０ ｐ１５〜１８等に記載されているよ
うに、異方性エッチングが確認されている。但し、その
全ては、マイクロメカニクスの分野で圧力センサ等へ適
用されおり、このエッチング液をＳＯＩ基板の集積回路
に適用することは本発明によって初めて明らかにされた
ものである。
【００１９】なお、ＴＭＡＨによるエッチングのマスク
材として、その半導体基板を熱酸化させた酸化膜を利用
することにより、マスク材と被エッチング材の密着性を
向上させ、加工精度を向上させることができ、本発明を
集積回路へ適用するに当たってより好ましいものとな
る。
材として、その半導体基板を熱酸化させた酸化膜を利用
することにより、マスク材と被エッチング材の密着性を
向上させ、加工精度を向上させることができ、本発明を
集積回路へ適用するに当たってより好ましいものとな
る。
【００２０】
【実施例】まず、本発明の実施態様例について説明す
る。
る。
【００２１】図１は、本発明の好適な一実施態様例を示
す断面図である。図１において、１０１は支持基板、１
０２は絶縁膜、１０３は半導体単結晶層、１０４，１０
５はＴＭＡＨのマスク材としての絶縁膜であり、１０６
はＴＭＡＨを用いて半導体単結晶層を分離した領域であ
る。ＴＭＡＨを用いた場合、（１００）面を表面とする
Ｓｉ単結晶をエッチングすることにより、そのエッチン
グ端面には（１１１）面が形成される。（１００）面方
向のエッチング速度に比較し、（１１１）面方向のエッ
チングは、桁違いに遅くなるため分離領域の横広がりは
抑制される。但し、マスク材としての絶縁膜がＣＶＤ系
の膜である場合、図２の半導体単結晶層１０３と絶縁層
２０４との密着性が問題となり、図２に示すような横広
がりが生じてしまう。そのため、本実施例では、絶縁膜
１０４として半導体単結晶層１０３との密着性が良好な
熱酸化膜を用いることにより横広がりを抑制している。
す断面図である。図１において、１０１は支持基板、１
０２は絶縁膜、１０３は半導体単結晶層、１０４，１０
５はＴＭＡＨのマスク材としての絶縁膜であり、１０６
はＴＭＡＨを用いて半導体単結晶層を分離した領域であ
る。ＴＭＡＨを用いた場合、（１００）面を表面とする
Ｓｉ単結晶をエッチングすることにより、そのエッチン
グ端面には（１１１）面が形成される。（１００）面方
向のエッチング速度に比較し、（１１１）面方向のエッ
チングは、桁違いに遅くなるため分離領域の横広がりは
抑制される。但し、マスク材としての絶縁膜がＣＶＤ系
の膜である場合、図２の半導体単結晶層１０３と絶縁層
２０４との密着性が問題となり、図２に示すような横広
がりが生じてしまう。そのため、本実施例では、絶縁膜
１０４として半導体単結晶層１０３との密着性が良好な
熱酸化膜を用いることにより横広がりを抑制している。
【００２２】なお、エッチングにより横広がりが生じた
ことにより、マスク材となる絶縁膜が剥れてパーティク
ル等となり、エッチングが均一に行われない等の問題を
生じる場合があるが、本実施例は、このような問題の対
策としても有効であり、均一なエッチングが可能とな
る。
ことにより、マスク材となる絶縁膜が剥れてパーティク
ル等となり、エッチングが均一に行われない等の問題を
生じる場合があるが、本実施例は、このような問題の対
策としても有効であり、均一なエッチングが可能とな
る。
【００２３】以下、本発明に好適に用いることができる
ＳＯＩ基板の作成方法について、図３〜図５を用いて説
明する。なお、ここでは、貼り合わせる基板の反り等に
よって半導体層の層厚のバラツキが生じやすい、貼り合
わせによるＳＯＩ基板を取り上げるが、本発明はかかる
ＳＯＩ基板以外にも適用できることは勿論である。
ＳＯＩ基板の作成方法について、図３〜図５を用いて説
明する。なお、ここでは、貼り合わせる基板の反り等に
よって半導体層の層厚のバラツキが生じやすい、貼り合
わせによるＳＯＩ基板を取り上げるが、本発明はかかる
ＳＯＩ基板以外にも適用できることは勿論である。
【００２４】図３に示すように、先ずＳｉ単結晶基板を
用意してその全部を多孔質化し、多孔質Ｓｉ基板１を作
成する。続いて、エピタキシャル成長を多孔質化した基
板表面に行い、非多孔質Ｓｉの薄膜単結晶層２を形成す
る。
用意してその全部を多孔質化し、多孔質Ｓｉ基板１を作
成する。続いて、エピタキシャル成長を多孔質化した基
板表面に行い、非多孔質Ｓｉの薄膜単結晶層２を形成す
る。
【００２５】ここで、多孔質Ｓｉについて説明する。Ｓ
ｉ単結晶基板は、ＨＦ溶液を用いた陽極化成法によっ
て、多孔質化させることができる。多孔質Ｓｉ層は、単
結晶Ｓｉの密度２．３３ｇ／ｃｍ3 に比べて、その密度
を、ＨＦ溶液濃度を５０〜２０％に変化させることで密
度１．１〜０．６ｇ／ｃｍ3 の範囲に変化させることが
できる。多孔質層は、下記の理由により、Ｐ型Ｓｉ基板
に形成されやすい。多孔質Ｓｉ層は、透過電子顕微鏡に
よる観察によれば、平均約６００オングストローム程度
の径の孔が形成される。
ｉ単結晶基板は、ＨＦ溶液を用いた陽極化成法によっ
て、多孔質化させることができる。多孔質Ｓｉ層は、単
結晶Ｓｉの密度２．３３ｇ／ｃｍ3 に比べて、その密度
を、ＨＦ溶液濃度を５０〜２０％に変化させることで密
度１．１〜０．６ｇ／ｃｍ3 の範囲に変化させることが
できる。多孔質層は、下記の理由により、Ｐ型Ｓｉ基板
に形成されやすい。多孔質Ｓｉ層は、透過電子顕微鏡に
よる観察によれば、平均約６００オングストローム程度
の径の孔が形成される。
【００２６】多孔質Ｓｉは、Ｕｈｌｉｒ等によって１９
５６年に半導体の電解研磨の研究過程に於て発見された
（Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ ３５，ｐ．３３３（１９５６））。ま
た、ウナガミ等は、陽極化成におけるＳｉの溶解反応を
研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要で
あり、その反応は、次のようであると報告している
（Ｔ．ウナガミ：Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，ｖｏｌ．１２７，ｐ．４７６（１９８０））。
５６年に半導体の電解研磨の研究過程に於て発見された
（Ａ．Ｕｈｌｉｒ，Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．，ｖｏｌ ３５，ｐ．３３３（１９５６））。ま
た、ウナガミ等は、陽極化成におけるＳｉの溶解反応を
研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要で
あり、その反応は、次のようであると報告している
（Ｔ．ウナガミ：Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，ｖｏｌ．１２７，ｐ．４７６（１９８０））。
【００２７】 Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ+ → ＳｉＦ2 ＋２Ｈ+ ＋ｎｅ- ＳｉＦ2 ＋２ＨＦ → ＳｉＦ4 ＋Ｈ2 ＳｉＦ4 ＋２ＨＦ → Ｈ2 ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ+ → ＳｉＦ4 ＋４Ｈ+ ＋λｅ- ＳｉＦ4 ＋２ＨＦ → Ｈ2 ＳｉＦ6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々シリコン１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質シリコンが形成される
としている。以上のことから、正孔の存在するＰ型シリ
コンは、多孔質化されやすい。
ている。また、ｎ及びλは夫々シリコン１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質シリコンが形成される
としている。以上のことから、正孔の存在するＰ型シリ
コンは、多孔質化されやすい。
【００２８】この多孔質化に於ける選択性は、長野ら及
びイマイによって実証されている（長野、中島、安野、
大中、梶原、；電子通信学会技術研究報告、ｖｏｌ ７
９，ＳＳＤ ７９−９５４９（１９７９）、（Ｋ．イマ
イ；Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ
ｖｏｌ ２４，１５９（１９８１））。また、多孔質層
はその内部に大量の空隙が形成されているために、密度
が半分以下に減少する。その結果、体積に比べて表面積
が飛躍的に増大するため、その化学エッチング速度は、
通常の単結晶層のエッチング速度に比べて、著しく増速
される。
びイマイによって実証されている（長野、中島、安野、
大中、梶原、；電子通信学会技術研究報告、ｖｏｌ ７
９，ＳＳＤ ７９−９５４９（１９７９）、（Ｋ．イマ
イ；Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ
ｖｏｌ ２４，１５９（１９８１））。また、多孔質層
はその内部に大量の空隙が形成されているために、密度
が半分以下に減少する。その結果、体積に比べて表面積
が飛躍的に増大するため、その化学エッチング速度は、
通常の単結晶層のエッチング速度に比べて、著しく増速
される。
【００２９】次に図４に示すように、非晶質基体たるガ
ラスに代表される光透過性基板３を用意して、多孔質Ｓ
ｉ基板上の単結晶Ｓｉ層表面を酸化した後、形成された
酸化層４に該光透過性基板３を貼りつける。該酸化層
は、デバイスを作成する際に重要な役割をはたす。すな
わち、Ｓｉ活性層の下地界面により発生する界面準位は
ガラス界面にくらべて、酸化膜の界面の準位の方が低く
でき、電子デバイスの特性は著しく向上される。図４に
示すように、エッチング防止膜（保護材料）として、Ｓ
ｉ3 Ｎ4 層５を堆積して、貼り合せた２枚の基板全体を
被覆して、多孔質シリコン基板の表面上のＳｉ3 Ｎ4 層
を除去する。なお、保護材料を被覆するのは、薄膜単結
晶層２、光透過性基板３、酸化層４をエッチング液から
保護するためであって、特にＳｉ3 Ｎ4 層に限定される
ものではない。例えばＳｉ3 Ｎ4 層の代わりに、アピエ
ゾンワックスを用いても良い。保護材料は耐化学エッチ
ング特性に優れた材料、特に弗酸に対して耐性の強い材
料であることが望ましい。この後に、多孔質Ｓｉ基板１
を全部エッチングして光透過性基板３上に薄膜化した単
結晶シリコン層２を残存させ形成する。
ラスに代表される光透過性基板３を用意して、多孔質Ｓ
ｉ基板上の単結晶Ｓｉ層表面を酸化した後、形成された
酸化層４に該光透過性基板３を貼りつける。該酸化層
は、デバイスを作成する際に重要な役割をはたす。すな
わち、Ｓｉ活性層の下地界面により発生する界面準位は
ガラス界面にくらべて、酸化膜の界面の準位の方が低く
でき、電子デバイスの特性は著しく向上される。図４に
示すように、エッチング防止膜（保護材料）として、Ｓ
ｉ3 Ｎ4 層５を堆積して、貼り合せた２枚の基板全体を
被覆して、多孔質シリコン基板の表面上のＳｉ3 Ｎ4 層
を除去する。なお、保護材料を被覆するのは、薄膜単結
晶層２、光透過性基板３、酸化層４をエッチング液から
保護するためであって、特にＳｉ3 Ｎ4 層に限定される
ものではない。例えばＳｉ3 Ｎ4 層の代わりに、アピエ
ゾンワックスを用いても良い。保護材料は耐化学エッチ
ング特性に優れた材料、特に弗酸に対して耐性の強い材
料であることが望ましい。この後に、多孔質Ｓｉ基板１
を全部エッチングして光透過性基板３上に薄膜化した単
結晶シリコン層２を残存させ形成する。
【００３０】図５に得られた半導体基板を示す。すなわ
ち、図４に於るエッチング防止膜としてのＳｉ3 Ｎ4 層
５を除去することによって、光透過性基板３上に結晶性
がシリコンウエハーと同等な単結晶Ｓｉ層２が平坦に、
しかも均一に薄層化されて、ウエハー全域に、大面積に
形成される。こうして得られた半導体基板は、絶縁分離
された電子素子作製という点から見ても好適に使用する
ことができる。
ち、図４に於るエッチング防止膜としてのＳｉ3 Ｎ4 層
５を除去することによって、光透過性基板３上に結晶性
がシリコンウエハーと同等な単結晶Ｓｉ層２が平坦に、
しかも均一に薄層化されて、ウエハー全域に、大面積に
形成される。こうして得られた半導体基板は、絶縁分離
された電子素子作製という点から見ても好適に使用する
ことができる。
【００３１】このようにして、作製されたＳＯＩ半導体
基板に、本発明を用いて図１に示したようなエッチング
を行い素子分離を行う。
基板に、本発明を用いて図１に示したようなエッチング
を行い素子分離を行う。
【００３２】以下、本発明の実施例について説明する。
【００３３】図６（ａ）〜（ｃ）は本発明の半導体基板
の製造方法の一実施例の製造工程を示す断面図である。
の製造方法の一実施例の製造工程を示す断面図である。
【００３４】まず、２００ミクロンの厚みを持ったＰ型
（１００）Ｓｉ基板上にＣＶＤ法により、Ｓｉエピタキ
シャル層を０．５ミクロン成長させた。堆積条件は、以
下のとおりである。
（１００）Ｓｉ基板上にＣＶＤ法により、Ｓｉエピタキ
シャル層を０．５ミクロン成長させた。堆積条件は、以
下のとおりである。
【００３５】 反応ガス流量： ＳｉＨ2 Ｃｌ2 １０００ ＳＣＣＭ Ｈ2 ２３０ １／ｍｉｎ． 温度： １０８０℃ 圧力： ８０Ｔｏｒｒ 時間： １ｍｉｎ． この基板を５０％のＨＦ溶液中において陽極化成を行っ
た。この時の電流密度は、１００ｍＡ／ｃｍ2 であっ
た。この時の多孔質化速度は、約８．４μｍ／ｍｉｎ．
であり２００ミクロンの厚みを持ったＰ型（１００）Ｓ
ｉ基板全体は、２４分で多孔質化された。前述したよう
にこの陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多
孔質化され、Ｓｉエピタキシャル層には変化がなかっ
た。
た。この時の電流密度は、１００ｍＡ／ｃｍ2 であっ
た。この時の多孔質化速度は、約８．４μｍ／ｍｉｎ．
であり２００ミクロンの厚みを持ったＰ型（１００）Ｓ
ｉ基板全体は、２４分で多孔質化された。前述したよう
にこの陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多
孔質化され、Ｓｉエピタキシャル層には変化がなかっ
た。
【００３６】次に、このエピタキシャル層の表面を５０
ｎｍ熱酸化した。作成された熱酸化膜６０２上に光学研
磨を施した溶融石英ガラス基板６０１を重ねあわせ、酸
素雰囲気中で８００℃、０．５時間加熱することによ
り、両者の基板は、強固に接合された。減圧ＣＶＤ法に
よってＳｉ3 Ｎ4 を０．１μｍ堆積して、貼りあわせた
２枚の基板を被覆して、多孔質基板上の窒化膜のみを反
応性イオンエッチングによって除去した。前述したよう
に通常のＳｉ単結晶のフッ硝酸酢酸溶液にたいするエッ
チング速度は、約毎分１ミクロン弱程度（フッ硝酸酢酸
溶液１：３：８）であるが、多孔質層のエッチング速度
はその百倍ほど増速される。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、２分で除去
された。Ｓｉ3 Ｎ4 層を除去した後には、図６（ａ）に
示すように、ガラス基板６０１上に０．５μｍの厚みを
持った単結晶Ｓｉ層（Ｓｉエピタキシャル層）６０３が
形成できた。透過電子顕微鏡による断面観察の結果、Ｓ
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
ｎｍ熱酸化した。作成された熱酸化膜６０２上に光学研
磨を施した溶融石英ガラス基板６０１を重ねあわせ、酸
素雰囲気中で８００℃、０．５時間加熱することによ
り、両者の基板は、強固に接合された。減圧ＣＶＤ法に
よってＳｉ3 Ｎ4 を０．１μｍ堆積して、貼りあわせた
２枚の基板を被覆して、多孔質基板上の窒化膜のみを反
応性イオンエッチングによって除去した。前述したよう
に通常のＳｉ単結晶のフッ硝酸酢酸溶液にたいするエッ
チング速度は、約毎分１ミクロン弱程度（フッ硝酸酢酸
溶液１：３：８）であるが、多孔質層のエッチング速度
はその百倍ほど増速される。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、２分で除去
された。Ｓｉ3 Ｎ4 層を除去した後には、図６（ａ）に
示すように、ガラス基板６０１上に０．５μｍの厚みを
持った単結晶Ｓｉ層（Ｓｉエピタキシャル層）６０３が
形成できた。透過電子顕微鏡による断面観察の結果、Ｓ
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
【００３７】続いて、図６（ｂ）に示すように、この基
板を６００℃以上で熱酸化を施こし、単結晶Ｓｉ上に密
着性の良好な熱酸化膜６０４を形成する。次に、所望の
場所の熱酸化膜をパターニングし、開口部６０５を得
る。ここで本発明の特徴であるＴＭＡＨを用いて、Ｓｉ
層６０３の異方性エッチングを行う。図７にＴＭＡＨ濃
度に対するＳｉのエッチングレートを示す。ＴＭＡＨ濃
度により、（１１１）面の荒れ方が変化するが、５ｗｔ
％以下で良好な界面を得ることができる。底面、表面に
は熱酸化膜があるため、これで、エッチングはストップ
する。このようにして、図６（ｃ）の素子分離領域６０
６を有するＳＯＩ基板を得る。
板を６００℃以上で熱酸化を施こし、単結晶Ｓｉ上に密
着性の良好な熱酸化膜６０４を形成する。次に、所望の
場所の熱酸化膜をパターニングし、開口部６０５を得
る。ここで本発明の特徴であるＴＭＡＨを用いて、Ｓｉ
層６０３の異方性エッチングを行う。図７にＴＭＡＨ濃
度に対するＳｉのエッチングレートを示す。ＴＭＡＨ濃
度により、（１１１）面の荒れ方が変化するが、５ｗｔ
％以下で良好な界面を得ることができる。底面、表面に
は熱酸化膜があるため、これで、エッチングはストップ
する。このようにして、図６（ｃ）の素子分離領域６０
６を有するＳＯＩ基板を得る。
【００３８】なお、ＴＭＡＨの溶液温度は８０℃以下で
あることが望ましい。これは８０℃を超える温度でエッ
チングを行うと（１１１）面のファセット状の残渣が酸
化膜上に形成され、オーバーエッチングを行っても残渣
が残るからである。
あることが望ましい。これは８０℃を超える温度でエッ
チングを行うと（１１１）面のファセット状の残渣が酸
化膜上に形成され、オーバーエッチングを行っても残渣
が残るからである。
【００３９】このようにして得た（１１１）Ｓｉ面は均
一であり、分離幅の制御性も良好である。
一であり、分離幅の制御性も良好である。
【００４０】次に具体的な応用例として、図６（ａ）〜
（ｃ）に示した製造方法で作成されたＳＯＩ基板に、Ｍ
ＯＳトランジスタを作成する製造工程について、図８
（ａ）〜（ｃ）を用いて説明する。
（ｃ）に示した製造方法で作成されたＳＯＩ基板に、Ｍ
ＯＳトランジスタを作成する製造工程について、図８
（ａ）〜（ｃ）を用いて説明する。
【００４１】まず図６（ａ）〜（ｃ）で示した製造工程
により、図８（ａ）に示した、素子領域を有するＳＯＩ
基板を作成する。
により、図８（ａ）に示した、素子領域を有するＳＯＩ
基板を作成する。
【００４２】続いて、図８（ｂ）に示すように、ゲート
酸化膜として、５００Å以下の熱酸化膜６０７を形成す
る。エンハンス型ＭＯＳトランジスタ、デプレッション
型ＭＯＳトランジスタにより、単結晶領域への不純物濃
度は異なるがエンハンス型ＰＭＯＳトランジスタを形成
する場合、Ｐ+ イオンを５Ｅ１６ｃｍ-3程度になるよう
に濃度をコントロールする。次に、ゲート電極６０８を
形成し、これをパターニングする。
酸化膜として、５００Å以下の熱酸化膜６０７を形成す
る。エンハンス型ＭＯＳトランジスタ、デプレッション
型ＭＯＳトランジスタにより、単結晶領域への不純物濃
度は異なるがエンハンス型ＰＭＯＳトランジスタを形成
する場合、Ｐ+ イオンを５Ｅ１６ｃｍ-3程度になるよう
に濃度をコントロールする。次に、ゲート電極６０８を
形成し、これをパターニングする。
【００４３】続いて、図８（ｃ）に示すように、ゲート
電極６０８をセルフアライメントとして、ソース及びド
レイン領域６０９をイオン注入により形成する。この
後、層間絶縁膜６１０を形成し、ソース、ドレイン電極
６１１及びゲート電極６０８を引きだして、ＭＯＳトラ
ンジスタが形成される。
電極６０８をセルフアライメントとして、ソース及びド
レイン領域６０９をイオン注入により形成する。この
後、層間絶縁膜６１０を形成し、ソース、ドレイン電極
６１１及びゲート電極６０８を引きだして、ＭＯＳトラ
ンジスタが形成される。
【００４４】このように、本発明を用いて作成したＭＯ
ＳトランジスタのＶG −ＩD 特性を図９に示す。従来例
に比較し、ＯＦＦ電流が桁違いに小さい。これは、素子
分離側壁の電荷が制御されたことに寄与していることを
示すものである。
ＳトランジスタのＶG −ＩD 特性を図９に示す。従来例
に比較し、ＯＦＦ電流が桁違いに小さい。これは、素子
分離側壁の電荷が制御されたことに寄与していることを
示すものである。
【００４５】又、このＭＯＳトランジスタを液晶画像表
示装置のスイッチングトランジスタとして適用する場
合、素子分離領域が光透過領域（開口部）となり、Ｓｉ
単結晶厚分布が悪い場合でも、開口率バラツキを抑制す
ることができる。更には、前述のＯＦＦ電流が小さいた
め良好な画像表示ができる。図１０に光透過性液晶画像
表示装置の断面構造を示す。図１０において、１００１
は光透過性のＳＯＩ基板の支持体、１００２は絶縁膜、
１００３はＭＯＳトランジスタのチャネル部、１００４
はゲート電極、１００５はソース，ドレイン領域、１０
０６は層間絶縁膜、１００７はソース電極（Ａｌ等）、
１００８は層間絶縁膜、１００９はＩＴＯ（透明電
極）、１０１０は保持容量膜、１０１１はドレイン電極
のＩＴＯ（透明電極）、１０１２は液晶、１０１３は対
向電極のＩＴＯ（透明電極）、１０１４はガラス基板、
１０１５は遮光用のＡｌ、１０１６は素子分離により光
透過性となった領域である。
示装置のスイッチングトランジスタとして適用する場
合、素子分離領域が光透過領域（開口部）となり、Ｓｉ
単結晶厚分布が悪い場合でも、開口率バラツキを抑制す
ることができる。更には、前述のＯＦＦ電流が小さいた
め良好な画像表示ができる。図１０に光透過性液晶画像
表示装置の断面構造を示す。図１０において、１００１
は光透過性のＳＯＩ基板の支持体、１００２は絶縁膜、
１００３はＭＯＳトランジスタのチャネル部、１００４
はゲート電極、１００５はソース，ドレイン領域、１０
０６は層間絶縁膜、１００７はソース電極（Ａｌ等）、
１００８は層間絶縁膜、１００９はＩＴＯ（透明電
極）、１０１０は保持容量膜、１０１１はドレイン電極
のＩＴＯ（透明電極）、１０１２は液晶、１０１３は対
向電極のＩＴＯ（透明電極）、１０１４はガラス基板、
１０１５は遮光用のＡｌ、１０１６は素子分離により光
透過性となった領域である。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ＴＭＡＨを用いて、絶縁面上に設けられた単結晶半導体
層を有する半導体基板の素子分離を行うことにより安定
かつ良好な素子特性を得ることができる。
ＴＭＡＨを用いて、絶縁面上に設けられた単結晶半導体
層を有する半導体基板の素子分離を行うことにより安定
かつ良好な素子特性を得ることができる。
【００４７】更に、ＴＭＡＨのマスク材として、熱酸化
膜を利用することにより、ＴＭＡＨのサイドエッチング
が抑制され、安定かつ良好な寸法精度を得ることが可能
となる。
膜を利用することにより、ＴＭＡＨのサイドエッチング
が抑制され、安定かつ良好な寸法精度を得ることが可能
となる。
【図１】本発明の好適な一実施態様例を示す断面図であ
る。
る。
【図２】マスク材が密着不良を生じた例を示す断面図で
ある。
ある。
【図３】本発明に好適に用いることができるＳＯＩ基板
作成のためのプロセスフローを示す断面図である。
作成のためのプロセスフローを示す断面図である。
【図４】本発明に好適に用いることができるＳＯＩ基板
作成のためのプロセスフローを示す断面図である。
作成のためのプロセスフローを示す断面図である。
【図５】本発明に好適に用いることができるＳＯＩ基板
作成のためのプロセスフローを示す断面図である。
作成のためのプロセスフローを示す断面図である。
【図６】（ａ）〜（ｃ）は本発明の半導体基板の製造方
法の一実施例の製造工程を示す断面図である。
法の一実施例の製造工程を示す断面図である。
【図７】ＴＭＡＨ溶液のＳｉエッチング速度を示す特性
図である。
図である。
【図８】（ａ）〜（ｃ）は本発明を適用したＭＯＳトラ
ンジスタの製造方法を示す断面図である。
ンジスタの製造方法を示す断面図である。
【図９】本発明を適用したＭＯＳトランジスタのＶG −
ＩD 特性図である。
ＩD 特性図である。
【図１０】本発明を液晶画像表示装置に適用した例を示
す断面図である。
す断面図である。
１０１ 支持基板 １０２ 絶縁膜 １０３ 半導体単結晶層 １０４，１０５ ＴＭＡＨのマスク材としての絶縁膜 １０６ ＴＭＡＨを用いて半導体単結晶層を分離した領
域 １００１ ＳＯＩ基板の支持体（光透過性） １００２ 絶縁膜 １００３ ＭＯＳトランジスタのチャネル部 １００４ ゲート電極 １００５ ソース、ドレイン領域 １００６ 層間絶縁膜 １００７ ソース電極（Ａｌ等） １００８ 層間絶縁膜 １００９ ＩＴＯ（透明電極） １０１０ 保持容量膜 １０１１ ドレイン電極のＩＴＯ（透明電極） １０１２ 液晶 １０１３ 対向電極のＩＴＯ（透明電極） １０１４ ガラス基板 １０１５ 遮光用のＡｌ １０１６ 素子分離により光透過性となった領域
域 １００１ ＳＯＩ基板の支持体（光透過性） １００２ 絶縁膜 １００３ ＭＯＳトランジスタのチャネル部 １００４ ゲート電極 １００５ ソース、ドレイン領域 １００６ 層間絶縁膜 １００７ ソース電極（Ａｌ等） １００８ 層間絶縁膜 １００９ ＩＴＯ（透明電極） １０１０ 保持容量膜 １０１１ ドレイン電極のＩＴＯ（透明電極） １０１２ 液晶 １０１３ 対向電極のＩＴＯ（透明電極） １０１４ ガラス基板 １０１５ 遮光用のＡｌ １０１６ 素子分離により光透過性となった領域
Claims (5)
- 【請求項１】 絶縁面上に設けられた単結晶半導体層を
有する半導体基板の製造方法において、 前記単結晶半導体層のエッチングにＴＭＡＨ（テトラメ
チルアンモニウムハイドライド）を用いたことを特徴と
する半導体基板の製造方法。 - 【請求項２】 請求項１記載の半導体基板の製造方法に
おいて、前記単結晶半導体層はシリコンであり、その表
面が（１００）面である半導体基板の製造方法。 - 【請求項３】 請求項１記載の半導体基板の製造方法に
おいて、ＴＭＡＨのマスク材として、シリコンを熱酸化
させた酸化膜を使用した半導体基板の製造方法。 - 【請求項４】 請求項３記載の半導体基板の製造方法に
おいて、ＴＭＡＨの溶液温度が８０℃以下である半導体
基板の製造方法。 - 【請求項５】 請求項１記載の半導体基板の製造方法に
より作製した半導体基板を用いた液晶画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21354993A JPH0750293A (ja) | 1993-08-06 | 1993-08-06 | 半導体基板の製造方法及びそれを用いた液晶画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21354993A JPH0750293A (ja) | 1993-08-06 | 1993-08-06 | 半導体基板の製造方法及びそれを用いた液晶画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750293A true JPH0750293A (ja) | 1995-02-21 |
Family
ID=16641045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21354993A Pending JPH0750293A (ja) | 1993-08-06 | 1993-08-06 | 半導体基板の製造方法及びそれを用いた液晶画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989299B2 (en) | 2004-06-24 | 2011-08-02 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
-
1993
- 1993-08-06 JP JP21354993A patent/JPH0750293A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989299B2 (en) | 2004-06-24 | 2011-08-02 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9093529B2 (en) | 2004-06-24 | 2015-07-28 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9437737B2 (en) | 2004-06-24 | 2016-09-06 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
| US9825171B2 (en) | 2004-06-24 | 2017-11-21 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing the same, and method of evaluating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1174460A (ja) | デバイス製造方法 | |
| US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
| US5714790A (en) | Semiconductor device with an indium-tin-oxide in contact with a semiconductor or metal | |
| US6121097A (en) | Semiconductor device manufacturing method | |
| JPH05243579A (ja) | 半導体装置 | |
| JPH0799295A (ja) | 半導体基体の作成方法及び半導体基体 | |
| JPH05206422A (ja) | 半導体装置及びその作製方法 | |
| JP3371121B2 (ja) | 半導体製造方法 | |
| JPH06232247A (ja) | 絶縁層上に隔離された半導体層を製造する方法 | |
| JPH0750293A (ja) | 半導体基板の製造方法及びそれを用いた液晶画像表示装置 | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JP3049904B2 (ja) | 誘電体分離ウエハの製造方法 | |
| JPH06302791A (ja) | 半導体基板及びその製造方法 | |
| JPH05241139A (ja) | 液晶表示装置 | |
| JP3128077B2 (ja) | バイポーラトランジスタの製造方法及びそれを用いた半導体装置の製造方法 | |
| JP3112101B2 (ja) | 半導体基材の作製方法 | |
| JP3098810B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びそれを用いた半導体装置 | |
| EP0558055B1 (en) | Semiconductor device comprising an ITO film | |
| JP3112103B2 (ja) | 半導体装置 | |
| EP1193752A1 (en) | Method to form a localized silicon-on-insulator structure | |
| JP3189320B2 (ja) | 半導体装置の製造方法 | |
| JP3098815B2 (ja) | 液晶表示装置 | |
| JPH06204168A (ja) | 半導体装置 | |
| JPH1197522A (ja) | 誘電体分離基板およびその製造方法 |