JPH0744228B2 - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0744228B2 JPH0744228B2 JP63181109A JP18110988A JPH0744228B2 JP H0744228 B2 JPH0744228 B2 JP H0744228B2 JP 63181109 A JP63181109 A JP 63181109A JP 18110988 A JP18110988 A JP 18110988A JP H0744228 B2 JPH0744228 B2 JP H0744228B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタテイック型半導体記憶装置に関し、さ
らに詳しくは、それぞれのドレインが負荷素子に接続さ
れ、それぞれのゲートが互いに他のドレインに交差接続
された１対のMOS型電界効果トランジスタによってデー
タ情報を記憶するようにしたスタティック型半導体記憶
装置のメモリセルの改良に関する。
らに詳しくは、それぞれのドレインが負荷素子に接続さ
れ、それぞれのゲートが互いに他のドレインに交差接続
された１対のMOS型電界効果トランジスタによってデー
タ情報を記憶するようにしたスタティック型半導体記憶
装置のメモリセルの改良に関する。
従来例でのこの種のスタテイック型半導体記憶装置とし
て、ここでは、いわゆる，スタテイック・ランダム・ア
クセス・メモリ（Static Random Access Memory）（以
下,SRAMと呼ぶ）で用いられる高抵抗負荷型のメモリセ
ルの各素子の接続状態を第８図に示す。
て、ここでは、いわゆる，スタテイック・ランダム・ア
クセス・メモリ（Static Random Access Memory）（以
下,SRAMと呼ぶ）で用いられる高抵抗負荷型のメモリセ
ルの各素子の接続状態を第８図に示す。
この第８図の従来例による回路構成において、符号31,3
2,33および34は、Q1,Q2,Q3およびQ4としてのいわゆる,M
OSFET（Metal Oxide Semiconductor Field Effect Tran
sistor）であり、35および36はR1およびR2として示す高
抵抗であつて、電源電位（Vcc）37,接地電位（GND）38,
ビット線（BL）39,ビット線（BL）40およびワード線（W
L）43に、それぞれ図に示す通りに接続されている。な
お、図中，イは拡散層による配線部分、ロはポリシリコ
ンによる配線部分である。
2,33および34は、Q1,Q2,Q3およびQ4としてのいわゆる,M
OSFET（Metal Oxide Semiconductor Field Effect Tran
sistor）であり、35および36はR1およびR2として示す高
抵抗であつて、電源電位（Vcc）37,接地電位（GND）38,
ビット線（BL）39,ビット線（BL）40およびワード線（W
L）43に、それぞれ図に示す通りに接続されている。な
お、図中，イは拡散層による配線部分、ロはポリシリコ
ンによる配線部分である。
そして、前記各MOSFET（Q3,Q4）33,34は、そのドレイン
およびゲートが相互に交差接続されて２つの安定な状態
をもつフリップフロップ回路を形成し、これらによつて
ビツト情報（データ）の記憶を可能にするもので、具体
的には一方のメモリセルノードMC 41が“High"レベル電
位，他方のメモリセルノードMC 42が“Low"レベル電位
にされた状態，もしくはこれと逆の状態で１ビットの情
報を記憶する。
およびゲートが相互に交差接続されて２つの安定な状態
をもつフリップフロップ回路を形成し、これらによつて
ビツト情報（データ）の記憶を可能にするもので、具体
的には一方のメモリセルノードMC 41が“High"レベル電
位，他方のメモリセルノードMC 42が“Low"レベル電位
にされた状態，もしくはこれと逆の状態で１ビットの情
報を記憶する。
また、前記各高抵抗35,36は、電源電位（Vcc）37とメモ
リセルノードMC 41またはMC 42間を接続している。
リセルノードMC 41またはMC 42間を接続している。
さらに、前記各MOSFET（Q1,Q2）31,32は、そのゲートが
ワード線43に接続されており、メモリセルの選択時，す
なわちワード線43が“High"レベルのときに、メモリセ
ルノードMC 41,MC 42をビット線39,40に接続する役割を
なして、メモリセルからのデータの読み出し，およびメ
モリセルへのデータの書き込みに使用される。
ワード線43に接続されており、メモリセルの選択時，す
なわちワード線43が“High"レベルのときに、メモリセ
ルノードMC 41,MC 42をビット線39,40に接続する役割を
なして、メモリセルからのデータの読み出し，およびメ
モリセルへのデータの書き込みに使用される。
次に、第９図は前記高抵抗負荷型SRAMメモリセルの平面
パターン図を示し、また、第10図は第９図に示されたSR
AMメモリセルの簡略化した平面パターン図を示してい
る。
パターン図を示し、また、第10図は第９図に示されたSR
AMメモリセルの簡略化した平面パターン図を示してい
る。
これらの第９図および第10図において、符号１は素子間
分離領域であつて、通常この分離領域には、厚い膜厚の
酸化膜が用いられる。
分離領域であつて、通常この分離領域には、厚い膜厚の
酸化膜が用いられる。
また、2aないし2cは第一層目の第１ポリシリコン層を示
し、これらのうち,2aはワード線であつて、素子間分離
領域１以外の部分でそれぞれに各MOSFET（Q1,Q2）31,32
のゲート電極を兼ね、また、2b,2cはそれぞれに各MOSFE
T（Q4,Q3）34,33のゲート電極となつている。
し、これらのうち,2aはワード線であつて、素子間分離
領域１以外の部分でそれぞれに各MOSFET（Q1,Q2）31,32
のゲート電極を兼ね、また、2b,2cはそれぞれに各MOSFE
T（Q4,Q3）34,33のゲート電極となつている。
そして、4aないし4cは二層目の第２ポリシリコン層を示
し、これらのうち,4aは電源電位（Vcc）37の配線であ
り、また、4bはメモリセル内でのクロスカップルの配線
に用いられ、第１ベリッドコンタクトホール3bを介して
MOSFET（Q4）34のドレインとMOSFET（Q3）33のゲートと
MOSFET（Q2）32のソースとを相互に接続し、また、4cは
第１ベリッドコンタクトホール3cを介してMOSFET（Q4）
34のゲートとMOSFET（Q1）31のソースとを接続してい
る。
し、これらのうち,4aは電源電位（Vcc）37の配線であ
り、また、4bはメモリセル内でのクロスカップルの配線
に用いられ、第１ベリッドコンタクトホール3bを介して
MOSFET（Q4）34のドレインとMOSFET（Q3）33のゲートと
MOSFET（Q2）32のソースとを相互に接続し、また、4cは
第１ベリッドコンタクトホール3cを介してMOSFET（Q4）
34のゲートとMOSFET（Q1）31のソースとを接続してい
る。
さらに、６は三層目の第３ポリシリコン層を示し、同層
によつて各高抵抗（R1,R2）35,36を形成すると共に、第
２ベリッドコンタクトホール5aを介して電源電位（Vc
c）37の配線4aに接続させ、各第２ベリッドコンタクト
ホール5b,5cを介して各メモリセルノードMC 41,MC 42に
接続させている。
によつて各高抵抗（R1,R2）35,36を形成すると共に、第
２ベリッドコンタクトホール5aを介して電源電位（Vc
c）37の配線4aに接続させ、各第２ベリッドコンタクト
ホール5b,5cを介して各メモリセルノードMC 41,MC 42に
接続させている。
なお、7aおよび7bは別のコンタクトホールであつて、こ
こでは図示省略したが、通常の場合，アルミなどで形成
されるビット線（BL）39,ビット線（BL）40を各MOSFET
（Q1,Q2）31,32のドレインに接続している。
こでは図示省略したが、通常の場合，アルミなどで形成
されるビット線（BL）39,ビット線（BL）40を各MOSFET
（Q1,Q2）31,32のドレインに接続している。
次に、第11図は前記した第10図におけるXI−XI線部での
装置構成の断面図を示し、この場合，図示態様を簡略化
させるために、それぞれの各MOSFET（Q1,Q2,Q3およびQ
4）31,32,33および34でのゲート電極以後に形成される
それぞれの部分については、これを省略してある。
装置構成の断面図を示し、この場合，図示態様を簡略化
させるために、それぞれの各MOSFET（Q1,Q2,Q3およびQ
4）31,32,33および34でのゲート電極以後に形成される
それぞれの部分については、これを省略してある。
ここでも、この第11図において、符号8aないし8dはｐ型
のシリコン半導体基板９の主面上に形成されたn+型の拡
散領域を示し、これらのうち,8a,8bはMOSFET（Q3）33の
ソース，ドレイン領域であり、8d,8cはMOSFET（Q4）34
のソース，ドレイン領域である。また、10,10はそれぞ
れのゲート酸化膜を示している。
のシリコン半導体基板９の主面上に形成されたn+型の拡
散領域を示し、これらのうち,8a,8bはMOSFET（Q3）33の
ソース，ドレイン領域であり、8d,8cはMOSFET（Q4）34
のソース，ドレイン領域である。また、10,10はそれぞ
れのゲート酸化膜を示している。
以上のように構成された従来例による高抵抗負荷型SRAM
メモリセルにおいては、そのメモリ容量の増加に伴つ
て、素子構成各部での微細化が図られており、この微細
化は、平面的な方向だけでなく、積層方向にも進められ
て、次に述べるような種々の問題を生じさせている。
メモリセルにおいては、そのメモリ容量の増加に伴つ
て、素子構成各部での微細化が図られており、この微細
化は、平面的な方向だけでなく、積層方向にも進められ
て、次に述べるような種々の問題を生じさせている。
ａ）n+型拡散領域でのシート抵抗の上昇 微細化によつてMOSFETのチャネル長が縮小される傾向に
あり、平面方向，積層方向への微細化に伴ない、例え
ば、ゲート酸化膜10の薄膜化,n+型拡散領域8aないし8d
の薄層化，ひいては、浅いn+−ｐ接合の形成が必要とさ
れるが、このようにn+型拡散領域を浅くすると、同領域
のシート抵抗が上昇し、また、第９図，第10図に示すよ
うに、このn+型拡散領域は、一方で、メモリセル内での
各配線接続とか、メモリセルのGND配線としても使用さ
れているために、ここでの寄生抵抗の上昇がメモリセル
の動作に影響を与えることになる。
あり、平面方向，積層方向への微細化に伴ない、例え
ば、ゲート酸化膜10の薄膜化,n+型拡散領域8aないし8d
の薄層化，ひいては、浅いn+−ｐ接合の形成が必要とさ
れるが、このようにn+型拡散領域を浅くすると、同領域
のシート抵抗が上昇し、また、第９図，第10図に示すよ
うに、このn+型拡散領域は、一方で、メモリセル内での
各配線接続とか、メモリセルのGND配線としても使用さ
れているために、ここでの寄生抵抗の上昇がメモリセル
の動作に影響を与えることになる。
例えばMOSFET（Q3）33のドレインにおけるチャネルから
第１ベリッドコンタクトホール3cに至るまでのシート抵
抗が上昇すると、実質的にMOSFET（Q3）33での電流駆動
能力が低下し、この結果，左右対称に構成されるメモリ
セルに非対称性を生じて、いわゆる,2つの安定な状態を
保持し得なくなると云う可能性がある。
第１ベリッドコンタクトホール3cに至るまでのシート抵
抗が上昇すると、実質的にMOSFET（Q3）33での電流駆動
能力が低下し、この結果，左右対称に構成されるメモリ
セルに非対称性を生じて、いわゆる,2つの安定な状態を
保持し得なくなると云う可能性がある。
また、ビット線39は、各MOSFET（Q1,Q3）31,33を介して
その電荷を放電するために、ビット線（BL）39とビット
線（BL）40の間に電位を発生させて、その記憶内容を外
部に伝える読み出し操作においては、前記のドレインに
おけるシート抵抗の上昇によって、電荷の放電にかかる
時間が長くなり、SRAMにおけるアクセスタイムが増加す
るという不利があるほか、ここでもGND配線の寄生抵抗
によつて、先に述べた非対称性を生じ易いものであつ
た。
その電荷を放電するために、ビット線（BL）39とビット
線（BL）40の間に電位を発生させて、その記憶内容を外
部に伝える読み出し操作においては、前記のドレインに
おけるシート抵抗の上昇によって、電荷の放電にかかる
時間が長くなり、SRAMにおけるアクセスタイムが増加す
るという不利があるほか、ここでもGND配線の寄生抵抗
によつて、先に述べた非対称性を生じ易いものであつ
た。
ｂ）サブスレッシュホールド電流の増加 一般に、MOSFETにおいては、そのチャネル長を短くする
と、ショートチャネル効果によつて、サブスレッシュホ
ールド電流が増加することが知られている。
と、ショートチャネル効果によつて、サブスレッシュホ
ールド電流が増加することが知られている。
ここで、第８図の回路において、ワード線43が“Low"レ
ベルであると、各MOSFET（Q1,Q2）31,32はオフされてお
り、これらの各MOSFET（Q1,Q2）31,32を無視してデータ
の保持を考えると、例えば、メモリセルノードMC 41が
“High"レベル，メモリセルノードMC 42が“Low"レベル
である場合,MOSFET（Q3）33はオフされ、そのメモリセ
ルノードMC 41が高抵抗（R1）35により充電されて“Hig
h"レベルの電位を保持，つまり、データを保持し得る。
ベルであると、各MOSFET（Q1,Q2）31,32はオフされてお
り、これらの各MOSFET（Q1,Q2）31,32を無視してデータ
の保持を考えると、例えば、メモリセルノードMC 41が
“High"レベル，メモリセルノードMC 42が“Low"レベル
である場合,MOSFET（Q3）33はオフされ、そのメモリセ
ルノードMC 41が高抵抗（R1）35により充電されて“Hig
h"レベルの電位を保持，つまり、データを保持し得る。
そして、この場合，メモリの大容量化に併せてチップ全
体の消費電力を減らすようにすると、高抵抗（R1,R2）3
5,36の値が増加して、1MビットのSRAMで抵抗１本当りの
抵抗値が数ＴΩのものもあつて、この場合，一方では、
大容量化に伴つてそのチャネル長が縮少されるために、
本来は、高抵抗（R1,R2）35,36の充電電流に比較して無
視できた各MOSFET（Q3,Q4）33,34でのオフ時の漏れ電流
が、サブスレッシュホールド電流の増加と共に無視でき
なくなり、結果的に、データ保持が不能になる。
体の消費電力を減らすようにすると、高抵抗（R1,R2）3
5,36の値が増加して、1MビットのSRAMで抵抗１本当りの
抵抗値が数ＴΩのものもあつて、この場合，一方では、
大容量化に伴つてそのチャネル長が縮少されるために、
本来は、高抵抗（R1,R2）35,36の充電電流に比較して無
視できた各MOSFET（Q3,Q4）33,34でのオフ時の漏れ電流
が、サブスレッシュホールド電流の増加と共に無視でき
なくなり、結果的に、データ保持が不能になる。
ｃ）ジャンクションリーク 前記のｂ）項で述べたように、メモリの大容量化に伴
い、高抵抗（R1,R2）35,36の値としては、チップ全体の
消費電力を妥当に維持するための考慮が図られており、
例えば、メモリ容量が４倍になる毎に、その抵抗値もま
たこれに比例して少なくとも４倍にされのであるが、し
かし一方，このときのリーク電流値を、これに反比例し
た1/4倍にすることは極めて困難であり、その一つの要
因として、先に述べたサブスレッシュホールドリークの
ほかに、いわゆる，ジャンクションリークがある。
い、高抵抗（R1,R2）35,36の値としては、チップ全体の
消費電力を妥当に維持するための考慮が図られており、
例えば、メモリ容量が４倍になる毎に、その抵抗値もま
たこれに比例して少なくとも４倍にされのであるが、し
かし一方，このときのリーク電流値を、これに反比例し
た1/4倍にすることは極めて困難であり、その一つの要
因として、先に述べたサブスレッシュホールドリークの
ほかに、いわゆる，ジャンクションリークがある。
すなわち,MOSFETにおけるドレインは、第11図での領域8
b,8cに見られるように、シリコン半導体基板９との間
に、必然的にn+−ｐジャンクションを有しており、この
ジャンクションの逆方向リークは、物理的に不可避であ
る。そして、このときのジャンクションリークは、その
ジャンクション面積と、ジャンクションのエッジ長に比
例するもので、このうち、ジャンクション面積について
は、素子構成の微細化に伴つて縮少されはするが、その
エッジ長はそれほど縮少されず、ジャンクションリーク
を低減させることが非常に困難になつてきている。
b,8cに見られるように、シリコン半導体基板９との間
に、必然的にn+−ｐジャンクションを有しており、この
ジャンクションの逆方向リークは、物理的に不可避であ
る。そして、このときのジャンクションリークは、その
ジャンクション面積と、ジャンクションのエッジ長に比
例するもので、このうち、ジャンクション面積について
は、素子構成の微細化に伴つて縮少されはするが、その
エッジ長はそれほど縮少されず、ジャンクションリーク
を低減させることが非常に困難になつてきている。
ｄ）ソフトエラー率の増加 メモリセル面積の縮少化に伴つて、メモリセルノードMC
41,MC42に容量を構成させるゲート電極とかジャンクシ
ョンの面積が、これに比例して減少するので、そのノー
ド容量が、メモリ容量の増加に反比例して減少する。そ
して、このノード容量の減少は、メモリセルノードでの
蓄積電荷の減少をも意味し、その結果，いわゆる外来の
α線などのノイズ電荷により発生するソフトエラーに対
して弱くなるという不利がある。
41,MC42に容量を構成させるゲート電極とかジャンクシ
ョンの面積が、これに比例して減少するので、そのノー
ド容量が、メモリ容量の増加に反比例して減少する。そ
して、このノード容量の減少は、メモリセルノードでの
蓄積電荷の減少をも意味し、その結果，いわゆる外来の
α線などのノイズ電荷により発生するソフトエラーに対
して弱くなるという不利がある。
ｅ）素子間分離 当然なことではあるが、素子構成の微細化は、素子間分
離領域１での分離幅の微細化も要求しており、これによ
つて、素子間耐圧の低下，リーク電流の増加をもたらす
ことになる。
離領域１での分離幅の微細化も要求しており、これによ
つて、素子間耐圧の低下，リーク電流の増加をもたらす
ことになる。
この発明は、従来のこのような問題点を解消するために
なされたものであり、その目的とするところは、大容
量，低消費電力に適合した，この種のスタテイック型半
導体記憶装置，ここでは、高抵抗負荷型SRAMメモリセル
を提供することである。
なされたものであり、その目的とするところは、大容
量，低消費電力に適合した，この種のスタテイック型半
導体記憶装置，ここでは、高抵抗負荷型SRAMメモリセル
を提供することである。
この発明の第１の発明においては、それぞれのドレイン
領域が負荷素子を介して電源に接続され、それぞれのゲ
ートが互いに他のドレイン領域に交差接続される１対の
MOS型電界効果トランジスタによってデータ情報を記憶
するようにしたメモリセルを有するスタティック型半導
体記憶装置において、 それぞれのMOS型電界効果トランジスタを、 第１導電型の半導体基板の主面上に、それぞれ独立した
チャネル領域を規定するように互いに離れて形成された
第２導電型の不純物を含むポリシリコン層と、 ポリシリコン層の下の半導体基板主面上に、ポリシリコ
ン層からの不純物拡散により形成され、ポリシリコン層
の端でその端の位置が規定されたソース領域およびドレ
イン領域と、 半導体基板のソース領域とドレイン領域の間に位置する
チャネル領域上およびポリシリコン層上に、ゲート絶縁
膜を介して形成されたゲート電極とを有するものとし、
さらに １対のMOS型電界効果トランジスタのポリシリコン層間
の半導体基板主面上に設けられ、ポリシリコン層の厚さ
とほぼ同じ厚さの素子間分離領域を備えるものとしたも
のである。
領域が負荷素子を介して電源に接続され、それぞれのゲ
ートが互いに他のドレイン領域に交差接続される１対の
MOS型電界効果トランジスタによってデータ情報を記憶
するようにしたメモリセルを有するスタティック型半導
体記憶装置において、 それぞれのMOS型電界効果トランジスタを、 第１導電型の半導体基板の主面上に、それぞれ独立した
チャネル領域を規定するように互いに離れて形成された
第２導電型の不純物を含むポリシリコン層と、 ポリシリコン層の下の半導体基板主面上に、ポリシリコ
ン層からの不純物拡散により形成され、ポリシリコン層
の端でその端の位置が規定されたソース領域およびドレ
イン領域と、 半導体基板のソース領域とドレイン領域の間に位置する
チャネル領域上およびポリシリコン層上に、ゲート絶縁
膜を介して形成されたゲート電極とを有するものとし、
さらに １対のMOS型電界効果トランジスタのポリシリコン層間
の半導体基板主面上に設けられ、ポリシリコン層の厚さ
とほぼ同じ厚さの素子間分離領域を備えるものとしたも
のである。
また、この発明の第２の発明に係るスタティック型半導
体記憶装置は、主面を有する第１導電型の半導体基板、 半導体基板の主面に形成される第２導電型のソース領域
と、第２導電型の不純物を含む第１のポリシリコン層か
ら形成される第１のポリシリコン配線と接し、この第１
のポリシリコン配線からの不純物拡散により半導体基板
の主面に形成される第２導電型のドレイン領域と、この
ソースおよびドレイン領域に挟まれた半導体基板の主面
のチャネル領域上にゲート絶縁膜を介して第１の導電層
で形成されるゲート電極とを有する第１のドライバトラ
ンジスタ、 半導体基板の主面に形成される第２導電型のソース領域
と、第１のポリシリコン配線と離隔して第１のポリシリ
コン層から形成されるポリシリコン部材と接し、このポ
リシリコン部材からの不純物拡散により半導体基板の主
面に形成され、第１のポリシリコン層よりも上層の第２
のポリシリコン層から形成される第２のポリシリコン配
線により第１のドライバトランジスタのゲート電極に接
続された第２導電型のドレイン領域と、このソースおよ
びドレイン領域に挟まれた半導体基板の主面のチャネル
領域上にゲート絶縁膜を介して第１の導電層で形成さ
れ、第１のポリシリコン配線に接続されたゲート電極と
を有する第２のドライバトランジスタ、 第１のドライバトランジスタのドレイン領域と所定電位
が与えられる所定電位配線との間に接続される第１の負
荷素子、 第２のドライバトランジスタのドレイン領域と前記所定
電位配線との間に接続される第２の負荷素子を備えるも
のである。
体記憶装置は、主面を有する第１導電型の半導体基板、 半導体基板の主面に形成される第２導電型のソース領域
と、第２導電型の不純物を含む第１のポリシリコン層か
ら形成される第１のポリシリコン配線と接し、この第１
のポリシリコン配線からの不純物拡散により半導体基板
の主面に形成される第２導電型のドレイン領域と、この
ソースおよびドレイン領域に挟まれた半導体基板の主面
のチャネル領域上にゲート絶縁膜を介して第１の導電層
で形成されるゲート電極とを有する第１のドライバトラ
ンジスタ、 半導体基板の主面に形成される第２導電型のソース領域
と、第１のポリシリコン配線と離隔して第１のポリシリ
コン層から形成されるポリシリコン部材と接し、このポ
リシリコン部材からの不純物拡散により半導体基板の主
面に形成され、第１のポリシリコン層よりも上層の第２
のポリシリコン層から形成される第２のポリシリコン配
線により第１のドライバトランジスタのゲート電極に接
続された第２導電型のドレイン領域と、このソースおよ
びドレイン領域に挟まれた半導体基板の主面のチャネル
領域上にゲート絶縁膜を介して第１の導電層で形成さ
れ、第１のポリシリコン配線に接続されたゲート電極と
を有する第２のドライバトランジスタ、 第１のドライバトランジスタのドレイン領域と所定電位
が与えられる所定電位配線との間に接続される第１の負
荷素子、 第２のドライバトランジスタのドレイン領域と前記所定
電位配線との間に接続される第２の負荷素子を備えるも
のである。
この発明の第１の発明においては、データ情報を記憶す
るMOS型電界効果トランジスタを、半導体基板上に形成
されてチャネル領域を規定するポリシリコン層から拡散
形成されたソースおよびドレイン領域を有するものとし
たので、その寄生抵抗およびショートチャネル効果によ
るリーク電流をそれぞれに低減できて、安定性とデータ
保持特性とを向上できる。
るMOS型電界効果トランジスタを、半導体基板上に形成
されてチャネル領域を規定するポリシリコン層から拡散
形成されたソースおよびドレイン領域を有するものとし
たので、その寄生抵抗およびショートチャネル効果によ
るリーク電流をそれぞれに低減できて、安定性とデータ
保持特性とを向上できる。
また、この発明の第２の発明においても、第１および第
２のドライバトランジスタが第１のポリシリコン層から
拡散形成されたドレイン領域を有するので、その寄生抵
抗およびショートチャネル効果によるリーク電流をそれ
ぞれに低減できて、安定性とデータ保持特性とを向上で
きる。
２のドライバトランジスタが第１のポリシリコン層から
拡散形成されたドレイン領域を有するので、その寄生抵
抗およびショートチャネル効果によるリーク電流をそれ
ぞれに低減できて、安定性とデータ保持特性とを向上で
きる。
以下、この発明に係るスタテイック型半導体記憶装置の
各実施例につき、第１図ないし第７図を参照して詳細に
説明する。
各実施例につき、第１図ないし第７図を参照して詳細に
説明する。
第１図はこの発明の第１実施例を適用した前記第10図に
対応する高抵抗負荷型SRAMメモリセルのパターンを簡略
化して示す平面パターン図、第２図は第１図II−II線部
におけるゲート電極形成までの装置構成の概要を示す断
面図であり、また、第３図はこの発明の第２実施例を適
用した前記第８図に対応する高抵抗負荷型SRAMメモリセ
ルの各素子の接続状態を示す回路接続図、第４図はこの
第２実施例による前記第10図に対応する高抵抗負荷型SR
AMメモリセルの平面パターンを簡略化して示す平面パタ
ーン図、第５図は第４図のＶ−Ｖ線部におけるゲート電
極形成までの装置構成の概要を示す断面図であり、さら
に、第６図はこの発明の第３実施例を適用した前記第10
図に対応する高抵抗負荷型SRAMメモリセルの平面パター
ンを簡略化して示す平面パターン図、第７図は第６図VI
I−VII線部におけるゲート電極形成までの装置構成の概
要を示す断面図である。
対応する高抵抗負荷型SRAMメモリセルのパターンを簡略
化して示す平面パターン図、第２図は第１図II−II線部
におけるゲート電極形成までの装置構成の概要を示す断
面図であり、また、第３図はこの発明の第２実施例を適
用した前記第８図に対応する高抵抗負荷型SRAMメモリセ
ルの各素子の接続状態を示す回路接続図、第４図はこの
第２実施例による前記第10図に対応する高抵抗負荷型SR
AMメモリセルの平面パターンを簡略化して示す平面パタ
ーン図、第５図は第４図のＶ−Ｖ線部におけるゲート電
極形成までの装置構成の概要を示す断面図であり、さら
に、第６図はこの発明の第３実施例を適用した前記第10
図に対応する高抵抗負荷型SRAMメモリセルの平面パター
ンを簡略化して示す平面パターン図、第７図は第６図VI
I−VII線部におけるゲート電極形成までの装置構成の概
要を示す断面図である。
そして、これらの第１図ないし第７図の各実施例構成に
おいて、前記第８図ないし第11図の従来例構成と同一符
号は同一または相当部分を示している。
おいて、前記第８図ないし第11図の従来例構成と同一符
号は同一または相当部分を示している。
これらの各実施例構成において、この発明は、前記従来
例構成に用いたMOSFETに代えて、半導体基板上の基体ポ
リシリコン層から拡散形成された不純物領域からなるソ
ース・ドレイン領域を有し、かつこの基体ポリシリコン
層によつてチャネル領域が規定された構造（以下，この
構造をポリ・ソース／ドレイン構造と呼ぶ）のMOSFETを
用いている。
例構成に用いたMOSFETに代えて、半導体基板上の基体ポ
リシリコン層から拡散形成された不純物領域からなるソ
ース・ドレイン領域を有し、かつこの基体ポリシリコン
層によつてチャネル領域が規定された構造（以下，この
構造をポリ・ソース／ドレイン構造と呼ぶ）のMOSFETを
用いている。
因みにこゝで、このポリ・ソース／ドレイン構造に直接
関係するMOSFETの先行技術としては、IEEE ELECTRON DE
VICE LETTERS,VOL.EDL−5,NO.10 p400−402（OCTOBER 1
984）,VOL.EDL−7,NO.5 p314−316（MAY 1986）およびV
OL.EDL−8,NO.4 p165−167（APRIL 1987）に、その詳細
な記載がなされている。
関係するMOSFETの先行技術としては、IEEE ELECTRON DE
VICE LETTERS,VOL.EDL−5,NO.10 p400−402（OCTOBER 1
984）,VOL.EDL−7,NO.5 p314−316（MAY 1986）およびV
OL.EDL−8,NO.4 p165−167（APRIL 1987）に、その詳細
な記載がなされている。
まず最初に、第１図および第２図に示す第１実施例構成
は、前記したポリ・ソース／ドレイン構造のMOSFETを用
いた高抵抗負荷型SRAMメモリセルである。
は、前記したポリ・ソース／ドレイン構造のMOSFETを用
いた高抵抗負荷型SRAMメモリセルである。
すなわち，これらの第１図および第２図構成による第１
実施例のポリ・ソース／ドレイン構造のMOSFETは、ｐ型
シリコン半導体基板９上に堆積形成されたn+型不純物を
含む基体ポリシリコン層11を有しており、この基体ポリ
シリコン層11は、こゝでのポリ・ソース／ドレイン構造
のMOSFET（Q1,Q2,Q3およびQ4）31,32,33および34の基体
部材となる。
実施例のポリ・ソース／ドレイン構造のMOSFETは、ｐ型
シリコン半導体基板９上に堆積形成されたn+型不純物を
含む基体ポリシリコン層11を有しており、この基体ポリ
シリコン層11は、こゝでのポリ・ソース／ドレイン構造
のMOSFET（Q1,Q2,Q3およびQ4）31,32,33および34の基体
部材となる。
つまり、前記基体ポリシリコン層11は、所定部分を選択
的にエッチング除去して、所期通りの素子間分離領域12
を形成させると共に、同時に、ゲート領域対応部分13に
ついても選択的かつ部分的にエッチング除去して、薄い
ゲート酸化膜10を形成させ、その後，熱処理すること
で、残された基体ポリシリコン層11の部分，ここでは、
ソース・ドレイン領域対応の基体ポリシリコン層11から
の不純物の拡散により、第２図断面の場合には、MOSFET
（Q3,Q4）33,34におけるソース領域およびドレイン領域
8aないし8dが形成され、また、あらためて図としては示
していないが、MOSFET（Q1,Q2）31,32におけるソース領
域およびドレイン領域についても同様に形成される。
的にエッチング除去して、所期通りの素子間分離領域12
を形成させると共に、同時に、ゲート領域対応部分13に
ついても選択的かつ部分的にエッチング除去して、薄い
ゲート酸化膜10を形成させ、その後，熱処理すること
で、残された基体ポリシリコン層11の部分，ここでは、
ソース・ドレイン領域対応の基体ポリシリコン層11から
の不純物の拡散により、第２図断面の場合には、MOSFET
（Q3,Q4）33,34におけるソース領域およびドレイン領域
8aないし8dが形成され、また、あらためて図としては示
していないが、MOSFET（Q1,Q2）31,32におけるソース領
域およびドレイン領域についても同様に形成される。
ここで、このポリ・ソース／ドレイン構造でのMOSFETを
用いた第１実施例構成におけるゲート電極形成までの主
要な製造工程について簡単に述べる。
用いた第１実施例構成におけるゲート電極形成までの主
要な製造工程について簡単に述べる。
シリコン半導体基板９上にあつて、まず、n+型不純物を
含む基体ポリシリコン層11を形成した上で、写真製版お
よびエッチング技術により、分離領域に対応する部分の
ポリシリコン層11を選択的にエッチング除去してパター
ニングすると共に、同除去部分に絶縁物を選択的に埋め
込んで素子間分離領域12を形成させる。
含む基体ポリシリコン層11を形成した上で、写真製版お
よびエッチング技術により、分離領域に対応する部分の
ポリシリコン層11を選択的にエッチング除去してパター
ニングすると共に、同除去部分に絶縁物を選択的に埋め
込んで素子間分離領域12を形成させる。
ついで、今度は、前記基体ポリシリコン層11の少なくと
もソース・ドレイン両領域に対応する部分を除いたゲー
ト領域に対応する層部分13を、同様な手段で選択的かつ
部分的にエッチング除去，かつパターニングして、シリ
コン半導体基板９上での該当する主面を、これらの残さ
れたソース・ドレイン両領域による両端寸法の規制のも
とに、ゲート幅，ひいては、チャネル長相当範囲だけ露
出させる。
もソース・ドレイン両領域に対応する部分を除いたゲー
ト領域に対応する層部分13を、同様な手段で選択的かつ
部分的にエッチング除去，かつパターニングして、シリ
コン半導体基板９上での該当する主面を、これらの残さ
れたソース・ドレイン両領域による両端寸法の規制のも
とに、ゲート幅，ひいては、チャネル長相当範囲だけ露
出させる。
さらに、これらのシリコン半導体基板９の主面部分上
と、パターニングされた基体ポリシリコン層11の端面部
分を含む表面上とを、適宜，熱処理することにより薄い
酸化膜を生成させて、同シリコン半導体基板の主面部分
上には、薄いゲート酸化膜10を、また、同基体ポリシリ
コン層11の端面部分を含む表面上には、酸化膜10aをそ
れぞれに形成し、かつ同時に、この残された基体ポリシ
リコン層11からのn+型不純物の拡散によって、n+型のソ
ース領域およびドレイン領域8aないし8dをそれぞれに形
成させ、その後，同様にポリシリコンなどによつてワー
ド線2aとゲート電極2b,2cとをそれぞれに形成させるの
である。
と、パターニングされた基体ポリシリコン層11の端面部
分を含む表面上とを、適宜，熱処理することにより薄い
酸化膜を生成させて、同シリコン半導体基板の主面部分
上には、薄いゲート酸化膜10を、また、同基体ポリシリ
コン層11の端面部分を含む表面上には、酸化膜10aをそ
れぞれに形成し、かつ同時に、この残された基体ポリシ
リコン層11からのn+型不純物の拡散によって、n+型のソ
ース領域およびドレイン領域8aないし8dをそれぞれに形
成させ、その後，同様にポリシリコンなどによつてワー
ド線2aとゲート電極2b,2cとをそれぞれに形成させるの
である。
従つて、この第１実施例構成の場合には、前記したよう
に、ポリ・ソース／ドレイン構造によるMOSFETを高抵抗
負荷型SRAMメモリセルに用いることによつて、従来,n+
型拡散領域のシート抵抗で決められていた部分が、基体
ポリシリコン層11の抵抗で決められるようになると共
に、この基体ポリシリコン層11の表面をシリサイド化す
るなどの手段で、その抵抗値を極めて容易に下げること
ができ、前記従来例構成で見られるような寄生抵抗によ
るメモリセルの非対称性とか、アクセスタイムの増加な
どの不利な点が解消されるほか、このポリ・ソース／ド
レイン構造においては、n+拡散領域でのジャンクション
深さを非常に浅く形成できるために、ショートチャネル
効果が低減され、かつサブスレッシュホールド電流をも
下げることが可能になるもので、これらの結果として、
高抵抗負荷型SRAMメモリセルにおける安定性およびデー
タ保持特性を向上でき、大容量，低消費電力のデバイス
が得られるのである。
に、ポリ・ソース／ドレイン構造によるMOSFETを高抵抗
負荷型SRAMメモリセルに用いることによつて、従来,n+
型拡散領域のシート抵抗で決められていた部分が、基体
ポリシリコン層11の抵抗で決められるようになると共
に、この基体ポリシリコン層11の表面をシリサイド化す
るなどの手段で、その抵抗値を極めて容易に下げること
ができ、前記従来例構成で見られるような寄生抵抗によ
るメモリセルの非対称性とか、アクセスタイムの増加な
どの不利な点が解消されるほか、このポリ・ソース／ド
レイン構造においては、n+拡散領域でのジャンクション
深さを非常に浅く形成できるために、ショートチャネル
効果が低減され、かつサブスレッシュホールド電流をも
下げることが可能になるもので、これらの結果として、
高抵抗負荷型SRAMメモリセルにおける安定性およびデー
タ保持特性を向上でき、大容量，低消費電力のデバイス
が得られるのである。
次に、第３図ないし第５図に示す第２実施例の構成は、
前記第１実施例の構成に加え、前記従来例構成での，ポ
リシリコン層と拡散層とで交差接続させていたMOSFET
（Q3,Q4）33,34の互いのソース・ゲート間の配線のうち
拡散層配線であったものを拡散層配線とせずに、基体ポ
リシリコン層を配線として利用している。
前記第１実施例の構成に加え、前記従来例構成での，ポ
リシリコン層と拡散層とで交差接続させていたMOSFET
（Q3,Q4）33,34の互いのソース・ゲート間の配線のうち
拡散層配線であったものを拡散層配線とせずに、基体ポ
リシリコン層を配線として利用している。
ここで、この第２実施例構成についても、ゲート電極形
成までの主要な製造工程について簡単に述べると、それ
ぞれに素子間分離領域１を形成させたシリコン半導体基
板９上にあつて、まず、n+型不純物を含む基体ポリシリ
コン層11を形成した上で、写真製版およびエッチング技
術により、同素子間分離領域１に対応する部分，および
ゲート領域に対応する層部分13のポリシリコン層11を選
択的かつ部分的にエッチング除去，かつパターニングし
て、シリコン半導体基板９上での該当する主面を、残さ
れたソース・ドレイン両領域による両端寸法の規制のも
とに、ゲート幅，ひいては、チャネル長相当範囲だけ露
出させ、ついで、前例と同様に、これらのシリコン半導
体基板９の主面部分上と、パターニングされた基体ポリ
シリコン層11の端面部分を含む表面上とを、適宜，熱処
理することによつて薄い酸化膜を生成させ、このように
して、同シリコン半導体基板９の主面部分上に、チャネ
ル長の規制された薄いゲート酸化膜10を、また、同基体
ポリシリコン層11の端面部分を含む表面上に、酸化膜10
aをそれぞれに形成させ、かつ同時に、この残された基
体ポリシリコン層11からのn+型不純物の拡散によつて、
n+型のソース領域およびドレイン領域8aないし8dをそれ
ぞれに形成させ、その後，同様にポリシリコンなどによ
つてワード線2aとゲート電極2b,2cとをそれぞれに形成
させるのである。
成までの主要な製造工程について簡単に述べると、それ
ぞれに素子間分離領域１を形成させたシリコン半導体基
板９上にあつて、まず、n+型不純物を含む基体ポリシリ
コン層11を形成した上で、写真製版およびエッチング技
術により、同素子間分離領域１に対応する部分，および
ゲート領域に対応する層部分13のポリシリコン層11を選
択的かつ部分的にエッチング除去，かつパターニングし
て、シリコン半導体基板９上での該当する主面を、残さ
れたソース・ドレイン両領域による両端寸法の規制のも
とに、ゲート幅，ひいては、チャネル長相当範囲だけ露
出させ、ついで、前例と同様に、これらのシリコン半導
体基板９の主面部分上と、パターニングされた基体ポリ
シリコン層11の端面部分を含む表面上とを、適宜，熱処
理することによつて薄い酸化膜を生成させ、このように
して、同シリコン半導体基板９の主面部分上に、チャネ
ル長の規制された薄いゲート酸化膜10を、また、同基体
ポリシリコン層11の端面部分を含む表面上に、酸化膜10
aをそれぞれに形成させ、かつ同時に、この残された基
体ポリシリコン層11からのn+型不純物の拡散によつて、
n+型のソース領域およびドレイン領域8aないし8dをそれ
ぞれに形成させ、その後，同様にポリシリコンなどによ
つてワード線2aとゲート電極2b,2cとをそれぞれに形成
させるのである。
従つて、この第２の実施例構成の場合にも、前記第１実
施例構成の場合と同様に、従来,n+型拡散領域のシート
抵抗で決められていた部分が、基体ポリシリコン層11の
抵抗で決められ、かつこの基体ポリシリコン層11の表面
をシリサイド化することで、その抵抗値を極めて容易に
下げることができ、寄生抵抗によるメモリセルの非対称
性とか、アクセスタイムの増加などが解消され、しか
も、n+拡散領域でのジャンクション深さを非常に浅く形
成できてショートチヤネル効果が低減され、サブスレッ
シュホールド電流も下げることが可能になるほか、MOSF
ET（Q3,Q4）33,34におけるドレイン領域8b,8cの面積，
ならびにエッジ長を短縮し得て、そのジャンクションリ
ークを低減でき、ここでも、これらの結果，高抵抗負荷
型SRAMメモリセルにおける安定性およびデータ保持特性
を効果的に改善し得るのである。
施例構成の場合と同様に、従来,n+型拡散領域のシート
抵抗で決められていた部分が、基体ポリシリコン層11の
抵抗で決められ、かつこの基体ポリシリコン層11の表面
をシリサイド化することで、その抵抗値を極めて容易に
下げることができ、寄生抵抗によるメモリセルの非対称
性とか、アクセスタイムの増加などが解消され、しか
も、n+拡散領域でのジャンクション深さを非常に浅く形
成できてショートチヤネル効果が低減され、サブスレッ
シュホールド電流も下げることが可能になるほか、MOSF
ET（Q3,Q4）33,34におけるドレイン領域8b,8cの面積，
ならびにエッジ長を短縮し得て、そのジャンクションリ
ークを低減でき、ここでも、これらの結果，高抵抗負荷
型SRAMメモリセルにおける安定性およびデータ保持特性
を効果的に改善し得るのである。
そしてまた、第６図および第７図に示す第３実施例の構
成は、前記第１実施例の構成において、ドレイン領域8
b,8c間で素子間分離領域12が接する半導体基板９面上
に、ゲート酸化膜10と同程度の薄い酸化膜12a（素子間
分離領域12に対応）を形成させたものであり、前記各実
施例と同様な作用，効果を得られるほかに、この薄い酸
化膜12aを介して対向される基体ポリシリコン層11と半
導体基板９との間に容量が形成されるために、メモリセ
ルでのノード容量を増加し得て、耐ソフトエラー性を向
上できるのである。
成は、前記第１実施例の構成において、ドレイン領域8
b,8c間で素子間分離領域12が接する半導体基板９面上
に、ゲート酸化膜10と同程度の薄い酸化膜12a（素子間
分離領域12に対応）を形成させたものであり、前記各実
施例と同様な作用，効果を得られるほかに、この薄い酸
化膜12aを介して対向される基体ポリシリコン層11と半
導体基板９との間に容量が形成されるために、メモリセ
ルでのノード容量を増加し得て、耐ソフトエラー性を向
上できるのである。
以上詳述したように、この発明の第１の発明において
は、データ情報を記憶するMOS型電界効果トランジスタ
を、半導体基板上に形成されてチャネル領域を規定する
ポリシリコン層から拡散形成されたソースおよびドレイ
ン領域を有するものとしたので、安定性とデータ保持特
性とが向上したスタティック型半導体記憶装置を得るこ
とができる。
は、データ情報を記憶するMOS型電界効果トランジスタ
を、半導体基板上に形成されてチャネル領域を規定する
ポリシリコン層から拡散形成されたソースおよびドレイ
ン領域を有するものとしたので、安定性とデータ保持特
性とが向上したスタティック型半導体記憶装置を得るこ
とができる。
また、この発明の第２の発明においても、第１および第
２のドライバトランジスタが第１のポリシリコン層から
拡散形成されたドレイン領域を有するので、安定性とデ
ータ保持特性とが向上したスタティック型半導体記憶装
置を得ることができる。
２のドライバトランジスタが第１のポリシリコン層から
拡散形成されたドレイン領域を有するので、安定性とデ
ータ保持特性とが向上したスタティック型半導体記憶装
置を得ることができる。
第１図はこの発明の第１実施例を適用した高抵抗負荷型
SRAMメモリセルのパターンを簡略化して示す平面パター
ン図、第２図は第１図II−II線部におけるゲート電極形
成までの装置構成の概要を示す断面図であり、第３図は
この発明の第２実施例を適用した高抵抗負荷型SRAMメモ
リセルの各素子の接続状態を示す回路接続図、第４図は
この第２実施例による高抵抗負荷型SRAMメモリセルのパ
ターンを簡略化して示す平面パターン図、第５図は第４
図Ｖ−Ｖ線部におけるゲート電極形成までの装置構成の
概要を示す断面図であり、第６図はこの発明の第３実施
例を適用した高抵抗負荷型SRAMメモリセルのパターンを
簡略化して示す平面パターン図、第７図は第６図VII−V
II線部におけるゲート電極形成までの装置構成の概要を
示す断面図であり、そしてまた、第８図は従来例による
高抵抗負荷型SRAMメモリセルの各素子の接続状態を示す
回路接続図、第９図はこの従来例による高抵抗負荷型SR
AMメモリセルのパターンを示す平面パターン図、第10図
は第９図パターンを簡略化して示す平面パターン図、第
11図は第10図XI−XI線部におけるゲート電極形成までの
装置構成の概要を示す断面図である。 1,12……素子間分離領域、2a〜2c……一層目の第１ポリ
シリコン層、4a〜4c……二層目の第２ポリシリコン層、
６……三層目の第３ポリシリコン層、8a〜8d……n+型の
拡散領域（ソース領域，ドレイン領域）、９……ｐ型の
シリコン半導体基板、10……ゲート酸化膜、11……基体
ポリシリコン層、12a……薄い酸化膜（素子間分離領
域）、13……ゲート領域対応部分、31〜34……MOSFET
（Q1〜Q2）、35,36……高抵抗（R1,R2）、37……電源電
位（Vcc）、38……接地電位（GND）、39……ビット線
（BL）、40……ビット線（BL）、41,42……メモリセル
ノードMC、43……ワード線（WL）。
SRAMメモリセルのパターンを簡略化して示す平面パター
ン図、第２図は第１図II−II線部におけるゲート電極形
成までの装置構成の概要を示す断面図であり、第３図は
この発明の第２実施例を適用した高抵抗負荷型SRAMメモ
リセルの各素子の接続状態を示す回路接続図、第４図は
この第２実施例による高抵抗負荷型SRAMメモリセルのパ
ターンを簡略化して示す平面パターン図、第５図は第４
図Ｖ−Ｖ線部におけるゲート電極形成までの装置構成の
概要を示す断面図であり、第６図はこの発明の第３実施
例を適用した高抵抗負荷型SRAMメモリセルのパターンを
簡略化して示す平面パターン図、第７図は第６図VII−V
II線部におけるゲート電極形成までの装置構成の概要を
示す断面図であり、そしてまた、第８図は従来例による
高抵抗負荷型SRAMメモリセルの各素子の接続状態を示す
回路接続図、第９図はこの従来例による高抵抗負荷型SR
AMメモリセルのパターンを示す平面パターン図、第10図
は第９図パターンを簡略化して示す平面パターン図、第
11図は第10図XI−XI線部におけるゲート電極形成までの
装置構成の概要を示す断面図である。 1,12……素子間分離領域、2a〜2c……一層目の第１ポリ
シリコン層、4a〜4c……二層目の第２ポリシリコン層、
６……三層目の第３ポリシリコン層、8a〜8d……n+型の
拡散領域（ソース領域，ドレイン領域）、９……ｐ型の
シリコン半導体基板、10……ゲート酸化膜、11……基体
ポリシリコン層、12a……薄い酸化膜（素子間分離領
域）、13……ゲート領域対応部分、31〜34……MOSFET
（Q1〜Q2）、35,36……高抵抗（R1,R2）、37……電源電
位（Vcc）、38……接地電位（GND）、39……ビット線
（BL）、40……ビット線（BL）、41,42……メモリセル
ノードMC、43……ワード線（WL）。
Claims (2)
- 【請求項１】それぞれのドレイン領域が負荷素子を介し
て電源に接続され、それぞれのゲートが互いに他の前記
ドレイン領域に交差接続される１対のMOS型電界効果ト
ランジスタによってデータ情報を記憶するようにしたメ
モリセルを有するスタティック型半導体記憶装置におい
て、 前記それぞれのMOS型電界効果トランジスタは、 第１導電型の半導体基板の主面上に、それぞれ独立した
チャネル領域を規定するように互いに離れて形成された
第２導電型の不純物を含むポリシリコン層と、 前記ポリシリコン層の下の半導体基板主面上に、ポリシ
リコン層からの不純物拡散により形成され、ポリシリコ
ン層の端でその端の位置が規定されたソース領域および
ドレイン領域と、 前記半導体基板のソース領域とドレイン領域の間に位置
するチャネル領域上および前記ポリシリコン層上に、ゲ
ート絶縁膜を介して形成されたゲート電極とを有し、 前記１対のMOS型電界効果トランジスタのポリシリコン
層間の前記半導体基板主面上に設けられ、前記ポリシリ
コン層の厚さとほぼ同じ厚さの素子間分離領域を備える
ことを特徴とするスタティック型半導体記憶装置。 - 【請求項２】主面を有する第１導電型の半導体基板、 前記半導体基板の主面に形成される第２導電型のソース
領域と、前記第２導電型の不純物を含む第１のポリシリ
コン層から形成される第１のポリシリコン配線と接し、
この第１のポリシリコン配線からの不純物拡散により前
記半導体基板の主面に形成される第２導電型のドレイン
領域と、このソースおよびドレイン領域に挟まれた前記
半導体基板の主面のチャネル領域上にゲート絶縁膜を介
して第１の導電層で形成されるゲート電極とを有する第
１のドライバトランジスタ、 前記半導体基板の主面に形成される第２導電型のソース
領域と、前記第１のポリシリコン配線と離隔して前記第
１のポリシリコン層から形成されるポリシリコン部材と
接し、このポリシリコン部材からの不純物拡散により前
記半導体基板の主面に形成され、前記第１のポリシリコ
ン層よりも上層の第２のポリシリコン層から形成される
第２のポリシリコン配線により前記第１のドライバトラ
ンジスタのゲート電極に接続された第２導電型のドレイ
ン領域と、このソースおよびドレイン領域に挟まれた前
記半導体基板の主面のチャネル領域上にゲート絶縁膜を
介して前記第１の導電層で形成され、前記第１のポリシ
リコン配線に接続されたゲート電極とを有する第２のド
ライバトランジスタ、 前記第１のドライバトランジスタのドレイン領域と所定
電位が与えられる所定電位配線との間に接続される第１
の負荷素子、 前記第２のドライバトランジスタのドレイン領域と前記
所定電位配線との間に接続される第２の負荷素子を備え
るスタティック型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181109A JPH0744228B2 (ja) | 1988-07-20 | 1988-07-20 | スタティック型半導体記憶装置 |
| US07/693,023 US5166763A (en) | 1988-07-20 | 1991-04-30 | Static type semiconductor memory device and method of manufacturing thereof |
| US07/873,148 US5200918A (en) | 1988-07-20 | 1992-04-24 | Static semiconductor memory with polysilicon source drain transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181109A JPH0744228B2 (ja) | 1988-07-20 | 1988-07-20 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231458A JPH0231458A (ja) | 1990-02-01 |
| JPH0744228B2 true JPH0744228B2 (ja) | 1995-05-15 |
Family
ID=16095009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181109A Expired - Lifetime JPH0744228B2 (ja) | 1988-07-20 | 1988-07-20 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744228B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102617065B (zh) * | 2012-03-06 | 2013-11-13 | 上海市建筑科学研究院(集团)有限公司 | 一种具有保坍性能的多支链聚羧酸减水剂及其制备方法 |
-
1988
- 1988-07-20 JP JP63181109A patent/JPH0744228B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231458A (ja) | 1990-02-01 |
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