JPH0743658B2 - ソフトウェアの暴走監視タイマ - Google Patents
ソフトウェアの暴走監視タイマInfo
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- JPH0743658B2 JPH0743658B2 JP63272217A JP27221788A JPH0743658B2 JP H0743658 B2 JPH0743658 B2 JP H0743658B2 JP 63272217 A JP63272217 A JP 63272217A JP 27221788 A JP27221788 A JP 27221788A JP H0743658 B2 JPH0743658 B2 JP H0743658B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータの周辺ハードウェアに
関し、特にカウント値がオーバーフローするシステム・
リセット信号を発生させる機能をもつソフトウェアの暴
走監視タイマの回路構成に関する。
関し、特にカウント値がオーバーフローするシステム・
リセット信号を発生させる機能をもつソフトウェアの暴
走監視タイマの回路構成に関する。
従来、この種のタイマは、主に第５図に示すように、Ｋ
ビット・バイナリ・カウンタ５−１およびリセット制御
部５−２から構成されていた。
ビット・バイナリ・カウンタ５−１およびリセット制御
部５−２から構成されていた。
第５図の従来のソフトウェアの暴走監視タイマを具体例
で説明すると、以下のようになる。
で説明すると、以下のようになる。
まず、マイクロコンピュータに対し、外部から与えられ
るリセット信号によりシステム・リセットが行なわれる
際、端子５−３にロウ・レベルが加わるものとする。す
ると、リセット時には、リセット制御部５−２からはロ
ウ・レベルの信号が出力される。従って、ロウ・アクテ
ィブのリセット端子をもつｋビット・バイナリ・カウン
タ５−１のカウント値は０に初期化される。
るリセット信号によりシステム・リセットが行なわれる
際、端子５−３にロウ・レベルが加わるものとする。す
ると、リセット時には、リセット制御部５−２からはロ
ウ・レベルの信号が出力される。従って、ロウ・アクテ
ィブのリセット端子をもつｋビット・バイナリ・カウン
タ５−１のカウント値は０に初期化される。
端子５−４は、ソフトウェアにより（Ｋ）ビット・バイ
ナリ・カウンタをリセットする命令で実行する際にロウ
・レベルとなる端子で、それ以外の時はハイ・レベルと
なっている。
ナリ・カウンタをリセットする命令で実行する際にロウ
・レベルとなる端子で、それ以外の時はハイ・レベルと
なっている。
この状態で、端子５−５にマイクロコンピュータの命令
サイクルに対して充分長い周期のクロックを加える。す
ると、マイクロコンピュータが何命令か実行するとビッ
ト・バイナリ・カウンタ５−１のカウント値が＋１され
る。そして、カウント値がオーバーフローする前に
（Ｋ）ビット・バイナリ・カウンタ５−１をリセットす
る命令、即ち、端子５−４をロウ・レベルにする命令を
実行する。
サイクルに対して充分長い周期のクロックを加える。す
ると、マイクロコンピュータが何命令か実行するとビッ
ト・バイナリ・カウンタ５−１のカウント値が＋１され
る。そして、カウント値がオーバーフローする前に
（Ｋ）ビット・バイナリ・カウンタ５−１をリセットす
る命令、即ち、端子５−４をロウ・レベルにする命令を
実行する。
つまり、マイクロコンピュータが実行する命令の何ステ
ップか毎に、（Ｋ）ビット・バイナリ・カウンタ５−１
をリセットする命令を入れるという事である。以上によ
り端子５−６は常にロウ・レベルに保たれる。もし、何
らかの理由で（Ｋ）ビット・バイナリ・カウンタ５−１
がリセットされずにオーバーフローして端子５−６がハ
イ・レベルになった場合は、ソフトウェアが暴走した為
にｋビット・バイナリ・カウンタのリセットを行なう命
令が実行されなかったと判断する。
ップか毎に、（Ｋ）ビット・バイナリ・カウンタ５−１
をリセットする命令を入れるという事である。以上によ
り端子５−６は常にロウ・レベルに保たれる。もし、何
らかの理由で（Ｋ）ビット・バイナリ・カウンタ５−１
がリセットされずにオーバーフローして端子５−６がハ
イ・レベルになった場合は、ソフトウェアが暴走した為
にｋビット・バイナリ・カウンタのリセットを行なう命
令が実行されなかったと判断する。
具体的には、マイクロコンピュータの回路構成として、
端子５−６がハイ・レベルになると、マイクロコンピュ
ータに対して外部からリセット信号が加えられると同等
のシステム・リセット信号を発生させる様にしておく。
従って、プログラムが暴走しつづける時間は、（Ｋ）ビ
ット・バイナリ・カウンタ５−１がオーバー・フローす
るまでの時間だけという事になる。
端子５−６がハイ・レベルになると、マイクロコンピュ
ータに対して外部からリセット信号が加えられると同等
のシステム・リセット信号を発生させる様にしておく。
従って、プログラムが暴走しつづける時間は、（Ｋ）ビ
ット・バイナリ・カウンタ５−１がオーバー・フローす
るまでの時間だけという事になる。
しかし、この方式の従来のソフトウェアの暴走監視タイ
マは、以下の場合は、暴走を検出する事ができないとい
う欠点がある。
マは、以下の場合は、暴走を検出する事ができないとい
う欠点がある。
それは、（Ｋ）ビット・バイナリ・カウンタ５−１をリ
セットする命令を含む暴走無限ループに入ってしまった
場合であり、（Ｋ）ビット・バイナリ・カウンタ５−１
がオーバーフローしない為、マイクロコンピュータの外
部からリセット信号を与えない限り、暴走しつづけると
いう欠点がある。
セットする命令を含む暴走無限ループに入ってしまった
場合であり、（Ｋ）ビット・バイナリ・カウンタ５−１
がオーバーフローしない為、マイクロコンピュータの外
部からリセット信号を与えない限り、暴走しつづけると
いう欠点がある。
本発明の目的は、上記欠点に除去し、暴走無限ループに
入った場合にも、実行している命令が暴走無限ループに
なっている事を判断し、システム・リセット信号を発生
させる回路を提供することに有る。
入った場合にも、実行している命令が暴走無限ループに
なっている事を判断し、システム・リセット信号を発生
させる回路を提供することに有る。
本発明のソフトウェアの暴走監視タイマの特徴は、シス
テム・クロックを分周して得られたカウント・クロック
を計数するとともに、その計数結果がオーバーフローす
る以前に所定の命令でリセットされ、オーバーフローし
たときにはリセット信号を発生するＫビット・バイナリ
・カウンタを有し、前記オーバーフロー時のリセット信
号に応答してマイクロコンピュータにシステム・リセッ
トをかけるようにしたソフトウェアの暴走監視タイマに
おいて、前記Ｋビット・バイナリ・カウンタが前記所定
の命令でリセットされ、そのリセット毎に第Ｌビット目
から第Ｍビット目（０≦Ｌ≦Ｍ＜Ｋ）までのリセット直
前の計数値出力がそれぞれ対応するＮビット・シフトレ
ジスタに格納されてシフトされ、これらＮビット・シフ
トレジスタの各ビット値がそれぞれ同一値になるとシス
テム・リセット信号を発生する第１のリセット制御手
段、または前記リセット直前の計数値出力がそれぞれ対
応するＤ型フリップ・フロップに格納されこの格納され
た値と次のリセット時の直前の計数値とがそれぞれ一致
する毎にこの一致信号がｎビット・バイナリ・カウンタ
に供給されて計数され、あらかじめ定めた所定値になる
とシステム・リセット信号を発生する第２のリセット制
御手段のいずれか一方を備え、プログラムの暴走が無限
ループとなり、かつそのループの中に前記Ｋビット・バ
イナリ・カウンタをリセットする前記所定の命令が含ま
れているとき、この命令が少なくともＮ回実行される毎
に前記リセット直前の計数値出力が常に同一値であれ
ば、その後に実行される前記所定の命令によるリセット
を前記第１または前記第２のリセット制御手段のいずれ
か一方で無効にして前記Ｋビット・バイナリ・カウンタ
をオーバーフローさせ前記無限ループから抜けることに
ある 〔実施例〕 次に、本発明について図面を参照して説明する。
テム・クロックを分周して得られたカウント・クロック
を計数するとともに、その計数結果がオーバーフローす
る以前に所定の命令でリセットされ、オーバーフローし
たときにはリセット信号を発生するＫビット・バイナリ
・カウンタを有し、前記オーバーフロー時のリセット信
号に応答してマイクロコンピュータにシステム・リセッ
トをかけるようにしたソフトウェアの暴走監視タイマに
おいて、前記Ｋビット・バイナリ・カウンタが前記所定
の命令でリセットされ、そのリセット毎に第Ｌビット目
から第Ｍビット目（０≦Ｌ≦Ｍ＜Ｋ）までのリセット直
前の計数値出力がそれぞれ対応するＮビット・シフトレ
ジスタに格納されてシフトされ、これらＮビット・シフ
トレジスタの各ビット値がそれぞれ同一値になるとシス
テム・リセット信号を発生する第１のリセット制御手
段、または前記リセット直前の計数値出力がそれぞれ対
応するＤ型フリップ・フロップに格納されこの格納され
た値と次のリセット時の直前の計数値とがそれぞれ一致
する毎にこの一致信号がｎビット・バイナリ・カウンタ
に供給されて計数され、あらかじめ定めた所定値になる
とシステム・リセット信号を発生する第２のリセット制
御手段のいずれか一方を備え、プログラムの暴走が無限
ループとなり、かつそのループの中に前記Ｋビット・バ
イナリ・カウンタをリセットする前記所定の命令が含ま
れているとき、この命令が少なくともＮ回実行される毎
に前記リセット直前の計数値出力が常に同一値であれ
ば、その後に実行される前記所定の命令によるリセット
を前記第１または前記第２のリセット制御手段のいずれ
か一方で無効にして前記Ｋビット・バイナリ・カウンタ
をオーバーフローさせ前記無限ループから抜けることに
ある 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、本実施
例はバイナリ・カウンタを構成するフリップ・フロップ
の個数Ｋ＝7,バイナリ・カウンタのビット列のうちレジ
スタに格納するビット列の最下位のビット番号Ｌ＝1,バ
イナリ・カウンタのビット列のうちレジスタに格納する
ビット列の最上位のビット番号Ｍ＝5,命令によるバイナ
リ・カウンタのリセット回数の設定値Ｎ＝３に選んだ場
合の例である。
例はバイナリ・カウンタを構成するフリップ・フロップ
の個数Ｋ＝7,バイナリ・カウンタのビット列のうちレジ
スタに格納するビット列の最下位のビット番号Ｌ＝1,バ
イナリ・カウンタのビット列のうちレジスタに格納する
ビット列の最上位のビット番号Ｍ＝5,命令によるバイナ
リ・カウンタのリセット回数の設定値Ｎ＝３に選んだ場
合の例である。
端子１−５は、マイクロコンピュータに対して外部より
リセット信号を与える事によりロウ・レベルになり、リ
セットの解除とともにハイ・レベルになるものとする。
即ち、マイクロコンピュータのシステム・リセット時に
ロウ・レベルになる。端子１−５がロウ・レベルになる
と、２入力ANDゲート１−６の出力もロウ・レベルにな
る。すると、端子１−５が直接ロウ・アクティブのリセ
ット端子に接続されたＤ型フリップ・フロップ１−71〜
１−75,1−81〜１−85,1−91〜１−95は一例としてそれ
ぞれ３ビット・レジスタを構成しており、これらのＱ出
力がロウ・レベルとなり、また２入力ANDゲート１−６
の出力がロウ・アクティブのリセット端子に接続された
７ビット・バイナリ・カウンタ１−１のカウント値が０
にリセットされる。従って、３入力ANDゲート１−101〜
１−105および３入力NORゲート１−111〜１−115のそれ
ぞれの３本の入力全てがロウ・レベルとなり、結果とし
てORゲート１−121〜１−125の出力がハイ・レベルに、
５入力NANDゲート１−13の出力がロウ・レベルに、２入
力NANDゲート１−17の出力がハイ・レベルにそれぞれ固
定される。
リセット信号を与える事によりロウ・レベルになり、リ
セットの解除とともにハイ・レベルになるものとする。
即ち、マイクロコンピュータのシステム・リセット時に
ロウ・レベルになる。端子１−５がロウ・レベルになる
と、２入力ANDゲート１−６の出力もロウ・レベルにな
る。すると、端子１−５が直接ロウ・アクティブのリセ
ット端子に接続されたＤ型フリップ・フロップ１−71〜
１−75,1−81〜１−85,1−91〜１−95は一例としてそれ
ぞれ３ビット・レジスタを構成しており、これらのＱ出
力がロウ・レベルとなり、また２入力ANDゲート１−６
の出力がロウ・アクティブのリセット端子に接続された
７ビット・バイナリ・カウンタ１−１のカウント値が０
にリセットされる。従って、３入力ANDゲート１−101〜
１−105および３入力NORゲート１−111〜１−115のそれ
ぞれの３本の入力全てがロウ・レベルとなり、結果とし
てORゲート１−121〜１−125の出力がハイ・レベルに、
５入力NANDゲート１−13の出力がロウ・レベルに、２入
力NANDゲート１−17の出力がハイ・レベルにそれぞれ固
定される。
マイクロコンピュータのシステム・リセットが解除さ
れ、端子１−５の論理値はハイ・レベルになると、２入
力ANDゲート１−６の出力はハイ・レベルとなり、７ビ
ット・バイナリ・カウンタ１−１およびＤ型フリップ・
フロップ１−71〜１−75,1−81〜１−85,1−91〜１−95
のリセットが解除される。リセットが解除されると、７
ビット・バイナリ・カウンタ１−１は、端子１−４に与
えられるクロックによって開始する。このクロックは、
システム・クロックを分周してつくる低い周波数のクロ
ックである。また、同時に、マイクロコンピュータは命
令の実行を開始する。マイクロコンピュータの命令セッ
トの中には、あらかじめ７ビット・バイナリ・カウンタ
１−１をリセットする命令を用意しておき、制御および
演算等を行なう命令の所々にそう入して７ビット・バイ
ナリ・カウンタ１−１がオーバーフローしない様にリセ
ットする。
れ、端子１−５の論理値はハイ・レベルになると、２入
力ANDゲート１−６の出力はハイ・レベルとなり、７ビ
ット・バイナリ・カウンタ１−１およびＤ型フリップ・
フロップ１−71〜１−75,1−81〜１−85,1−91〜１−95
のリセットが解除される。リセットが解除されると、７
ビット・バイナリ・カウンタ１−１は、端子１−４に与
えられるクロックによって開始する。このクロックは、
システム・クロックを分周してつくる低い周波数のクロ
ックである。また、同時に、マイクロコンピュータは命
令の実行を開始する。マイクロコンピュータの命令セッ
トの中には、あらかじめ７ビット・バイナリ・カウンタ
１−１をリセットする命令を用意しておき、制御および
演算等を行なう命令の所々にそう入して７ビット・バイ
ナリ・カウンタ１−１がオーバーフローしない様にリセ
ットする。
リセットを行なう為のハード上の手続きは以下の通りで
ある。
ある。
７ビット・バイナリ・カウンタ１−１をリセットする命
令を実行すると、第３図に示すタイミングでＡとＢの信
号を発生する様に、マイクロ・コンピュータのハードを
構成し、Ａ信号を端子１−15に、また、Ｂ信号を端子１
−14に与える。今、７ビット・バイナリ・カウンタ１−
１の第１ビットに注目すると、信号Ａによって第１ビッ
トのＱ出力の値がＤ型フリップ・フロップ１−75に格納
され、同時に、Ｄ型フリップ・フロップ１−75のＱ出力
の値がＤ型フリップ・フロップ１−85に、また、１−85
の値が１−95にそれぞれ格納される。同様の手続きが、
第２ビットから第５ビットにも適用される。即ち、信号
Ａによって、７ビット・バイナリ・カウンタ１−１のカ
ウント値の第１ビットから第５ビットの値が、Ｄ型フリ
ップ・フロップ１−75〜１−71へ転送される。
令を実行すると、第３図に示すタイミングでＡとＢの信
号を発生する様に、マイクロ・コンピュータのハードを
構成し、Ａ信号を端子１−15に、また、Ｂ信号を端子１
−14に与える。今、７ビット・バイナリ・カウンタ１−
１の第１ビットに注目すると、信号Ａによって第１ビッ
トのＱ出力の値がＤ型フリップ・フロップ１−75に格納
され、同時に、Ｄ型フリップ・フロップ１−75のＱ出力
の値がＤ型フリップ・フロップ１−85に、また、１−85
の値が１−95にそれぞれ格納される。同様の手続きが、
第２ビットから第５ビットにも適用される。即ち、信号
Ａによって、７ビット・バイナリ・カウンタ１−１のカ
ウント値の第１ビットから第５ビットの値が、Ｄ型フリ
ップ・フロップ１−75〜１−71へ転送される。
転送が完了すると、信号Ｂがハイ・レベルになる以前の
５入力NANDゲート１−13の出力が決定する。例えば、
今、Ｄ型フリップ・フロップ１−75〜１−71のＱ出力の
値が順にハイ，ロウ，ハイ，ロウ，ハイのレベルである
とする。すると、先のシステム・リセットによってＤ型
フリップ・フロップ１−85〜１−81,1−95〜１−91のＱ
出力はロウ・レベルであるので、２入力ORゲート１−12
5〜１−121の出力は順にロウ，ハイ，ロウ，ハイ，ロウ
のレベルとなり、５入力NANDゲート１−13の出力はハイ
・レベルになる。従って、信号Ｂによって、２入力NAND
ゲート１−17の出力がロウ・レベルに、また２入力AND
ゲート１−６の出力もロウ・レベルとなり、７ビット・
バイナリ・カウンタ１−１のカウント値が０にリセット
される。
５入力NANDゲート１−13の出力が決定する。例えば、
今、Ｄ型フリップ・フロップ１−75〜１−71のＱ出力の
値が順にハイ，ロウ，ハイ，ロウ，ハイのレベルである
とする。すると、先のシステム・リセットによってＤ型
フリップ・フロップ１−85〜１−81,1−95〜１−91のＱ
出力はロウ・レベルであるので、２入力ORゲート１−12
5〜１−121の出力は順にロウ，ハイ，ロウ，ハイ，ロウ
のレベルとなり、５入力NANDゲート１−13の出力はハイ
・レベルになる。従って、信号Ｂによって、２入力NAND
ゲート１−17の出力がロウ・レベルに、また２入力AND
ゲート１−６の出力もロウ・レベルとなり、７ビット・
バイナリ・カウンタ１−１のカウント値が０にリセット
される。
万一、７ビット・バイナリ・カウンタ１−１のカウント
値がオーバーフローしてしまった場合、マイクロコンピ
ュータの命令実行のシーケンスがくずれ、暴走してしま
ったとして、端子１−16から出力されるハイ・レベル信
号をもとにしてマイクロコンピュータにシステム・リセ
ットをかける。これは、従来の回路の動作と同一であ
る。もし、プログラムの暴走が無限ループとなり、か
つ、そのループの中に７ビット・バイナリ・カウンタ１
−１をリセットする命令が含まれていた場合は、次のよ
うな動作となる。
値がオーバーフローしてしまった場合、マイクロコンピ
ュータの命令実行のシーケンスがくずれ、暴走してしま
ったとして、端子１−16から出力されるハイ・レベル信
号をもとにしてマイクロコンピュータにシステム・リセ
ットをかける。これは、従来の回路の動作と同一であ
る。もし、プログラムの暴走が無限ループとなり、か
つ、そのループの中に７ビット・バイナリ・カウンタ１
−１をリセットする命令が含まれていた場合は、次のよ
うな動作となる。
無限ループを形成するという事は、７ビット・バイナリ
・カウンタ１−１がリセットされる時のカウント値も常
に同一であると考えられる。すると、今まで説明してき
た手続きをとると、第１ビットに関してはＤ型フリップ
・フロップ１−75と、１−85と、１−95のＱ出力が無限
ループを３回まわると一致する。第２ビットから第５ビ
ットについても同様である。すると、結果として、２入
力ORゲート１−125〜１−121の出力が全てハイ・レベル
となり、５入力NANDゲート１−13の出力がロウ・レベル
となる。従って、無限ループの３周目の７ビット・バイ
ナリ・カウンタ１−１をリセットする命令の信号Ｂは、
２入力NANDゲート１−17の信号Ｂが入力されるもう一方
の側が、ロウ・レベルであるので、２入力NANDゲート１
−17の出力はハイ・レベルのままとなり、７ビット・バ
イナリ・カウンタ１−１はリセットされず、オーバーフ
ローして端子１−16がハイ・レベルとなってシステムリ
セットがかかり、無限ループを抜けることができる。
・カウンタ１−１がリセットされる時のカウント値も常
に同一であると考えられる。すると、今まで説明してき
た手続きをとると、第１ビットに関してはＤ型フリップ
・フロップ１−75と、１−85と、１−95のＱ出力が無限
ループを３回まわると一致する。第２ビットから第５ビ
ットについても同様である。すると、結果として、２入
力ORゲート１−125〜１−121の出力が全てハイ・レベル
となり、５入力NANDゲート１−13の出力がロウ・レベル
となる。従って、無限ループの３周目の７ビット・バイ
ナリ・カウンタ１−１をリセットする命令の信号Ｂは、
２入力NANDゲート１−17の信号Ｂが入力されるもう一方
の側が、ロウ・レベルであるので、２入力NANDゲート１
−17の出力はハイ・レベルのままとなり、７ビット・バ
イナリ・カウンタ１−１はリセットされず、オーバーフ
ローして端子１−16がハイ・レベルとなってシステムリ
セットがかかり、無限ループを抜けることができる。
本実施例において、Ｄ型フリップ・フロップに第０ビッ
トの内容を格納しないのは、無限ループの１回の時間が
ループをまわる毎に多少違っても無限ループと判断でき
るようにする処置であり、また、第６ビットを格納しな
いのは、オーバーフローしない限り、第６ビットのＱ出
力がハイ・レベルにならないからである。
トの内容を格納しないのは、無限ループの１回の時間が
ループをまわる毎に多少違っても無限ループと判断でき
るようにする処置であり、また、第６ビットを格納しな
いのは、オーバーフローしない限り、第６ビットのＱ出
力がハイ・レベルにならないからである。
本回路の性質として、同一の周期で７ビット・バイナリ
・カウンタ１−１がリセットされると、それが正常な命
令実行のシーケンスであっても、暴走したと判断してし
まう点があげられる。従って、７ビット・バイナリ・カ
ウンタ１−１のリセット命令の実行は不定期に行なわな
ければならない。
・カウンタ１−１がリセットされると、それが正常な命
令実行のシーケンスであっても、暴走したと判断してし
まう点があげられる。従って、７ビット・バイナリ・カ
ウンタ１−１のリセット命令の実行は不定期に行なわな
ければならない。
第２図は、本発明の第２の実施例の回路図であり、本実
施例はK,L,M,Nの値をそれぞれ、7,1,5,5に選んだ場合の
例である。
施例はK,L,M,Nの値をそれぞれ、7,1,5,5に選んだ場合の
例である。
端子２−５は、通常ハイ・レベルでマイクロコンピュー
タのシステム・リセット時にロウ・レベルとなるものと
する。端子２−５がロウ・レベルとなると、２入力AND
ゲート２−６の出力もロウ・レベルとなり、７ビット・
バイナリ・カウンタの２−１のカウント値が０に、ま
た、Ｄ型フリップ・フロップ２−71〜２−75のＱ出力お
よびフリップ・フロップ２−14,2−15,2−16で構成され
る３ビット・バイナリ・カウンタのＱ出力がロウ・レベ
ルにリセットされる。従って、EXNORゲート２−81〜２
−85の出力がハイ・レベルに、５入力ANDゲートの出力
がハイ・レベルに、３入力NANDゲート２−17の出力がハ
イ・レベルに、それぞれ固定される。
タのシステム・リセット時にロウ・レベルとなるものと
する。端子２−５がロウ・レベルとなると、２入力AND
ゲート２−６の出力もロウ・レベルとなり、７ビット・
バイナリ・カウンタの２−１のカウント値が０に、ま
た、Ｄ型フリップ・フロップ２−71〜２−75のＱ出力お
よびフリップ・フロップ２−14,2−15,2−16で構成され
る３ビット・バイナリ・カウンタのＱ出力がロウ・レベ
ルにリセットされる。従って、EXNORゲート２−81〜２
−85の出力がハイ・レベルに、５入力ANDゲートの出力
がハイ・レベルに、３入力NANDゲート２−17の出力がハ
イ・レベルに、それぞれ固定される。
システム・リセットが解除されると、端子２−５はハイ
・レベルとなり、７ビット・バイナリ・カウンタ２−1,
D型フリップ・フロップ２−71〜２−75およびバイナリ
・フリップ・フロップ２−14,2−15,2−16のリセットが
解除される。リセットが解除されると、７ビット・バイ
ナリ・カウンタ２−１は、端子２−４に与えられるクロ
ックによってカウントを開始する。同時に、マイクロ・
コンピュータは命令の実行を開始する。そして、第一の
実施例と同様に、７ビット・バイナリ・カウンタ２−１
をリセットる命令によってオーバーフローしないように
する。
・レベルとなり、７ビット・バイナリ・カウンタ２−1,
D型フリップ・フロップ２−71〜２−75およびバイナリ
・フリップ・フロップ２−14,2−15,2−16のリセットが
解除される。リセットが解除されると、７ビット・バイ
ナリ・カウンタ２−１は、端子２−４に与えられるクロ
ックによってカウントを開始する。同時に、マイクロ・
コンピュータは命令の実行を開始する。そして、第一の
実施例と同様に、７ビット・バイナリ・カウンタ２−１
をリセットる命令によってオーバーフローしないように
する。
リセットを行なう手続きについて第一の実施例とは異な
り、以下のようになる。
り、以下のようになる。
７ビット・バイナリ・カウンタ２−１をリセットする命
令を実行すると、第４図に示すタイミングでA,B,Cの信
号を発生する様に、マイクロコンピュータのハードを構
成し、Ａ信号を端子２−20に、Ｂ信号を端子２−21に、
Ｃ信号を端子２−22に、それぞれ与える。EXNOR2−81〜
２−85は、先にリセットされたＤ型フリップ・フロップ
２−71〜２−75のＱ出力と、カウントをつづける７ビッ
ト・バイナリ・カウンタ２−１の第１のビットから第５
ビットの値とを逐時比較し、一致したらハイ・レベルを
出力する。
令を実行すると、第４図に示すタイミングでA,B,Cの信
号を発生する様に、マイクロコンピュータのハードを構
成し、Ａ信号を端子２−20に、Ｂ信号を端子２−21に、
Ｃ信号を端子２−22に、それぞれ与える。EXNOR2−81〜
２−85は、先にリセットされたＤ型フリップ・フロップ
２−71〜２−75のＱ出力と、カウントをつづける７ビッ
ト・バイナリ・カウンタ２−１の第１のビットから第５
ビットの値とを逐時比較し、一致したらハイ・レベルを
出力する。
従って、５入力ANDゲート２−９は、その比較を行なう
全ビットが一致したらハイ・レベルを出力する。５入力
ANDゲート２−９の出力が確定している状態で信号Ａが
ハイ・レベルになり、再びロウ・レベルになると、５入
力ANDゲート２−９の出力がハイ・レベルであれば、２
入力ANDゲート２−11の出力は信号Ａと同一の信号が現
れる。また、２入力ANDゲート２−13の出力はハイ・レ
ベルのままとなる。逆に、５入力ANDゲート２−９の出
力がロウ・レベルであれば、２入力ANDゲート２−11の
出力はロウ・レベルのままとなり、２入力ANDゲート２
−13の出力には信号Ａの反転の信号が現れる。
全ビットが一致したらハイ・レベルを出力する。５入力
ANDゲート２−９の出力が確定している状態で信号Ａが
ハイ・レベルになり、再びロウ・レベルになると、５入
力ANDゲート２−９の出力がハイ・レベルであれば、２
入力ANDゲート２−11の出力は信号Ａと同一の信号が現
れる。また、２入力ANDゲート２−13の出力はハイ・レ
ベルのままとなる。逆に、５入力ANDゲート２−９の出
力がロウ・レベルであれば、２入力ANDゲート２−11の
出力はロウ・レベルのままとなり、２入力ANDゲート２
−13の出力には信号Ａの反転の信号が現れる。
即ち、信号Ａによって７ビット・バイナリ・カウンタ２
−１のカウント値とＤ型フリップ・フロップの格納値が
一致すると、バイナリ・フリップ・フロップ２−14〜２
−16で構成するバイナリカウンタのカウント値を＋１と
する。一致しない時は、カウント値を０にリセットす
る。次に、信号Ｂによって、今、比較した７ビット・バ
イナリ・カウンタ２−１のカウント値の第１ビット目か
ら第５ビット目までの値をＤ型フリップ・フロップ２−
71〜２−75に転送する。最後に、信号Ｃによって７ビッ
ト・バイナリ・カウンタ２−１をリセットする。信号Ｃ
が入力される２入力NANDゲート２−10のもう一方の入力
には、３入力NANDゲート２−17の出力が接続されてお
り、Ｄ型フリップ・フロップ２−14〜２−16のＱ出力が
順にハイ，ロウ，ハイのレベルになっている時にのみ３
入力NANDゲート２−17の出力がロウ・レベルとなる。即
ち、通常の状態においては、信号Ｃによって、７ビット
・バイナリ・カウンタ２−１がリセットされることにな
る。
−１のカウント値とＤ型フリップ・フロップの格納値が
一致すると、バイナリ・フリップ・フロップ２−14〜２
−16で構成するバイナリカウンタのカウント値を＋１と
する。一致しない時は、カウント値を０にリセットす
る。次に、信号Ｂによって、今、比較した７ビット・バ
イナリ・カウンタ２−１のカウント値の第１ビット目か
ら第５ビット目までの値をＤ型フリップ・フロップ２−
71〜２−75に転送する。最後に、信号Ｃによって７ビッ
ト・バイナリ・カウンタ２−１をリセットする。信号Ｃ
が入力される２入力NANDゲート２−10のもう一方の入力
には、３入力NANDゲート２−17の出力が接続されてお
り、Ｄ型フリップ・フロップ２−14〜２−16のＱ出力が
順にハイ，ロウ，ハイのレベルになっている時にのみ３
入力NANDゲート２−17の出力がロウ・レベルとなる。即
ち、通常の状態においては、信号Ｃによって、７ビット
・バイナリ・カウンタ２−１がリセットされることにな
る。
ここで、第一の実施例と同様にプログラムが暴走し、７
ビット・バイナリ・カウンタ２−１をリセットする命令
を含む無限ループに入った場合を考える。
ビット・バイナリ・カウンタ２−１をリセットする命令
を含む無限ループに入った場合を考える。
７ビット・バイナリ・カウンタ２−１の第１ビットから
第５ビットの値が同一の値で５回リセットされると、バ
イナリフリップ・フロップ２−14〜２−16のＱ出力の値
が順にハイ，ロウ，ハイのレベルとなり、３入力NANDゲ
ート２−17の出力がロウ・レベルになる。すると、６回
目の７ビット・バイナリ・カウンタ２−１のリセット命
令を実行しても、２入力NANDゲート２−10の出力は、ハ
イ・レベルに固定され、７ビット・バイナリ・カウンタ
２−１はリセットされず、オーバーフローをおこして端
子２−23をハイ・レベルにし、第一の実施例と同様にシ
ステム・リセットをかける。
第５ビットの値が同一の値で５回リセットされると、バ
イナリフリップ・フロップ２−14〜２−16のＱ出力の値
が順にハイ，ロウ，ハイのレベルとなり、３入力NANDゲ
ート２−17の出力がロウ・レベルになる。すると、６回
目の７ビット・バイナリ・カウンタ２−１のリセット命
令を実行しても、２入力NANDゲート２−10の出力は、ハ
イ・レベルに固定され、７ビット・バイナリ・カウンタ
２−１はリセットされず、オーバーフローをおこして端
子２−23をハイ・レベルにし、第一の実施例と同様にシ
ステム・リセットをかける。
以上のようにして、無限ループから抜けることができ
る。
る。
以上説明したように本発明は、マイクロコンピュータの
システムクロックを分周してつくるカウント・クロック
によりカウントをつづけるＫビット・バイナリ・カウン
タが所定の命令でリセットされ、そのリセット毎に第Ｌ
ビット目から第Ｍビット目（０≦Ｌ≦Ｍ＜Ｋ）までのリ
セット直前の計数値出力がそれぞれ対応するＮビット・
シフトレジスタに格納されてシフトされ、これらＮビッ
ト・シフトレジスタの各ビット値がそれぞれ同一値にな
るとシステム・リセット信号を発生する第１のリセット
制御手段、または前記リセット直前の計数値出力がそれ
ぞれ対応するＤ型フリップ・フロップに格納されこの格
納された値と次のリセット時の直前の計数値とがそれぞ
れ一致する毎にこの一致信号がｎビット・バイナリ・カ
ウンタに供給されて計数され、あらかじめ定めた所定値
になるとシステム・リセット信号を発生する第２のリセ
ット制御手段のいずれか一方を備えるので、プログラム
の暴走が無限ループとなり、かつそのループの中に前記
Ｋビット・バイナリ・カウンタをリセットする前記所定
の命令が含まれているとき、この命令が少なくともＮ回
実行される毎に前記リセット直前の計数値出力が常に同
一値であれば、その後に実行される前記所定の命令によ
るリセットを第１または第２のリセット制御手段のいず
れか一方で無効にしてＫビット・バイナリ・カウンタを
オーバーフローさせることができる。したがって、従来
の暴走監視タイマの機能に加えてプログラムの暴走がＫ
ビット・バイナリ・カウンタをリセットする命令を含む
無限ループであっても、その無限ループから抜けること
ができ、かつプログラムの暴走を検出できる効果があ
る。
システムクロックを分周してつくるカウント・クロック
によりカウントをつづけるＫビット・バイナリ・カウン
タが所定の命令でリセットされ、そのリセット毎に第Ｌ
ビット目から第Ｍビット目（０≦Ｌ≦Ｍ＜Ｋ）までのリ
セット直前の計数値出力がそれぞれ対応するＮビット・
シフトレジスタに格納されてシフトされ、これらＮビッ
ト・シフトレジスタの各ビット値がそれぞれ同一値にな
るとシステム・リセット信号を発生する第１のリセット
制御手段、または前記リセット直前の計数値出力がそれ
ぞれ対応するＤ型フリップ・フロップに格納されこの格
納された値と次のリセット時の直前の計数値とがそれぞ
れ一致する毎にこの一致信号がｎビット・バイナリ・カ
ウンタに供給されて計数され、あらかじめ定めた所定値
になるとシステム・リセット信号を発生する第２のリセ
ット制御手段のいずれか一方を備えるので、プログラム
の暴走が無限ループとなり、かつそのループの中に前記
Ｋビット・バイナリ・カウンタをリセットする前記所定
の命令が含まれているとき、この命令が少なくともＮ回
実行される毎に前記リセット直前の計数値出力が常に同
一値であれば、その後に実行される前記所定の命令によ
るリセットを第１または第２のリセット制御手段のいず
れか一方で無効にしてＫビット・バイナリ・カウンタを
オーバーフローさせることができる。したがって、従来
の暴走監視タイマの機能に加えてプログラムの暴走がＫ
ビット・バイナリ・カウンタをリセットする命令を含む
無限ループであっても、その無限ループから抜けること
ができ、かつプログラムの暴走を検出できる効果があ
る。
従って、マイクロコンピュータにより制御を行なう系に
おける動作を信頼性をより向上する事ができる。
おける動作を信頼性をより向上する事ができる。
第１図および第２図は本発明の第１および第２の実施例
の回路図、第３図は第１の実施例で使用する信号のタイ
ミング図、第４図は第２の実施例で使用する信号のタイ
ミング図、第５図は従来の例の回路図である。 １−１……７ビット・バイナリ・カウンタ、１−２……
バイナリ・カウンタ１−１がリセットされる直前の第１
ビットから第５ビットの値を格納するレジスタ、１−３
……リセット制御部、１−４……システム・クロックを
分周してつくるカウント・クロック入力端子、１−５…
…マイクロコンピュータのシステム・リセット時にロウ
・レベルになる端子、１−６……２入力ANDゲート、１
−71〜１−75,1−81〜１−85,1−91〜１−95……Ｒ端子
がロウ・レベルになるとＱ出力がロウ・レベルにリセッ
トされ、Ｃ端子に与えられる信号の立下がりエッジでＤ
端子から入力されるデータがＱ端子へ伝わるＤ型フリッ
プ・フロップ、１−101〜１−105……３入力ANDゲー
ト、１−111〜１−115……３入力NORゲート、１−121〜
１−125……２入力ORゲート、１−13……５入力NANDゲ
ート、１−14……バイナリ・カウンタ１−１をリセット
する命令を実行する際、第３図の信号Ｂが与えられる端
子、１−15……１−14と同様に信号Ａが与えられる端
子、１−16……バイナリ・カウンタの最高位ビットのＱ
出力端子、１−17……２入力NANDゲート、２−１……７
ビット・バイナリ・カウンタ、２−１……バイナリ・カ
ウンタ・２−１がリセットされる直前の第１ビットから
第５ビットの値を格納するレジスタ、２−３……リセッ
ト制御部、２−４……カウント・クロック入力端子、２
−５……マイクロコンピュータのシステム・リセット時
にロウ・レベルになる端子、２−６……２入力ANDゲー
ト、２−71〜２−75……Ｄ型フリップ・フロップ、２−
81〜２−85……EXNORゲート（排他的論理和の反転）２
−９……５入力ANDゲート、２−10……入力NANDゲー
ト、２−11……２入力ANDゲート、２−12……インバー
タ、２−13……２入力ANDゲート、２−14,2−15,2−16
……C,C端子に反転関係のクロックを入れ、Ｃ端子に与
えられるクロックの立上りエッジ毎に、Ｑ出力を反転ま
た、Ｒ端子にロウ・レベルの信号を与えるとＱ出力がロ
ウ・レベルにリセットされるバイナリ・フリップ・フロ
ップ、２−17……３入力NANDゲート、２−18……２入力
NANDゲート、２−19……インバータ、２−20……バイナ
リ・カウンタ２−１をリセットする命令を実行する際、
第４図の信号Ａが与えられる端子、２−21……１−20と
同様に信号Ｂが与えられる端子、２−22……１−20と同
様に信号Ｃが与えられる端子、２−23……バイナリ・カ
ウンタの最高位ビットのＱ出力端子、５−１……（Ｋ）
ビット・バイナリ・カウンタ、５−２……リセット制御
部、５−３……マイクロコンピュータのシステム・リセ
ット時にロウ・レベルになる端子、５−４……ｋビット
・バイナリ・カウンタをリセットする命令を実行する
と、一時的にロウ・レベルとなる端子、５−５……カウ
ント・クロック入力端子、５−６……バイナリ・カウン
タの最高位ビットのＱ出力。
の回路図、第３図は第１の実施例で使用する信号のタイ
ミング図、第４図は第２の実施例で使用する信号のタイ
ミング図、第５図は従来の例の回路図である。 １−１……７ビット・バイナリ・カウンタ、１−２……
バイナリ・カウンタ１−１がリセットされる直前の第１
ビットから第５ビットの値を格納するレジスタ、１−３
……リセット制御部、１−４……システム・クロックを
分周してつくるカウント・クロック入力端子、１−５…
…マイクロコンピュータのシステム・リセット時にロウ
・レベルになる端子、１−６……２入力ANDゲート、１
−71〜１−75,1−81〜１−85,1−91〜１−95……Ｒ端子
がロウ・レベルになるとＱ出力がロウ・レベルにリセッ
トされ、Ｃ端子に与えられる信号の立下がりエッジでＤ
端子から入力されるデータがＱ端子へ伝わるＤ型フリッ
プ・フロップ、１−101〜１−105……３入力ANDゲー
ト、１−111〜１−115……３入力NORゲート、１−121〜
１−125……２入力ORゲート、１−13……５入力NANDゲ
ート、１−14……バイナリ・カウンタ１−１をリセット
する命令を実行する際、第３図の信号Ｂが与えられる端
子、１−15……１−14と同様に信号Ａが与えられる端
子、１−16……バイナリ・カウンタの最高位ビットのＱ
出力端子、１−17……２入力NANDゲート、２−１……７
ビット・バイナリ・カウンタ、２−１……バイナリ・カ
ウンタ・２−１がリセットされる直前の第１ビットから
第５ビットの値を格納するレジスタ、２−３……リセッ
ト制御部、２−４……カウント・クロック入力端子、２
−５……マイクロコンピュータのシステム・リセット時
にロウ・レベルになる端子、２−６……２入力ANDゲー
ト、２−71〜２−75……Ｄ型フリップ・フロップ、２−
81〜２−85……EXNORゲート（排他的論理和の反転）２
−９……５入力ANDゲート、２−10……入力NANDゲー
ト、２−11……２入力ANDゲート、２−12……インバー
タ、２−13……２入力ANDゲート、２−14,2−15,2−16
……C,C端子に反転関係のクロックを入れ、Ｃ端子に与
えられるクロックの立上りエッジ毎に、Ｑ出力を反転ま
た、Ｒ端子にロウ・レベルの信号を与えるとＱ出力がロ
ウ・レベルにリセットされるバイナリ・フリップ・フロ
ップ、２−17……３入力NANDゲート、２−18……２入力
NANDゲート、２−19……インバータ、２−20……バイナ
リ・カウンタ２−１をリセットする命令を実行する際、
第４図の信号Ａが与えられる端子、２−21……１−20と
同様に信号Ｂが与えられる端子、２−22……１−20と同
様に信号Ｃが与えられる端子、２−23……バイナリ・カ
ウンタの最高位ビットのＱ出力端子、５−１……（Ｋ）
ビット・バイナリ・カウンタ、５−２……リセット制御
部、５−３……マイクロコンピュータのシステム・リセ
ット時にロウ・レベルになる端子、５−４……ｋビット
・バイナリ・カウンタをリセットする命令を実行する
と、一時的にロウ・レベルとなる端子、５−５……カウ
ント・クロック入力端子、５−６……バイナリ・カウン
タの最高位ビットのＱ出力。
Claims (1)
- 【請求項１】システム・クロックを分周して得られたカ
ウント・クロックを計数するとともに、この計数結果が
オーバーフローする以前に所定の命令でリセットされ、
オーバーフローしたときにはリセット信号を発生するＫ
ビット・バイナリ・カウンタを有し、前記オーバーフロ
ー時のリセット信号に応答してマイクロコンピュータに
システム・リセットをかけるようにしたソフトウェアの
暴走監視タイマにおいて、前記Ｋビット・バイナリ・カ
ウンタが前記所定の命令でリセットされ、そのリセット
毎に第Ｌビット目から第Ｍビット目（０≦Ｌ≦Ｍ＜Ｋ）
までのリセット直前の計数値出力がそれぞれ対応するＮ
ビット・シフトレジスタに格納されてシフトされ、これ
らＮビット・シフトレジスタの各ビット値がそれぞれ同
一値になるとシステム・リセット信号を発生する第１の
リセット制御手段、または前記リセット直前の計数値出
力がそれぞれ対応するＤ型フリップ・フロップに格納さ
れこの格納された値と次のリセット時の直前の計数値と
がそれぞれ一致する毎にこの一致信号がｎビット・バイ
ナリ・カウンタに供給されて計数され、あらかじめ定め
た所定値になるとシステム・リセット信号を発生する第
２のリセット制御手段のいずれか一方を備え、プログラ
ムの暴走が無限ループとなり、かつそのループの中に前
記Ｋビット・バイナリ・カウンタをリセットする前記所
定の命令が含まれているとき、この命令が少なくともＮ
回実行される毎に前記リセット直前の計数値出力が常に
同一値であれば、その後に実行される前記所定の命令に
よるリセットを前記第１または第２のリセット制御手段
のいずれか一方で無効にして前記Ｋビット・バイナリ・
カウンタをオーバーフローさせ前記無限ループから抜け
ることを特徴とするソフトウェアの暴走監視タイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272217A JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272217A JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02118741A JPH02118741A (ja) | 1990-05-07 |
| JPH0743658B2 true JPH0743658B2 (ja) | 1995-05-15 |
Family
ID=17510745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272217A Expired - Lifetime JPH0743658B2 (ja) | 1988-10-27 | 1988-10-27 | ソフトウェアの暴走監視タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743658B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417799B2 (en) | 2003-08-04 | 2008-08-26 | Genoa Color Technologies Ltd. | Multi-primary color display |
| US8885120B2 (en) | 2001-06-11 | 2014-11-11 | Genoa Color Technologies Ltd. | Liquid crystal display device using a color-sequential method wherein the number of different colored LEDs is less than the number of primary colors used in the display |
| US9196203B2 (en) | 2001-06-11 | 2015-11-24 | Samsung Display Co., Ltd. | Device and system for a multi-color sequential LCD panel wherein the number of colors in a sequence of display colors is greater than the number of LED colors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133552A (ja) * | 1984-07-25 | 1986-02-17 | Nec Corp | 情報処理装置 |
| JPS6359637A (ja) * | 1986-08-29 | 1988-03-15 | Nec Corp | プロセツサの動作監視回路 |
-
1988
- 1988-10-27 JP JP63272217A patent/JPH0743658B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8885120B2 (en) | 2001-06-11 | 2014-11-11 | Genoa Color Technologies Ltd. | Liquid crystal display device using a color-sequential method wherein the number of different colored LEDs is less than the number of primary colors used in the display |
| US9196203B2 (en) | 2001-06-11 | 2015-11-24 | Samsung Display Co., Ltd. | Device and system for a multi-color sequential LCD panel wherein the number of colors in a sequence of display colors is greater than the number of LED colors |
| US7417799B2 (en) | 2003-08-04 | 2008-08-26 | Genoa Color Technologies Ltd. | Multi-primary color display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02118741A (ja) | 1990-05-07 |
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