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JPH0737988A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JPH0737988A
JPH0737988A JP5178676A JP17867693A JPH0737988A JP H0737988 A JPH0737988 A JP H0737988A JP 5178676 A JP5178676 A JP 5178676A JP 17867693 A JP17867693 A JP 17867693A JP H0737988 A JPH0737988 A JP H0737988A
Authority
JP
Japan
Prior art keywords
film
silicon oxide
bonding pad
insulating film
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5178676A
Other languages
English (en)
Inventor
Keiichi Yoshizumi
圭一 吉住
Kazuji Fukuda
和司 福田
Seiichi Ariga
成一 有賀
Shuji Ikeda
修二 池田
Akira Saeki
亮 佐伯
Kiyoshi Nagai
清 永井
Soichiro Hashiba
総一郎 橋場
Shinji Nishihara
晋治 西原
Fumiyuki Kanai
史幸 金井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP5178676A priority Critical patent/JPH0737988A/ja
Priority to KR1019940012574A priority patent/KR950004536A/ko
Priority to US08/278,073 priority patent/US5444012A/en
Publication of JPH0737988A publication Critical patent/JPH0737988A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/055—Fuse

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 製造プロセスの増加を最小限に抑えつつ、ヒ
ューズ開孔部の信頼性を確保すると共に、半導体チップ
の良否を確実に判定する。 【構成】 層間絶縁膜３５上に形成したボンディングパ
ッドＢＰ上にファイナルパッシベーション膜の一部を構
成する酸化シリコン膜３７ａ，３７ｂを堆積する際、こ
の酸化シリコン膜３７ａ，３７ｂの堆積工程を２度に分
け、第１回目の堆積を行った後にボンディングパッドＢ
Ｐをいったん露出させ、次いで第２回目の堆積を行うこ
とにより、ボンディングパッドＢＰ上の酸化シリコン膜
３７ｂの膜厚を薄くする。これにより、ポリイミド樹脂
４２、窒化シリコン膜３７ｃ、酸化シリコン膜３７ｂを
順次エッチングしてボンディングパッドＢＰを露出させ
る際、同時に形成される開孔４１の底部とヒューズ４０
との間に充分な膜厚の絶縁膜３５が残る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、多結晶シリコンのヒューズを用
いてメモリセルの欠陥救済や半導体チップの内部電圧微
調整などを行う半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】スタティックＲＡＭ（ＳＲＡＭ）やダイ
ナミックＲＡＭ（ＤＲＡＭ）などの半導体記憶装置は、
その製造工程で生じた一部のメモリセルの欠陥を救済す
るための冗長回路を備えている。この冗長回路に形成さ
れた予備のメモリセルと欠陥のあるメモリセルとの切替
えは、通常、多結晶シリコンのヒューズを切断すること
によって行われる。
【０００３】以下、公知とされた技術ではないが、本発
明者が検討したヒューズを備えた半導体記憶装置の製造
プロセスの１例を説明する。図３７〜図５０は、半導体
基板（半導体ウエハ）の要部断面図であり、各図の右側
はヒューズ形成領域、左側はボンディングパッド形成領
域を示している。
【０００４】まず、図３７に示すように、製造プロセス
の最終に近い工程で半導体基板１０１の最上層（層間絶
縁膜１０５の上）にボンディングパッドＢＰを形成す
る。ボンディングパッドＢＰは、層間絶縁膜１０５上に
最上層配線を形成する工程で同時に形成する。一方、多
結晶シリコンのヒューズ１０６は、ＭＯＳＦＥＴのゲー
ト電極を形成する工程で同時に形成するので、層間絶縁
膜１０３，１０４，１０５よりも下層に配置されてい
る。この例では、層間絶縁膜１０３は酸化シリコン膜で
構成され、層間絶縁膜１０４はＢＰＳＧ(Boron-doped P
hospho Silicate Glass)膜で構成され、層間絶縁膜１０
５は酸化シリコン膜、スピンオングラス（ＳＯＧ：Spin
On Glass)膜、酸化シリコン膜を順次積層した３層絶縁
膜で構成されている。
【０００５】次に、図３８に示すように、上記層間絶縁
膜１０５上にファイナルパッシベーション膜の一部を構
成する酸化シリコン膜１０７を堆積する。この酸化シリ
コン膜１０７は、例えば４００nm程度の膜厚で堆積す
る。
【０００６】次に、図３９に示すように、上記酸化シリ
コン膜１０７をエッチングしてボンディングパッドＢＰ
を露出させると共に、ヒューズ１０６の上部に開孔１０
８を形成する。そして、ボンディングパッドＢＰの表面
に図示しないプローブ（探針）を当てて第１回目の電気
試験を行う。この第１回目の電気試験では、主としてデ
バイスの低温特性を試験する。この試験の結果、欠陥の
あるメモリセルが見出された場合は、開孔１０８の底部
の層間絶縁膜１０５，１０４，１０３を通じてヒューズ
１０６にレーザビームを照射し、ヒューズ１０６を切断
することにより、欠陥のあるメモリセルと予備のメモリ
セルとの切替えを行う。
【０００７】次に、図４０に示すように、上記酸化シリ
コン膜１０７の上にもう一度酸化シリコン膜１０７を堆
積してボンディングパッドＢＰおよび開孔１０８を被覆
し、その上に窒化シリコン膜１０９を堆積する。この窒
化シリコン膜１０９は、下層の酸化シリコン膜１０７と
共にファイナルパッシベーション膜を構成する。このと
き、酸化シリコン膜１０７は、例えば４００nm程度の膜
厚で堆積し、窒化シリコン膜１０９は、例えば1.２μm
程度の膜厚で堆積する。この酸化シリコン膜１０７およ
び窒化シリコン膜１０９の堆積により、ヒューズ１０６
の上部の開孔１０８がファイナルパッシベーション膜で
埋め込まれる。これにより、ヒューズ１０６の切断後に
開孔１０８を通じて大気中から水分が浸入し、ヒューズ
１０６の近傍に腐食が発生する不具合を防止することが
できる。
【０００８】次に、あらかじめ図４１に示すように、ボ
ンディングパッドＢＰの上部の窒化シリコン膜１０９を
エッチングして酸化シリコン膜１０７を露出させた後、
図４２に示すように、窒化シリコン膜１０９上にポリイ
ミド樹脂１１０を塗布する。このポリイミド樹脂１１０
は、例えば１０μm 程度の膜厚で塗布する。
【０００９】次に、図４３に示すように、ボンディング
パッドＢＰの上部のポリイミド樹脂１１０をエッチング
して窒化シリコン膜１０９および酸化シリコン膜１０７
を露出させ、さらに図４４に示すように、窒化シリコン
膜１０９をマスクにして酸化シリコン膜１０７をエッチ
ングし、ボンディングパッドＢＰを露出させる。
【００１０】次に、ボンディングパッドＢＰの表面にプ
ローブを当てて第２回目の電気試験を行う。この第２回
目の電気試験では、主としてデバイスの高温特性を試験
する。この電気試験により、半導体ウエハ上の各チップ
の良否が判定され、半導体記憶装置の製造プロセス（ウ
エハプロセス）が完了する。
【００１１】このように、上記の従来技術は、製造プロ
セスの増加を最小限に抑えつつ、ヒューズを切断するた
めの開孔をファイナルパッシベーション膜で完全に被覆
することによって、ヒューズ開孔部の信頼性を確保して
いる。
【００１２】しかし、上記の製造プロセスは、第１回目
の電気試験を行ってから第２回目の電気試験を行うまで
の間にファイナルパッシベーション膜（酸化シリコン膜
および窒化シリコン膜）を堆積する工程があるため、こ
のファイナルパッシベーション膜を堆積する際の熱的ダ
メージ、チャージアップ、その他の熱処理によってデバ
イス特性が変動し、第１回目の電気試験では良品と判定
されたチップがその後の工程を経る間に不良になってし
まう虞れがある。
【００１３】そこで、上記のような不具合を回避するた
めに、次のような製造プロセスが提案されている。
【００１４】まず、図４５に示すように、半導体基板１
０１の最上層にボンディングパッドＢＰ（および最上層
配線）を形成した後、図４６に示すように、層間絶縁膜
１０５上にファイナルパッシベーション膜（酸化シリコ
ン膜１０７および窒化シリコン膜１０９）を堆積する。
この酸化シリコン膜１０７は８００nm程度の膜厚で堆積
する。すなわち、前述した第１の製造プロセスでは、こ
の酸化シリコン膜１０７を４００nm程度ずつ２度に分け
て堆積したが、この製造プロセスでは１度に８００nm程
度堆積する。また、窒化シリコン膜１０９は前記第１の
製造プロセスと同じ1.２μm 程度の膜厚で堆積する。
【００１５】次に、図４７に示すように、ボンディング
パッドＢＰの上部およびヒューズ１０６の上部の窒化シ
リコン膜１０９をエッチングして酸化シリコン膜１０７
を露出させた後、図４８に示すように、窒化シリコン膜
１０９上にポリイミド樹脂１１０を塗布する。ポリイミ
ド樹脂１１０は、前記第１の製造プロセスと同じ１０μ
m 程度の膜厚で塗布する。
【００１６】次に、図４９に示すように、ボンディング
パッドＢＰの上部およびヒューズ１０６の上部のポリイ
ミド樹脂１１０をエッチングして窒化シリコン膜１０９
および酸化シリコン膜１０７を露出させた後、図５０に
示すように、窒化シリコン膜１０９をマスクにして酸化
シリコン膜１０７をエッチングし、ボンディングパッド
ＢＰを露出させると共に、ヒューズ１０６の上部に開孔
１０８を形成する。
【００１７】次に、ボンディングパッドＢＰの表面にプ
ローブを当てて第１回目の電気試験を行う。そして、こ
の第１回目の電気試験で欠陥のあるメモリセルが見出さ
れた場合には、開孔１０８の底部の層間絶縁膜１０５，
１０４，１０３を通じてヒューズ１０６にレーザビーム
を照射し、ヒューズ１０６を切断することにより、欠陥
のあるメモリセルと予備のメモリセルとの切替えを行
う。
【００１８】続いて、ボンディングパッドＢＰの表面に
プローブを当てて第２回目の電気試験を行う。この電気
試験により、半導体ウエハ上の各チップの良否が判定さ
れ、半導体記憶装置の製造プロセス（ウエハプロセス）
が完了する。
【００１９】このように、上記第２の製造プロセスは、
ウエハプロセスの最終工程で２回の電気試験およびメモ
リセルの欠陥救済を連続して行う。従って、前記第１の
製造プロセスのように、第１回目の電気試験と第２回目
の電気試験との間でデバイス特性が変動する虞れがない
ので、半導体チップの良否を確実に判定することができ
る。
【００２０】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、前記第２の製造プロセス
は、ヒューズ開孔部の信頼性が乏しいという問題があ
る。
【００２１】すなわち、前記第２の製造プロセスは、酸
化シリコン膜１０７をエッチングしてボンディングパッ
ドＢＰを露出させる際、同時にヒューズ１０６の上部に
開孔１０８を形成する（前記図５０参照）。このとき、
ボンディングパッドＢＰを完全に露出させるために、オ
ーバーエッチング量を考慮してボンディングパッドＢＰ
上の非常に厚い酸化シリコン膜１０７（前記の例では８
００nm程度。ただし、酸化シリコン膜１０７上の窒化シ
リコン膜１０９をエッチングするときに、酸化シリコン
膜１０７の表面も幾分かエッチングされるので、実際に
は７００nm程度）を一度にエッチングするので、同時に
形成される開孔１０８の底部の層間絶縁膜１０５が深く
削れてしまう。そのため、開孔１０８の下の層間絶縁膜
１０５の膜厚が薄くなり、水分の浸入に対するマージン
が低下するという問題がある。また、製造プロセスのば
らつきによって開孔１０８の底部に層間絶縁膜１０５の
下層の層間絶縁膜１０４（ＢＰＳＧ膜）が露出してしま
うことがあり、その結果、プレッシャークッカー試験時
などに開孔１０８の底部から水分が浸入し、ヒューズの
近傍に腐食が発生するという問題がある。
【００２２】また、上記第２の製造プロセスでは、ボン
ディングパッドＢＰ上の酸化シリコン膜１０７をエッチ
ングするときの窒化シリコン膜１０９のオーバーエッチ
量も大きくなる。すなわち、耐水性の高い窒化シリコン
膜１０９の膜厚が薄くなるので、水分の浸入に対するマ
ージンを充分に確保することができず、ヒューズ開孔部
の信頼性がさらに低下するという問題がある。
【００２３】本発明の目的は、製造プロセスの増加を最
小限に抑えつつ、ヒューズ開孔部の信頼性を確保すると
共に、半導体チップの良否を確実に判定することのでき
る技術を提供することにある。
【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
とおりである。
【００２６】(1).本願の一発明は、(a) 前記ヒューズを
覆う層間絶縁膜上にボンディングパッドを形成した後、
前記層間絶縁膜上の全面にファイナルパッシベーション
膜の一部を構成する酸化シリコン膜を堆積する工程と、
(b) 前記ボンディングパッド上の前記酸化シリコン膜を
エッチングして前記ボンディングパッドを露出させた
後、前記酸化シリコン膜上の全面に前記ファイナルパッ
シベーション膜の一部を構成する酸化シリコン膜を再度
堆積する工程と、(c) 前記酸化シリコン膜上の全面に前
記ファイナルパッシベーション膜の一部を構成する窒化
シリコン膜を堆積する工程と、(d) 前記ボンディングパ
ッド上の前記窒化シリコン膜をエッチングして前記酸化
シリコン膜を露出させる工程と、(e) 前記窒化シリコン
膜上の全面にポリイミド樹脂を堆積する工程と、(f) 前
記ボンディングパッド上および前記ヒューズ上の前記ポ
リイミド樹脂、前記酸化シリコン膜を順次エッチングし
て、前記ボンディングパッドを露出させると共に、前記
ヒューズの上部に開孔を形成する工程と、(g) 前記ボン
ディングパッドにプローブを当てて電気試験を行い、必
要に応じて前記開孔の底部の前記ヒューズを切断する工
程とを有する。
【００２７】(2).本願の一発明は、前記(1) の発明にお
いて、前記開孔の底部と前記ヒューズとの間に窒化シリ
コン膜を設ける。
【００２８】(3).本願の一発明は、前記(1) の発明にお
いて、前記開孔の周囲に配線材で構成されたガードリン
グを設ける。
【００２９】
【作用】上記した手段(1) によれば、層間絶縁膜上に形
成したボンディングパッド上にファイナルパッシベーシ
ョン膜の一部を構成する酸化シリコン膜を堆積する際、
この酸化シリコン膜の堆積工程を２度に分け、第１回目
の堆積を行った後にボンディングパッドをいったん露出
させ、次いで第２回目の堆積を行う。これにより、ボン
ディングパッド上の酸化シリコン膜の膜厚を薄くするこ
とができるので、ポリイミド樹脂、酸化シリコン膜を順
次エッチングしてボンディングパッドを露出させる際、
同時に形成される開孔の底部とヒューズとの間に充分な
膜厚の絶縁膜を残すことができ、水分の浸入に対するヒ
ューズ開孔部の信頼性が向上する。また、ボンディング
パッド上の酸化シリコン膜をエッチングする際、窒化シ
リコン膜のオーバーエッチ量も少なくなるので、水分の
浸入に対するマージンを充分に確保することができる。
【００３０】また、上記した手段(1) によれば、ウエハ
プロセスの最終工程で電気試験およびヒューズの切断を
行うので、電気試験後にデバイスの特性が変動する虞れ
がない。これにより、半導体チップの良否を確実に判定
することができるので、チップ選別工程の信頼性および
歩留りが向上する。
【００３１】上記した手段(2) によれば、開孔の底部と
ヒューズとの間に耐水性の高い窒化シリコン膜を設ける
ことにより、開孔の底部から浸入した水分がヒューズに
達するのを阻止することができる。
【００３２】上記した手段(3) によれば、開孔の周囲に
配線材で構成されたガードリングを設けることにより、
開孔の底部から浸入した水分がヒューズに達するのを阻
止することができる。
【００３３】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００３４】図１は、本実施例のＳＲＡＭの全体の概略
構成（チップレイアウト）図であり、図２は、その一部
を拡大して示す図である。
【００３５】長方形の半導体チップ１の主面には、特に
限定はされないが、例えば４メガビット〔Mbit〕乃至１
６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成
されている。このＳＲＡＭのメモリセル領域は、４個の
メモリブロックＬＭＢからなり、それぞれのメモリブロ
ックＬＭＢは、４個のメモリブロックＭＢに分割されて
いる。
【００３６】上記メモリブロックＬＭＢの一端にはロー
ド回路ＬＯＡＤが配置されており、他端にはＹセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡがそれぞれ配置されている。また、半導体チ
ップ１の主面の最左端に配置されたメモリブロックＬＭ
Ｂとその隣りのメモリブロックＬＭＢとの間には、Ｘデ
コーダ回路ＸＤＥＣが配置されている。同様に、半導体
チップ１の主面の最右端に配置されたメモリブロックＬ
ＭＢとその隣りのメモリブロックＬＭＢとの間には、Ｘ
デコーダ回路ＸＤＥＣが配置されている。
【００３７】図２に示すように、上記メモリブロックＬ
ＭＢを４個に分割したメモリブロックＭＢのそれぞれ
は、４個のメモリセルアレイＭＡＹに分割されている。
また、それぞれのメモリブロックＭＢの中央には、１個
のワードデコーダ回路ＷＤＥＣが配置されている。この
ワードデコーダ回路ＷＤＥＣは、メモリセルアレイＭＡ
Ｙ上を延在するメインワード線ＭＷＬを介して前記Ｘデ
コーダ回路ＸＤＥＣにより選択される。また、ワードデ
コーダ回路ＷＤＥＣは、メモリセルアレイＭＡＹ上を延
在する第１サブワード線ＳＷＬ1 または第２サブワード
線ＳＷＬ2 を介して第１ワード線ＷＬ1 および第２ワー
ド線ＷＬ2 を選択する。ワードデコーダ回路ＷＤＥＣの
一端には、コントロール回路ＣＣが配置されている。
【００３８】上記メモリセルアレイＭＡＹ上の第１ワー
ド線ＷＬ1 および第２ワード線ＷＬ2 と直交する方向に
は、相補性データ線ＤＬが延在している。この相補性デ
ータ線ＤＬは、第１データ線ＤＬ1 と第２データ線ＤＬ
2 とで構成されている。相補性データ線ＤＬの一端は前
記ロード回路ＬＯＡＤに接続されており、他端は前記Ｙ
セレクタ回路ＹＳＷを介して前記センスアンプ回路ＳＡ
に接続されている。ＳＲＡＭのメモリセルＭＣは、上記
メモリセルアレイＭＡＹの第１ワード線ＷＬ1および第
２ワード線ＷＬ2 と、第１データ線ＤＬ1 および第２デ
ータ線ＤＬ2 とが交差する領域に１個ずつ形成されてい
る。
【００３９】図１に示すように、上記半導体チップ１の
主面の右端には、メモリブロックＬＭＢに隣接して冗長
回路ＳＭＢが設けられている。この冗長回路ＳＭＢに
は、図３に拡大して示すように、冗長用メモリセルアレ
イＭＡＹＳが配置されている。この冗長用メモリセルア
レイＭＡＹＳには、前記メモリセルアレイＭＡＹに配置
されたメモリセルＭＣと同一構造のメモリセルＭＣが複
数個配置されている。
【００４０】図１に示すように、半導体チップ１の最外
周部には、複数個のボンディングパッドＢＰが配置され
ている。同図には示さないが、これらのボンディングパ
ッドＢＰと上記冗長回路ＳＭＢとの間には、欠陥のある
メモリセルＭＣを冗長用メモリセルアレイＭＡＹＳのメ
モリセルＭＣと切換えるためのヒューズが配置されてい
る。このヒューズを使ったメモリセルＭＣの欠陥救済プ
ロセスについては後述する。
【００４１】図４は、上記メモリセルＭＣの等価回路図
である。同図に示すように、メモリセルＭＣは、フリッ
プフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 とで構成されている。このフリップフロップ回路は、
ｎチャネル型で構成された２個の駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 とｐチャネル型で構成された２個の負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 とで構成されている。フリップ
フロップ回路は、情報蓄積部として構成され、１ビット
の情報（“１”または“０”）を記憶する。このよう
に、本実施例のＳＲＡＭのメモリセルＭＣは、６個のＭ
ＩＳＦＥＴで構成された完全ＣＭＯＳ構造を有してい
る。
【００４２】メモリセルＭＣの２個の転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 は、ｎチャネル型で構成され、フリップ
フロップ回路の一対の入出力端子にそれぞれのソース領
域乃至ドレイン領域の一方が接続されている。転送用Ｍ
ＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方
は、第１データ線ＤＬ1 に接続され、そのゲート電極は
第１ワード線ＷＬ1 に接続されている。転送用ＭＩＳＦ
ＥＴＱｔ2 のソース領域乃至ドレイン領域の一方は、第
２データ線ＤＬ2 に接続され、そのゲート電極は第２ワ
ード線ＷＬ2 に接続されている。
【００４３】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、互いのドレイン領域（フリップフ
ロップ回路の一方の入出力端子）が接続され、かつ互い
のゲート電極が接続されてＣＭＯＳを構成している。同
様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦ
ＥＴＱｐ2 は、互いのドレイン領域（フリップフロップ
回路の他方の入出力端子）が接続され、かつ互いのゲー
ト電極が接続されてＣＭＯＳを構成している。
【００４４】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の他
方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 および負
荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのゲート電極に接続
されている。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域
は、転送用ＭＩＳＦＥＴＱｔ2 のソース領域乃至ドレイ
ン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 のそれぞれのゲート
電極に接続されている。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 のそれぞれのソース領域は、基準電圧（ＶSS) に接続
され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソ
ース領域は、電源電圧（ＶCC) に接続されている。基準
電圧（ＶSS) は、例えば０Ｖ（グランド電位）であり、
電源電圧（ＶCC) は、例えば５Ｖである。
【００４５】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそ
れぞれのゲート電極と電源電圧（ＶCC) との間には、メ
モリセルＭＣのα線ソフトエラー耐性を向上させるため
の容量素子Ｃ1,Ｃ2 が構成されている。
【００４６】次に、上記ＳＲＡＭのメモリセルＭＣの具
体的な構成について、図５〜図１０を用いて説明する。
【００４７】図５に示すように、ｎ- 型シリコン単結晶
からなる半導体基板（半導体チップ）１の主面には、ｐ
- 型ウエル２が形成され、このｐ- 型ウエル２の非活性
領域の主面には、酸化シリコン膜からなる素子分離用の
フィールド絶縁膜４が形成されている。フィールド絶縁
膜４の下には、反転防止用のｐ型チャネルストッパ領域
５が形成されている。
【００４８】メモリセルＭＣを構成する駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 お
よび負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のうち、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のそれぞれは、前記フィールド絶縁膜４で囲ま
れたｐ- 型ウエル２の活性領域の主面に形成されてい
る。
【００４９】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれは、ゲート絶縁膜６、ゲート電極７、ソース領域
およびドレイン領域で構成されている。ゲート電極７
は、第１層目のゲート材形成工程で形成され、例えば多
結晶シリコン膜で形成されている。この多結晶シリコン
膜には、その抵抗値を低減するためにｎ型の不純物（例
えばＰ）が導入されている。
【００５０】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲ
ート電極７の上部には、絶縁膜８が形成されている。こ
の絶縁膜８は、例えば酸化シリコン膜からなる。また、
ゲート電極７のゲート長方向の側壁には、サイドウォー
ルスペーサ９が形成されている。このサイドウォールス
ペーサ９は、例えば酸化シリコン膜からなる。
【００５１】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域およびドレイン領域は、低不純物濃
度のｎ型半導体領域１０とその上部に設けられた高不純
物濃度のｎ+ 型半導体領域１１とで構成されている。す
なわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 は、それぞれ
のソース領域およびドレイン領域が、いわゆる２重拡散
ドレイン(Double Diffused Drain) 構造で構成されてい
る。
【００５２】半導体基板１の主面に形成された前記フィ
ールド絶縁膜４および駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のゲート電極７のパターンレイアウトを図６に示す。図
中、フィールド絶縁膜４で囲まれた２つのＬ字状の領域
３，３がメモリセルＭＣ１個分の活性領域である。
【００５３】図６に示すように、上記駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のそれぞれのゲート電極７の一端側は、
少なくとも製造プロセスにおけるマスク合わせ余裕寸法
に相当する分、フィールド絶縁膜４上に突出している。
また、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極７（Ｑｄ
1)の他端側は、フィールド絶縁膜４を介して駆動用ＭＩ
ＳＦＥＴＱｄ2 のドレイン領域上まで突出し、駆動用Ｍ
ＩＳＦＥＴＱｄ2 のゲート電極７（Ｑｄ2)の他端側は、
フィールド絶縁膜４を介して駆動用ＭＩＳＦＥＴＱｄ1
のドレイン領域７上まで突出している。
【００５４】図５に示すように、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれは、ゲート絶縁
膜１２、ゲート電極１３Ａ、ソース領域およびドレイン
領域で構成されている。ゲート電極１３Ａは、第２層目
のゲート材形成工程で形成され、例えば多結晶シリコン
膜と高融点金属シリサイド膜との積層膜（ポリサイド
膜）で構成されている。下層の多結晶シリコン膜には、
その抵抗値を低減するためにｎ型の不純物（例えばＰ）
が導入されている。上層の高融点金属シリサイド膜は、
例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX
などで構成される。
【００５５】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極１３Ａの上部には、絶縁膜１５および絶縁膜２
１が形成されている。この絶縁膜１５および絶縁膜２１
は、例えば酸化シリコン膜からなる。また、ゲート電極
１３Ａの側壁には、サイドウォールスペーサ１６が形成
されている。このサイドウォールスペーサ１６は、例え
ば酸化シリコン膜からなる。
【００５６】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのソース領域およびドレイン領域は、低不純物濃
度のｎ型半導体領域１７と高不純物濃度のｎ+ 型半導体
領域１８とで構成されている。すなわち、転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｄ2 のソース領域およびドレイン領域
は、ＬＤＤ(Lightly Doped Drain) 構造で構成されてい
る。
【００５７】半導体基板１の主面に形成された上記転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａのパタ
ーンレイアウトを図７に示す。同図に示すように、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａは、そ
のゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 のゲート電極７のゲート長（Ｌｇ）方向と交差する
ように配置されている。
【００５８】図５および図７に示すように、転送用ＭＩ
ＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一方
は、駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と一体に
構成されている。同様に、転送用ＭＩＳＦＥＴＱｔ2 の
ソース領域乃至ドレイン領域の一方は、駆動用ＭＩＳＦ
ＥＴＱｄ2 のドレイン領域と一体に構成されている。
【００５９】転送用ＭＩＳＦＥＴＱｔ1 のゲート電極１
３Ａには、第１ワード線ＷＬ1 が接続され、転送用ＭＩ
ＳＦＥＴＱｔ2 のゲート電極１３Ａには、第２ワード線
ＷＬ2 が接続されている。転送用ＭＩＳＦＥＴＱｔ1 の
ゲート電極１３Ａは、第１ワード線ＷＬ1 と一体に構成
され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１３Ａ
は、第２ワード線ＷＬ2 と一体に構成されている。
【００６０】上記第１ワード線ＷＬ1 と第２ワード線Ｗ
Ｌ2 との間には、２個の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 に共通のソース線として構成された基準電圧線
（ＶSS）１３Ｂが配置されている。基準電圧線（ＶSS)
１３Ｂは、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電
極１３Ａおよびワード線ＷＬ（第１ワード線ＷＬ1 、第
２ワード線ＷＬ2)と同じ第２層目のゲート材形成工程で
形成され、フィールド絶縁膜４上をワード線ＷＬと同一
方向に延在している。また、基準電圧線（ＶSS）１３Ｂ
は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート絶縁膜６
と同一の絶縁膜に開孔されたコンタクトホール１４を通
じて、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソ
ース領域（ｎ+ 型半導体領域１１）に接続されている。
【００６１】図５に示すように、メモリセルＭＣの２個
の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のうち、負荷用ＭＩ
ＳＦＥＴＱｐ1 は、駆動用ＭＩＳＦＥＴＱｄ2 の領域上
に配置され、負荷用ＭＩＳＦＥＴＱｐ2 は、駆動用ＭＩ
ＳＦＥＴＱｄ1 の領域上に配置されている。負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれは、ゲート電極２３
Ａ、ゲート絶縁膜２４、チャネル領域２６Ｎ、ソース領
域２６Ｐおよびドレイン領域２６Ｐで構成されている。
【００６２】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲ
ート電極２３Ａは、第３層目のゲート材形成工程で形成
され、例えば多結晶シリコン膜で形成されている。この
多結晶シリコン膜には、その抵抗値を低減するためにｎ
型の不純物（例えばＰ）が導入されている。負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａのパターンレ
イアウトを図８に示す。
【００６３】図５および図８に示すように、上記負荷用
ＭＩＳＦＥＴＱｐ1 のゲート電極２３Ａは、絶縁膜２
１、絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2のゲート絶縁膜１２と同一層の絶縁膜）に開孔さ
れたコンタクトホール２２を通じて、駆動用ＭＩＳＦＥ
ＴＱｄ1 のゲート電極７および転送用ＭＩＳＦＥＴＱｔ
2 のソース領域乃至ドレイン領域の一方に接続されてい
る。同様に、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２
３Ａは、絶縁膜２１、絶縁膜８および絶縁膜（転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート絶縁膜１２と同一層の
絶縁膜）に開孔されたコンタクトホール２２を通じて、
駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７および転送用
ＭＩＳＦＥＴＱｔ1 のソース領域乃至ドレイン領域の一
方に接続されている。
【００６４】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソ
ース領域乃至ドレイン領域の他方の上部には、負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａと同じ第３
層目のゲート材形成工程で形成されたパッド層２３Ｂが
配置されている。このパッド層２３Ｂは、絶縁膜２１お
よび絶縁膜（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
絶縁膜１２と同一層の絶縁膜）に開孔されたコンタクト
ホール２２を通じて、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のソース領域乃至ドレイン領域の他方に接続されてい
る。
【００６５】図５に示すように、上記負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のゲート電極２３Ａの上部には、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート絶縁膜２４が形成さ
れている。このゲート絶縁膜２４は、例えば酸化シリコ
ン膜からなる。
【００６６】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲ
ート絶縁膜２４の上部には、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐおよび
ドレイン領域２６Ｐが形成されている。チャネル領域２
６Ｎは、第４層目のゲート材形成工程で形成され、例え
ば多結晶シリコン膜で構成されている。この多結晶シリ
コン膜には、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のしきい
値電圧をエンハンスメント型にするために、ｎ型の不純
物（例えばＰ）が導入されている。負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２６Ｐ
およびドレイン領域２６Ｐのパターンレイアウトを図９
に示す。
【００６７】図５および図９に示すように、上記負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２６Ｎの一端
側にはドレイン領域２６Ｐが形成され、他端側にはソー
ス領域２６Ｐが形成されている。ドレイン領域２６Ｐお
よびソース領域２６Ｐは、チャネル領域２６Ｎと同じ第
４層目のゲート材（多結晶シリコン）形成工程で形成さ
れ、チャネル領域２６Ｎと一体に構成されている。ドレ
イン領域２６Ｐおよびソース領域２６Ｐを構成する多結
晶シリコン膜には、ｐ型の不純物（例えばＢＦ2)が導入
されている。このように、本実施例のメモリセルＭＣの
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、第３層目のゲート
材形成工程で形成されたゲート電極２３Ａの上部に第４
層目のゲート材形成工程で形成されたチャネル領域２６
Ｎ、ソース領域２６Ｐおよびドレイン領域２６Ｐを配置
した、いわゆるボトムゲート構造で構成されている。な
お、図９には、チャネル領域２６Ｎ、ドレイン領域２６
Ｐおよびソース領域２６Ｐの配置を見やすくするため
に、チャネル領域２６Ｎを除いたドレイン領域２６Ｐお
よびソース領域２６Ｐに網掛けが施してある。
【００６８】特に限定はされないが、本実施例のＳＲＡ
Ｍの負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、ゲート電極２
３Ａに印加される電源電圧（ＶCC) のＯＦＦ状態におい
て、ゲート電極２３Ａとその上部の基準電圧（Ｖss) の
状態にあるドレイン領域２６Ｐとの間に強電界が加わる
ことによってソース領域２６Ｐ−ドレイン領域２６Ｐ間
にリーク電流が発生する不具合を防止するために、チャ
ネル領域２６Ｎを介してドレイン領域２６Ｐとゲート電
極２３Ａとを互いに離隔させている。すなわち、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は、ドレイン領域２６Ｐとゲ
ート電極２３Ａとが重なりを持たずに離隔された、いわ
ゆるオフセット構造で構成されている。以下、負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２６Ｎのうち、
ゲート電極２３Ａから離隔された領域をオフセット領域
２６off という。なお、図１０には、このオフセット領
域２６off の配置を見やすくするために、オフセット領
域２６off に網掛けが施してある。
【００６９】図５に示すように、上記負荷用ＭＩＳＦＥ
ＴＱｐ1 のドレイン領域２６Ｐは、ゲート絶縁膜２４と
同一層の絶縁膜に開孔されたコンタクトホール２５を通
じて、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２３Ａに
接続されている。同様に、負荷用ＭＩＳＦＥＴＱｐ2 の
ドレイン領域２６Ｐは、ゲート絶縁膜２４と同一層の絶
縁膜に開孔されたコンタクトホール２５を通じて、負荷
用ＭＩＳＦＥＴＱｐ1のゲート電極２３Ａに接続されて
いる。
【００７０】上記負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソ
ース領域２６Ｐには、電源電圧線（ＶCC) ２６Ｐが接続
されている。電源電圧線（ＶCC) ２６Ｐは、チャネル領
域２６Ｎ、ドレイン領域２６Ｐおよびソース領域２６Ｐ
と同じ第４層目のゲート材（多結晶シリコン）形成工程
で形成され、これらと一体に構成されている。
【００７１】図５に示すように、上記負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 の上部には、絶縁膜２７が形成されてい
る。この絶縁膜２７は、例えば酸化シリコン膜と窒化シ
リコン膜との積層膜からなり、後述する容量素子Ｃ1,Ｃ
2 の誘電体膜を構成している。
【００７２】図５に示すように、上記絶縁膜２７の上部
には、プレート電極２８が形成されている。プレート電
極２８は、第５層目のゲート材形成工程で形成され、例
えば多結晶シリコン膜で構成されている。この多結晶シ
リコン膜には、ｎ型の不純物（例えばＰ）が導入されて
いる。プレート電極２８のパターンレイアウトを図１０
に示す。なお、同図は、図面を見易くするために、プレ
ート電極２８の下層の導電層のうち、第４層目のゲート
材（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２
６Ｎ、ソース領域２６Ｐ、ドレイン領域２６Ｐおよび電
源電圧線（ＶCC) ２６Ｐと、第３層目のゲート材（負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａおよび
パッド層２３Ｂ）のみを図示してある。
【００７３】図５および図１０に示すように、上記プレ
ート電極２８は、メモリセルＭＣの全域を覆うように形
成されている。このプレート電極２８には、回路の電源
電圧線（ＶCC) が印加される。
【００７４】前記図４に示すように、メモリセルＭＣに
は、２個の容量素子Ｃ1,Ｃ2 が設けられている。本実施
例のＳＲＡＭの場合、この容量素子Ｃ1,Ｃ2 は、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａと、プレ
ート電極２８との間に形成されている。すなわち、この
容量素子Ｃ1,Ｃ2 は、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のゲート電極２３Ａを第１電極とし、プレート電極２８
を第２電極とし、ゲート電極２３Ａとプレート電極２８
との間の絶縁膜２７を誘電体膜とするスタック（積層）
構造で構成されている。このように、本実施例のＳＲＡ
Ｍは、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 と、その上部を
覆う大面積のプレート電極２８との間で容量素子Ｃ1,Ｃ
2 を構成しているので、容量素子Ｃ1,Ｃ2 を大容量化す
ることができ、これにより、メモリセルＭＣのα線ソフ
トエラー耐性を大幅に向上させることができる。
【００７５】図１０に示すように、上記プレート電極２
８の一部には、開孔２９Ａおよび開孔２９Ｂが形成され
ている。開孔２９Ａは、プレート電極２８が負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のオフセット領域２６off を覆わ
ないようにするため、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のドレイン領域２６Ｐの上部に形成されている。他方、
開孔２９Ｂは、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲー
ト電極２３Ａと同じ第３層目のゲート材形成工程で形成
された前記パッド層２３Ｂの上部に形成されている。
【００７６】このように、本実施例のＳＲＡＭは、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のドレイン領域２６Ｐの上
部のプレート電極２８に開孔２９Ａを形成し、オフセッ
ト領域２６off とプレート電極２８とをこの開孔２９Ａ
を介して離間したオフセット構造で構成されている。こ
の構成により、ゲート電極２３Ａに電源電圧（ＶCC)が
印加される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のＯＦＦ状
態において、プレート電極２８とオフセット領域２６of
f との間に強電界が加わるのを回避することができるの
で、この強電界によるソース領域２６Ｐ−ドレイン領域
２６Ｐ間でのリーク電流の発生を防止することができ
る。これにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のＯ
ＦＦ状態におけるソース−ドレイン間電流（ＯＦＦ電
流）を低減することができるので、ＯＮ電流／ＯＦＦ電
流比を向上させ、メモリセルＭＣの安定動作を確保する
ことができる。なお、プレート電極２８に形成された他
方の開孔２９Ｂは、プレート電極２８の下層のパッド層
２３Ｂとプレート電極２８の上層の相補性データ線ＤＬ
（第１データ線ＤＬ1 および第２データ線ＤＬ2)とがプ
レート電極２８と短絡することなく接続できるように設
けられた開孔である。
【００７７】図５に示すように、上記プレート電極２８
の上層には、絶縁膜３１および層間絶縁膜３２を介して
中間導電層３３、サブワード線ＳＷＬおよびメインワー
ド線ＭＷＬが形成されている。中間導電層３３は、層間
絶縁膜３２、絶縁膜３１および前記絶縁膜２７に開孔し
たコンタクトホール３４を通じて前記パッド層２３Ｂに
接続されている。
【００７８】上記中間導電層３３、サブワード線ＳＷＬ
およびメインワード線ＭＷＬのそれぞれは、第１層目の
配線材形成工程で形成され、例えばタングステン（Ｗ）
などの高融点金属膜で構成されている。絶縁膜３１は、
例えば酸化シリコン膜からなり、層間絶縁膜３２は、例
えばＢＰＳＧ膜からなる。
【００７９】図５に示すように、上記中間導電層３３、
サブワード線ＳＷＬおよびメインワード線ＭＷＬの上層
には、第２層目の層間絶縁膜３５を介して相補性データ
線ＤＬ（第１データ線ＤＬ1 および第２データ線ＤＬ2)
が配置されている。相補性データ線ＤＬは、層間絶縁膜
３５に開孔されたコンタクトホール３６を通じて中間導
電層３３に接続されている。
【００８０】上記相補性データ線ＤＬは、第２層目の配
線材形成工程で形成され、例えばバリアメタル膜、アル
ミニウム合金膜、バリアメタル膜を順次積層した３層金
属膜からなる。バリアメタルは、例えばＴｉＷで構成さ
れ、アルミニウム合金は、例えばＣｕおよびＳｉを添加
したアルミニウムで構成されている。層間絶縁膜３５
は、例えば酸化シリコン膜、スピンオングラス（ＳＯ
Ｇ）膜、酸化シリコン膜を順次積層した３層絶縁膜から
なる。
【００８１】上記相補性データ線ＤＬのうち、第１デー
タ線ＤＬ1 は、転送用ＭＩＳＦＥＴＱｔ1 のソース領域
乃至ドレイン領域の一方（ｎ+ 型半導体領域１８）に接
続され、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴＱ
ｔ2 のソース領域乃至ドレイン領域の一方（ｎ+ 型半導
体領域１８）に接続されている。相補性データ線ＤＬと
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のｎ+ 型半導体領域１
８との接続は、前記中間導電層３３およびパッド層２３
Ｂをそれぞれ介して行われる。
【００８２】上記相補性データ線ＤＬの上層には、ファ
イナルパッシベーション膜３７が形成されている。この
ファイナルパッシベーション膜３７は、例えば酸化シリ
コン膜と窒化シリコン膜との積層膜からなる。なお、図
５には示さないが、ファイナルパッシベーション膜３７
の上層には、半導体チップ１の表面を保護するポリイミ
ド樹脂が塗布されている。
【００８３】前記図１に示すように、上記メモリセルＭ
Ｃが形成された半導体チップ１の最外周部には、複数個
のボンディングパッドＢＰが配置されている。これらの
ボンディングパッドＢＰは、図１１に示すように、前記
相補性データ線ＤＬと同じ第２層目の配線材形成工程で
形成され、層間絶縁膜３５上に配置されている。また、
同図に示すように、ボンディングパッドＢＰの近傍のフ
ィールド絶縁膜４上には、メモリセルＭＣの欠陥救済を
行うヒューズ４０が形成されている。特に限定はされな
いが、このヒューズ４０は、前記転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極１３Ａ、ワード線ＷＬおよび基
準電圧線（ＶSS) １３Ｂと同じ第２層目のゲート材形成
工程で形成され、ヒューズ４０に接続された配線４４
は、前記中間導電層３３、サブワード線ＳＷＬおよびメ
インワード線ＭＷＬと同じ第１層目の配線材形成工程で
形成される。
【００８４】次に、本実施例による上記ＳＲＡＭの製造
方法を、図１２〜図３２を用いて説明する。
【００８５】まず、１０〔Ω／cm〕程度の比抵抗値を有
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、図１２に示すように、メモリセルアレイの形成領域
および図示しない周辺回路の形成領域の一部にｐ- 型ウ
エル２を形成する。このｐ-型ウエル２は、半導体基板
１の主面にイオン注入したＢＦ2 を引伸し拡散して形成
する。
【００８６】次に、ｐ- 型ウエル２の非活性領域の主面
に素子分離用のフィールド絶縁膜４を形成する。この
時、フィールド絶縁膜４の下に反転防止用のｐ型チャネ
ルストッパ領域５を形成する。このフィールド絶縁膜４
は、窒化シリコン膜を耐酸化マスクにした熱酸化法（Ｌ
ＯＣＯＳ法）を用い、酸化シリコン膜を４２０〜４８０
nm程度の膜厚に成長させて形成する。
【００８７】次に、ｐ- 型ウエル２の活性領域の主面に
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のしきい値電圧を調整
するためにＢＦ2 をイオン注入した後、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート絶縁膜６を形成する。このゲ
ート絶縁膜６は熱酸化法で形成し、その膜厚は１３〜１
４nm程度とする。
【００８８】次に、半導体基板１の全面に第１層目のゲ
ート材である多結晶シリコン膜（図示せず）を堆積す
る。この多結晶シリコン膜はＣＶＤ法で形成し、その膜
厚は９０〜１１０nm程度とする。この多結晶シリコン膜
には、その抵抗値を低減するために、堆積時にＰを導入
する。次に、多結晶シリコン膜の上に酸化シリコン膜か
らなる絶縁膜８を堆積する。この絶縁膜８はＣＶＤ法で
形成し、その膜厚は１３５〜１６５nm程度とする。絶縁
膜８は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極
７とその上層に形成される導電層とを電気的に分離する
ために形成する。
【００８９】次に、図１３に示すように、上記絶縁膜８
の上に形成したフォトレジスト膜をマスクにして絶縁膜
８およびその下層の多結晶シリコン膜を順次エッチング
することにより、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲ
ート電極７を形成する。次に、半導体基板１の全面に酸
化シリコン膜（図示せず）を堆積する。この酸化シリコ
ン膜はＣＶＤ法で形成し、その膜厚は１６０〜２００nm
程度とする。
【００９０】次に、図１４に示すように、上記酸化シリ
コン膜をＲＩＥ(Reactive Ion Etching)などの異方性エ
ッチングでエッチングして、駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のゲート電極７の側壁にサイドウォールスペーサ
９を形成する。
【００９１】次に、上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 のゲート電極７の下を除く活性領域の主面の前記ゲー
ト絶縁膜６を希フッ酸水溶液によるエッチングで除去し
た後、活性領域の主面に新たな酸化シリコン膜（図示せ
ず）を形成する。この酸化シリコン膜は熱酸化法で形成
し、９〜１１nm程度の膜厚とする。
【００９２】次に、半導体基板１の主面にフォトレジス
ト膜を形成した後、これをマスクにして上記駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 の形成領域のｐ- 型ウエル２の主
面にリン（Ｐ）をイオン注入し、このＰを引伸し拡散さ
せることにより、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ
型半導体領域１０を形成する（図１４）。
【００９３】次に、ｐ- 型ウエル２の活性領域の主面に
転送用ＭＩＳＦＥＴＱｔ1.Ｑｔ2 のしきい値電圧を調整
するためにＢＦ2 をイオン注入した後、活性領域の主面
の前記酸化シリコン膜を希フッ酸水溶液によるエッチン
グで除去し、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
絶縁膜１２を形成する。このゲート絶縁膜１２は熱酸化
法で形成し、その膜厚は１３〜１４nm程度とする。
【００９４】次に、半導体基板１の全面に第２層目のゲ
ート材（図示せず）を堆積する。このゲート材は、多結
晶シリコン膜とタングステンシリサイド膜との積層膜
（ポリサイド膜）からなる。この時、まず多結晶シリコ
ン膜を３６〜４４nm程度堆積した後、半導体基板１の主
面にフォトレジスト膜を形成し、これをマスクにして駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域１０上
の絶縁膜（ゲート絶縁膜１２と同一層の絶縁膜）をエッ
チングすることにより、コンタクトホール１４を形成す
る。
【００９５】次に、上記多結晶シリコン膜上に多結晶シ
リコン膜をさらに３６〜４４nm程度堆積する。この多結
晶シリコン膜はＣＶＤ法で形成し、その抵抗値を低減す
るために、堆積時にＰを導入する。次に、この多結晶シ
リコン膜の上層にタングステンシリサイド膜を堆積す
る。タングステンシリサイド膜はＣＶＤ法で形成し、そ
の膜厚は７２〜８８nm程度とする。
【００９６】次に、上記タングステンシリサイド膜の上
に酸化シリコン膜からなる絶縁膜１５を堆積する。この
絶縁膜１５はＣＶＤ法で形成し、その膜厚は２７０〜３
３０nm程度とする。絶縁膜１５は、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のゲート電極１２とその上層に形成される
導電層とを電気的に分離するために形成する。
【００９７】次に、図１５に示すように、上記絶縁膜１
５の上にフォトレジスト膜を形成し、これをマスクにし
て絶縁膜１５およびその下層の前記第２層目のゲート材
（ポリサイド膜）を順次エッチングして転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａ、ワード線ＷＬ
（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)および基準
電圧線（ＶSS) １３Ｂをそれぞれ形成する。また、図１
６に示すように、半導体チップ１の外周部のフィールド
絶縁膜４上には、前記第２層目のゲート材（ポリサイド
膜）でヒューズ４０を形成する。
【００９８】次に、図１７に示すように、半導体基板１
の主面にフォトレジスト膜を形成した後、これをマスク
にして転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の形成領域のｐ
- 型ウエル２の主面にＰをイオン注入し、このＰを引伸
し拡散して転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のｎ型半導
体領域１７を形成する。
【００９９】次に、半導体基板１の全面に酸化シリコン
膜（図示せず）を堆積する。この酸化シリコン膜はＣＶ
Ｄ法で形成し、その膜厚は２７０〜３３０nm程度とす
る。次に、図１８に示すように、この酸化シリコン膜を
ＲＩＥなどの異方性エッチングでエッチングして、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極１３Ａ、ワー
ド線ＷＬ（第１ワード線ＷＬ1 、第２ワード線ＷＬ2)お
よび基準電圧線（ＶSS)１３Ｂのそれぞれの側壁にサイ
ドウォールスペーサ１６を形成する。
【０１００】次に、半導体基板１の主面に形成したフォ
トレジスト膜をマスクにして駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 の形成領域および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 の形成領域のそれぞれのｐ- 型ウエル２の主面にヒ素
（Ａｓ）をイオン注入する。次に、このＡｓを引伸し拡
散し、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の形成領域のｐ
- 型ウエル２の主面にｎ+ 型半導体領域１１を、また転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の形成領域のｐ- 型ウエ
ル２の主面にｎ+ 型半導体領域１８をそれぞれ形成す
る。
【０１０１】上記駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の形
成領域のｐ- 型ウエル２の主面には、あらかじめｎ型半
導体領域１０が形成されているので、ｎ+ 型半導体領域
１１の形成により２重拡散ドレイン構造のソース領域お
よびドレイン領域を有する駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 が完成する。また、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 の形成領域のｐ- 型ウエル２の主面には、あらかじめ
ｎ型半導体領域１７が形成されているので、ｎ+ 型半導
体領域１８の形成により、ＬＤＤ構造のソース領域およ
びドレイン領域を有する転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 が完成する（図１８）。
【０１０２】次に、図１９に示すように、半導体基板１
の全面に酸化シリコン膜からなる絶縁膜２１を堆積す
る。この絶縁膜２１はＣＶＤ法で形成し、その膜厚は５
４〜６６nm程度とする。次に、絶縁膜２１の上にフォト
レジスト膜を形成し、これをマスクにして絶縁膜２１、
絶縁膜８および絶縁膜（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のゲート絶縁膜１２と同一層の絶縁膜）をエッチング
することにより、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソ
ース領域乃至ドレイン領域の一方の上部にコンタクトホ
ール２２を形成する。また、同時にこのフォトレジスト
膜をマスクにして絶縁膜２１および絶縁膜（転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のゲート絶縁膜１２と同一層の絶
縁膜）をエッチングすることにより、転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 のソース領域乃至ドレイン領域の他方
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域乃至ド
レイン領域の一方）の上部にコンタクトホール２２を形
成する（図１９）。
【０１０３】次に、半導体基板１の全面に第３層目のゲ
ート材である多結晶シリコン膜（図示せず）を堆積す
る。この多結晶シリコン膜はＣＶＤ法で形成し、その膜
厚は６３〜７７nm程度とする。この多結晶シリコン膜に
は、その抵抗値を低減するために、堆積時にＰを導入す
る。次に、図２０に示すように、この多結晶シリコン膜
の上に形成したフォトレジスト膜をマスクにして多結晶
シリコン膜をエッチングすることにより、負荷用ＭＩＳ
ＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａおよびパッド層
２３Ｂをそれぞれ形成する。
【０１０４】次に、図２１に示すように、半導体基板１
の全面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート絶縁
膜２４をＣＶＤ法で堆積した後、このゲート絶縁膜２４
の上にフォトレジスト膜を形成し、これをマスクにして
ゲート絶縁膜２４をエッチングすることにより、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｔ2 のゲート電極２３Ａの上部に
コンタクトホール２５を形成する。
【０１０５】次に、半導体基板１の全面に第４層目のゲ
ート材である多結晶シリコン膜（図示せず）を堆積す
る。この多結晶シリコン膜はＣＶＤ法で形成し、その膜
厚は３６〜４４nm程度とする。次に、この多結晶シリコ
ン膜の上に形成したフォトレジスト膜をマスクにして負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のチャネル領域２６Ｎを
形成する領域の多結晶シリコン膜にＰをイオン注入す
る。次に、多結晶シリコン膜の上に新たに形成したフォ
トレジスト膜をマスクにして負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のソース領域２６Ｐ、ドレイン領域２６Ｐおよび
電源電圧線（ＶCC)２６Ｐを形成する領域の多結晶シリ
コン膜にＢＦ2 をイオン注入する。次に、多結晶シリコ
ン膜の上に新たに形成したフォトレジスト膜をマスクに
して多結晶シリコン膜をエッチングし、負荷用ＭＩＳＦ
ＥＴＱｐ1,Ｑｐ2 のチャネル領域２６Ｎ、ソース領域２
６Ｐ、ドレイン領域２６Ｐおよび電源電圧線（ＶCC) ２
６Ｐをそれぞれ形成することにより、負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｔ2 が完成する（図２１）。
【０１０６】次に、図２２に示すように、半導体基板１
の全面に容量素子Ｃ1,Ｃ2 の誘電体膜となる絶縁膜２７
をＣＶＤ法で堆積する。この絶縁膜２７は、酸化シリコ
ン膜と窒化シリコン膜との積層膜からなり、下層の酸化
シリコン膜の膜厚は１３〜１７nm程度とし、上層の窒化
シリコン膜の膜厚は５〜７nm程度とする。
【０１０７】次に、半導体基板１の全面に第５層目のゲ
ート材である多結晶シリコン膜（図示せず）を堆積す
る。この多結晶シリコン膜はＣＶＤ法で形成し、その膜
厚は２７〜３３nm程度とする。この多結晶シリコン膜
は、その抵抗値を低減するために、堆積時にＰを導入す
る。
【０１０８】次に、上記多結晶シリコン膜の上に形成し
たフォトレジスト膜をマスクにして多結晶シリコン膜を
エッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のドレイン領域２６Ｐの上部に開孔２９Ａが、ま
たパッド層２３Ｂの上部に開孔２９Ｂがそれぞれ形成さ
れたプレート電極２８が完成する。また、これにより、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のゲート電極２３Ａを
第１電極とし、このプレート電極２８を第２電極とし、
ゲート電極２３Ａとプレート電極２８との間の絶縁膜２
７を誘電体膜とするスタック構造の容量素子Ｃ1,Ｃ2 が
完成する（図２２）。
【０１０９】次に、図２３に示すように、半導体基板１
の全面に酸化シリコン膜からなる絶縁膜３１およびＢＰ
ＳＧからなる層間絶縁膜３２を順次堆積する。絶縁膜３
１はＣＶＤ法で形成し、その膜厚は１３５〜１６５nm程
度とする。層間絶縁膜３２はＣＶＤ法で形成し、その膜
厚は２７０〜３３０nm程度とする。
【０１１０】次に、上記層間絶縁膜３２上に形成したフ
ォトレジスト膜をマスクにして層間絶縁膜３２、絶縁膜
３１，２７をエッチングし、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のソース領域乃至ドレイン領域の一方の上層に配
置された前記パッド層２３Ｂの上部にコンタクトホール
３４を形成する。
【０１１１】次に、半導体基板１の全面に第１層目の配
線材であるタングステン膜（図示せず）を堆積する。こ
のタングステン膜はスパッタ法で形成し、その膜厚は３
００nm程度とする。次に、このタングステン膜上に形成
したフォトレジスト膜をマスクにしてタングステン膜を
エッチングし、中間導電層３３、サブワード線ＳＷＬお
よびメインワード線ＭＷＬを形成する（図２３）。図示
は省略するが、このとき同時にこのタングステン膜でヒ
ューズ４０の配線４４を形成する。
【０１１２】次に、図２４に示すように、半導体基板１
の全面に酸化シリコン膜、スピンオングラス膜、酸化シ
リコン膜を順次積層した３層膜からなる層間絶縁膜３５
を堆積する。酸化シリコン膜は、酸素（Ｏ2)とテトラエ
トキシシラン（Ｓｉ（ＯＣ2Ｈ5)4)とをソースガスとす
るプラズマＣＶＤ法で形成する。層間絶縁膜３５の膜厚
は５００nm程度とする。
【０１１３】次に、上記層間絶縁膜３５上に形成したフ
ォトレジスト膜をマスクにして層間絶縁膜３５をエッチ
ングし、中間導電層３３の上部にコンタクトホール３６
を形成した後、半導体基板１の全面に第２層目の配線材
（図示せず）を堆積する。この配線材は、ＴｉＷ膜、ア
ルミニウム合金膜、ＴｉＷ膜を順次積層した３層膜から
なる。ＴｉＷ膜はスパッタ法で形成し、その膜厚は下層
のＴｉＷ膜が６０nm程度、上層のＴｉＷ膜が２００nm程
度とする。アルミニウム合金膜はスパッタ法で形成し、
その膜厚は８００nm程度とする。次に、ＴｉＷ膜上に形
成したフォトレジスト膜をマスクにしてＴｉＷ膜、アル
ミニウム合金膜、ＴｉＷ膜を順次エッチングすることに
より、相補性データ線ＤＬ（第１データ線ＤＬ1 および
第２データ線ＤＬ2)を形成する（図２４）。このとき、
図２５に示すように、半導体チップ１の最外周部の層間
絶縁膜３５上の第２層目の配線材を同時にエッチングし
てボンディングパッドＢＰを形成する。
【０１１４】次に、図２６に示すように、層間絶縁膜３
５上にファイナルパッシベーション膜（３７）の一部を
構成する酸化シリコン膜３７ａを堆積する。酸化シリコ
ン膜３７ａは、酸素とテトラエトキシシランとをソース
ガスとするプラズマＣＶＤ法で形成し、４００nm程度の
膜厚で堆積する。
【０１１５】次に、図２７に示すように、酸化シリコン
膜３７ａ上に形成したフォトレジスト膜をマスクにして
酸化シリコン膜３７ａをエッチングし、ボンディングパ
ッドＢＰを一旦露出させる。このとき、ボンディングパ
ッドＢＰを構成する配線材のうち、最上層のＴｉＷ膜を
エッチングしてその下層のアルミニウム合金膜を露出さ
せる。アルミニウム合金膜は、ＴｉＷ膜に比べて電気抵
抗が小さいので、後述する工程でボンディングパッドＢ
Ｐの表面にプローブを当てて電気試験を行う際、ボンデ
ィングパッドＢＰとプローブとの接触抵抗を低減するこ
とができる。
【０１１６】次に、図２８に示すように、酸化シリコン
膜３７ａの上にもう一度酸化シリコン膜３７ｂを４００
nm程度の膜厚で堆積し、さらにその上にファイナルパッ
シベーション膜（３７）の一部を構成する窒化シリコン
膜３７ｃを堆積する。窒化シリコン膜３７ｃはモノシラ
ン（ＳｉＨ4)と窒素（またはアンモニア）とをソースガ
スとするプラズマＣＶＤ法で形成し、1.２μm 程度の膜
厚で堆積する。
【０１１７】このように、本実施例では、酸化シリコン
膜３７ａ，３７ｂを４００nm程度ずつ２度に分けて堆積
し、その間にボンディングパッドＢＰ上の酸化シリコン
膜３７ａを一旦除去するので、ボンディングパッドＢＰ
上の酸化シリコン膜３７ｂの膜厚は、最終的に４００nm
程度となる。
【０１１８】また、特に限定はされないが、本実施例で
は、ファイナルパッシベーション膜３７を堆積する工程
の途中で水素アニールを行い、負荷用ＭＩＳＦＥＴＱｐ
1,Ｑｐ2 を構成する多結晶シリコン膜に水素を供給す
る。すなわち、酸化シリコン膜３７ａ，３７ｂを２度に
分けて４００nm程度ずつ堆積した後、水素を含む窒素雰
囲気中、半導体基板１を約４００℃程度で３０分間程度
アニールし、次に、酸化シリコン膜３７ｂの上に窒化シ
リコン膜３７ｃを堆積する。
【０１１９】上記水素アニールにより、層間絶縁膜３
５、層間絶縁膜３２および絶縁膜３１を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 を構成する多結晶シリコン膜に
水素が供給される。これにより、負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 を構成する多結晶シリコン膜の結晶粒界表面
に存在する未結合手（ダングリングボンド）に充分な水
素原子が供給されるので、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の相互コンダクタンス(Gm)が向上し、ＳＲＡＭのメ
モリセルＭＣの特性が向上する。なお、メモリセルＭＣ
の上層には、メモリセルＭＣの全域を覆うプレート電極
２８が形成されているが、前述したように、このプレー
ト電極２８の一部には開孔２９Ａが形成されているの
で、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を構成する多結晶
シリコン膜にはこの開孔２９Ａを通じて水素を供給する
ことができる。
【０１２０】次に、図２９に示すように、ボンディング
パッドＢＰの上部およびヒューズ４０の上部の窒化シリ
コン膜３７ｃをエッチングして酸化シリコン膜３７ｂを
露出させた後、図３０に示すように、窒化シリコン膜３
７ｃ上にポリイミド樹脂４２を塗布する。このポリイミ
ド樹脂４２は１０μm 程度の膜厚で塗布する。
【０１２１】次に、図３１に示すように、ボンディング
パッドＢＰの上部およびヒューズ４０の上部のポリイミ
ド樹脂４２をエッチングして窒化シリコン膜３７ｃおよ
び酸化シリコン膜３７ｂを露出させた後、図３２に示す
ように、窒化シリコン膜３７ｃをマスクにして酸化シリ
コン膜３７ｂをエッチングし、ボンディングパッドＢＰ
を露出させると共に、ヒューズ４０の上部に開孔４１を
形成する。
【０１２２】このように、本実施例では、ボンディング
パッドＢＰ上の酸化シリコン膜３７ｂをエッチングして
ボンディングパッドＢＰを露出させる際、同時にヒュー
ズ４０の上部に開孔４１を形成する。このとき、ボンデ
ィングパッドＢＰ上の酸化シリコン膜３７ｂの膜厚は、
前述したように４００nm程度（ただし、酸化シリコン膜
３７ｂ上の窒化シリコン膜３７ｃをエッチングするとき
に、酸化シリコン膜３７ｂの表面も幾分かエッチングさ
れるので、実際には３００nm程度）であるのに対し、ヒ
ューズ４０の上部の酸化シリコン膜３７ａ，３７ｂの膜
厚は、８００nm程度（ただし、前述した理由により、実
際には７００nm程度）である。すなわち、ボンディング
パッドＢＰ上の酸化シリコン膜３７ｂの膜厚は、ヒュー
ズ４０の上部の酸化シリコン膜３７ａ，３７ｂの膜厚の
約半分程度になっている。従って、ボンディングパッド
ＢＰ上の酸化シリコン膜３７ｂをエッチングしてボンデ
ィングパッドＢＰを露出させたとき、同時に形成される
開孔４１の底部には、まだ４００nm程度の膜厚の酸化シ
リコン膜３７ａが残っていることになる。
【０１２３】次に、図示は省略するが、ボンディングパ
ッドＢＰの表面にプローブを当てて第１回目の電気試験
を行う。この第１回目の電気試験では、主としてデバイ
スの低温特性を試験する。そして、この電気試験で欠陥
のあるメモリセルＭＣが見出された場合には、開孔４１
の底部の酸化シリコン膜３７ａ、層間絶縁膜３５，３
２、絶縁膜３１を通してヒューズ４０にレーザビームを
照射し、ヒューズ４０を切断することによって欠陥のあ
るメモリセルＭＣと前記冗長回路ＳＭＢのメモリセルＭ
Ｃとの切替えを行う。
【０１２４】次に、ボンディングパッドＢＰの表面にプ
ローブを当てて第２回目の電気試験を行う。第２回目の
電気試験では、主としてデバイスの高温特性を試験す
る。この電気試験により、半導体ウエハ１上の各チップ
の良否が判定され、半導体記憶装置の製造プロセス（ウ
エハプロセス）が完了する。その後、半導体基板１は、
組立て工程を経てパッケージに封止される。
【０１２５】このように、本実施例によれば、ボンデ
ィングパッドＢＰ上の酸化シリコン膜３７ｂをエッチン
グしてボンディングパッドＢＰを露出させるとき、同時
に形成される開孔４１の底部とヒューズ４０との間に充
分な膜厚の絶縁膜を残すことができるので、プレッシャ
ークッカー試験時などに開孔４１の底部から水分が浸入
した場合でも、ヒューズ４０や配線４４の近傍に腐食が
発生することはない。
【０１２６】また、本実施例によれば、ボンディング
パッドＢＰ上の酸化シリコン膜３７ｂをエッチングする
際、窒化シリコン膜３７ｃのオーバーエッチ量も少なく
なるので、水分の浸入に対するマージンを充分に確保す
ることができ、ヒューズ開孔部の信頼性がさらに向上す
る。
【０１２７】上記およびにより、水分の影響を受
け易い負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の特性の変動を
防止することができるので、メモリセルＭＣの信頼性が
向上する。
【０１２８】また、本実施例では、ウエハプロセスの
最終工程で２回の電気試験およびメモリセルＭＣの欠陥
救済を連続して行うので、ファイナルパッシベーション
膜３７を堆積する際の熱的ダメージ、チャージアップ、
その他の熱処理の影響を受け易い負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 の特性が第１回目の電気試験と第２回目の電
気試験との間に変動する虞れがない。これにより、半導
体チップの良否を確実に判定することができるので、チ
ップ選別工程の信頼性および歩留りが向上する。
【０１２９】また、本実施例では、ファイナルパッシ
ベーション膜３７の一部を構成する酸化シリコン膜３７
ａ，３７ｂを２度に分けて堆積するので、この酸化シリ
コン膜を１度に厚く堆積する場合に比べて製造工程が一
工程増加するが、フォトマスクの枚数やエッチング工程
の増加はない。すなわち、本実施例によれば、従来の製
造工程を僅かに変更するだけで、ヒューズ開孔部の信頼
性を確保することができると共に、半導体チップの良否
を確実に判定することができる。
【０１３０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１３１】例えば図３３および図３４に示すように、
ヒューズ４０の上部の開孔４１の周囲を配線材のガード
リング４３で囲んでもよい。このガードリング４３は、
前記第２層目の配線材で相補性データ線ＤＬやボンディ
ングパッドＢＰを形成するときに同時に形成すれば、製
造工程が増加することはない。ヒューズ４０の周囲をこ
のガードリング４３で囲むことにより、開孔４１の底部
の横方向に沿った水分の浸入を阻止することができるの
で、ヒューズ開孔部の信頼性をより向上させることがで
きる。なお、ガードリング４３は必ずしも開孔４１の周
囲全体に配置しなくともよく、例えば図３５に示すよう
に開孔４１の長辺方向に沿って設けるようにしてもよ
い。
【０１３２】また、図３６に示すように、メモリセルＭ
Ｃの上部（例えば絶縁膜３１と層間絶縁膜３２との間）
に窒化シリコン膜４５を薄く（例えば１０nm程度）形成
してもよい。このようにすると、万一開孔４１を通じて
水分が浸入した場合でも、耐水性の高い窒化シリコン膜
４５がメモリセルＭＣへの水分の浸入を阻止するので、
水分の影響を特に受け易い負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2 の特性変動を防止することができ、メモリセルＭＣ
の信頼性が向上する。
【０１３３】前記実施例では、多結晶シリコン膜で構成
された負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を有するＳＲＡ
Ｍに適用した場合について説明したが、本発明はこれに
限定されるものではなく、多結晶シリコン膜で構成され
た負荷抵抗を有するＳＲＡＭに適用することもできる。
また、ＳＲＡＭのみならず、多結晶シリコン膜で形成さ
れたヒューズを備えた冗長回路を有する半導体記憶装置
全般に適用することができる。さらに半導体記憶装置の
みならず、多結晶シリコン膜で形成されたヒューズを切
断することによって内部電圧の微調整を行う回路を備え
た半導体集積回路装置にも適用することができる。
【０１３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３５】本発明によれば、ボンディングパッド上に
堆積したポリイミド樹脂およびファイナルパッシベーシ
ョン膜（酸化シリコン膜）をエッチングしてボンディン
グパッドを露出させる際、同時に形成される開孔の底部
とヒューズとの間に充分な膜厚の絶縁膜を残すことがで
きるので、水分の浸入に対するヒューズ開孔部の信頼性
が向上する。また、ボンディングパッド上の酸化シリコ
ン膜をエッチングする際、窒化シリコン膜のオーバーエ
ッチ量も少なくなるので、水分の浸入に対するマージン
を充分に確保することができる。
【０１３６】また、本発明によれば、ウエハプロセスの
最終工程で電気試験およびヒューズの切断を行うので、
電気試験後にデバイスの特性が変動する虞れがない。こ
れにより、半導体チップの良否を確実に判定することが
できるので、チップ選別工程の信頼性および歩留りが向
上する。
【０１３７】また、本発明によれば、耐水性の高い窒化
シリコン膜をヒューズの上層に設けることにより、水分
の浸入によるヒューズ近傍の腐食を抑制することができ
る。
【０１３８】また、本発明によれば、開孔の周囲をガー
ドリングで囲むことにより、水分の浸入によるヒューズ
近傍の腐食を抑制することができる。
【図面の簡単な説明】
【図１】本実施例の一実施例である半導体集積回路装置
の全体の概略構成（チップレイアウト）図である。
【図２】図１の一部を拡大して示す図である。
【図３】図１の一部を拡大して示す図である。
【図４】本実施例の一実施例である半導体集積回路装置
のメモリセルの等価回路図である。
【図５】本発明の一実施例である半導体集積回路装置の
メモリセルを示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図７】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図８】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図９】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを示す要部平面図であ
る。
【図１０】本発明の一実施例である半導体集積回路装置
のメモリセルのパターンレイアウトを示す要部平面図で
ある。
【図１１】本発明の一実施例である半導体集積回路装置
に形成されたボンディングパッドおよびヒューズを示す
半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３３】ヒューズの周囲に配置されたガードリングの
レイアウトを示す半導体基板の要部平面図である。
【図３４】図３３のＡ−Ａ´線における半導体基板の要
部断面図である。
【図３５】ヒューズの周囲に配置されたガードリングの
レイアウトの別例を示す半導体基板の要部平面図であ
る。
【図３６】本発明の他の実施例である半導体集積回路装
置のメモリセルを示す半導体基板の要部断面図である。
【図３７】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図３８】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図３９】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４０】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４１】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４２】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４３】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４４】従来の半導体集積回路装置の製造方法の第１
の例を示す半導体基板の要部断面図である。
【図４５】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【図４６】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【図４７】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【図４８】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【図４９】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【図５０】従来の半導体集積回路装置の製造方法の第２
の例を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（半導体チップ） ２ ｐ- 型ウエル ３ 領域 ４ フィールド絶縁膜 ５ ｐ型チャネルストッパ領域 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ サイドウォールスペーサ １０ ｎ型半導体領域 １１ ｎ+ 型半導体領域 １２ ゲート絶縁膜 １３Ａ ゲート電極 １３Ｂ 基準電圧線（ＶSS) １４ コンタクトホール １５ 絶縁膜 １６ サイドウォールスペーサ １７ ｎ型半導体領域 １８ ｎ+ 型半導体領域 ２１ 絶縁膜 ２２ コンタクトホール ２３Ａ ゲート電極 ２３Ｂ パッド層 ２４ ゲート絶縁膜 ２５ コンタクトホール ２６Ｎ チャネル領域 ２６off オフセット領域 ２６Ｐ ソース領域 ２６Ｐ ドレイン領域 ２６Ｐ 電源電圧線（ＶCC) ２７ 絶縁膜 ２８ プレート電極 ２９Ａ 開孔 ２９Ｂ 開孔 ３１ 絶縁膜 ３２ 層間絶縁膜 ３３ 中間導電層 ３４ コンタクトホール ３５ 層間絶縁膜 ３６ コンタクトホール ３７ ファイナルパッシベーション膜 ３７ａ 酸化シリコン膜 ３７ｂ 酸化シリコン膜 ３７ｃ 窒化シリコン膜 ４０ ヒューズ ４１ 開孔 ４２ ポリイミド樹脂 ４３ ガードリング ４４ 配線 ４５ 窒化シリコン膜 １０１ 半導体基板 １０３ 層間絶縁膜 １０４ 層間絶縁膜 １０５ 層間絶縁膜 １０６ ヒューズ １０７ 酸化シリコン膜 １０８ 開孔 １０９ 窒化シリコン膜 １１０ ポリイミド樹脂 ＢＰ ボンディングパッド Ｃ1 容量素子 Ｃ2 容量素子 ＣＣ コントロール回路 ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＬＭＢ メモリブロック ＬＯＡＤ ロード回路 ＭＡＹ メモリセルアレイ ＭＡＹＳ 冗長用メモリセルアレイ ＭＢ メモリブロック ＭＣ メモリセル ＭＷＬ メインワード線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＳＡ センスアンプ回路 ＳＭＢ 冗長回路 ＳＷＬ サブワード線 ＳＷＬ1 第１サブワード線 ＳＷＬ2 第２サブワード線 ＷＤＥＣ ワードデコーダ回路 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 ＹＳＷ Ｙセレクタ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 8826−4Ｍ Ｈ０１Ｌ 21/90 Ｍ 8832−4Ｍ 27/04 Ｔ 8832−4Ｍ Ｖ (72)発明者 福田 和司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 有賀 成一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐伯 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 永井 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 橋場 総一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 西原 晋治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金井 史幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ヒューズを覆う層間絶縁膜上にボンディ
    ングパッドを形成し、前記ボンディングパッド上に堆積
    したファイナルパッシベーション膜をエッチングして前
    記ボンディングパッドを露出させると共に、前記ヒュー
    ズの上部に開孔を形成するに際し、次の(a) 〜(g) の各
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。 (a) 前記ヒューズを覆う層間絶縁膜上にボンディングパ
    ッドを形成した後、前記層間絶縁膜上の全面にファイナ
    ルパッシベーション膜の一部を構成する酸化シリコン膜
    を堆積する工程。 (b) 前記ボンディングパッド上の前記酸化シリコン膜を
    エッチングして前記ボンディングパッドを露出させた
    後、前記酸化シリコン膜上の全面に前記ファイナルパッ
    シベーション膜の一部を構成する酸化シリコン膜を再度
    堆積する工程。 (c) 前記酸化シリコン膜上の全面に前記ファイナルパッ
    シベーション膜の一部を構成する窒化シリコン膜を堆積
    する工程。 (d) 前記ボンディングパッド上の前記窒化シリコン膜を
    エッチングして前記酸化シリコン膜を露出させる工程。 (e) 前記窒化シリコン膜上の全面にポリイミド樹脂を堆
    積する工程。 (f) 前記ボンディングパッド上および前記ヒューズ上の
    前記ポリイミド樹脂、前記酸化シリコン膜を順次エッチ
    ングして、前記ボンディングパッドを露出させると共
    に、前記ヒューズの上部に開孔を形成する工程。 (g) 前記ボンディングパッドにプローブを当てて電気試
    験を行い、必要に応じて前記開孔の底部の前記ヒューズ
    を切断する工程。
  2. 【請求項２】 前記半導体集積回路装置は、ワード線で
    制御される転送用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴお
    よび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路
    とでメモリセルを構成したＳＲＡＭを有し、前記負荷用
    ＭＩＳＦＥＴは、前記駆動用ＭＩＳＦＥＴの上部に堆積
    した多結晶シリコン膜で構成されることを特徴とする請
    求項１記載の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記半導体集積回路装置は、ワード線で
    制御される転送用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴお
    よび負荷抵抗素子からなるフリップフロップ回路とでメ
    モリセルを構成したＳＲＡＭを有し、前記負荷抵抗素子
    は、前記駆動用ＭＩＳＦＥＴの上部に堆積した多結晶シ
    リコン膜で構成されることを特徴とする請求項１記載の
    半導体集積回路装置の製造方法。
  4. 【請求項４】 前記ヒューズを多結晶シリコン膜で構成
    し、前記ヒューズをＭＩＳＦＥＴのゲート電極を形成す
    る工程で同時に形成することを特徴とする請求項１、２
    または３記載の半導体集積回路装置の製造方法。
  5. 【請求項５】 前記層間絶縁膜の下層の絶縁膜がＢＰＳ
    Ｇ膜であることを特徴とする請求項１、２、３または４
    記載の半導体集積回路装置の製造方法。
  6. 【請求項６】 前記工程(g) の後、前記ボンディングパ
    ッドにプローブを当てて第２回目の電気試験を行うこと
    を特徴とする請求項１、２、３、４または５記載の半導
    体集積回路装置の製造方法。
  7. 【請求項７】 前記(b) の工程と前記(c) の工程との間
    に水素化アニール処理を行うことを特徴とする請求項１
    記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記ヒューズの上部に形成した開孔の周
    囲に配線材で構成されたガードリングを設けることを特
    徴とする請求項１記載の半導体集積回路装置の製造方
    法。
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