JPH0736278B2

JPH0736278B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH0736278B2
Application number: JP13621988A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-02
Filing date: 1988-06-02
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPH01307097A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は絶縁ゲート型電界効果型トランジスタ（以下、
IGFETという）を主な構成要素とする半導体記憶装置に
関し、電気的に書き込み、消去可能な半導体記憶装置
（以下、EEPROMという）に関する。

〔従来の技術〕

第６図に16Kbit EEPROMの一部ブロック図を示す。この
EEPROMには、書き込みモード、読み出しモード、スタン
バイモード等があるが、書き込みおよび読み出しのモー
ドについて説明する。第６図において、MSSはメモリー
セルを示す。MSSはフローティングゲートを有し、情報
を記憶する記憶用セルM_M11と、記憶用セルM_M11を選択す
る選択用セルM_S11と、電界効果型トランジスタQ_G11とか
ら構成される。メモリーセルMSSがＸ方向とＹ方向にマ
トリクス状に配置され、メモリーセルブロックMcが構成
される。実際の製品では、16個のメモリーセルブロック
Mcより成るユニットMxが８個並列に存在するが、ここで
は１個のユニットMxだけを示した。コントロール信号制
御回路Ｃは、外部端子▲▼、▲▼、▲▼に
入力された信号によりモード設定を行い、各信号を発生
させる回路である。通常、EEPROMの書き込みモードは、
書き込みデータを入力するLOAD期間と、選択されたバイ
トを一括して消去する消去期間と、書き込むべきビット
にデータを書き込む書き込み期間に分割される。ERは消
去期間のみ、WRは書き込み期間のみ、READは読み出しモ
ード時のみ、LOADはLOAD期間のみ、“H"信号になる信
号、LOAD＋WRはLOAD期間と書き込み期間のみ“H"になる
信号、▲▼は読み出しモード時とLO
AD期間のみ“L"になる記号、▲▼は書き込み
期間と消去期間のみ“L"になる信号である。タイマー回
路Ｔは書き込みモードをLOAD期間、消去期間、書き込み
期間に分割し、各期間の長さを制御する回路である。昇
圧回路CPは書き込み期間と消去期間に出力PPに書き込み
・消去電圧V_PPを発生するチャージポンプ回路（以下、V
_PP発生用チャージポンプ回路という）を内蔵し、読み出
しモード時とLOAD期間は、出力PPに電源電圧V_CCを出力
するように制御される回路である。Ad₁……Ad₁₁はアド
レスバッファ回路の出力、Dm₁……Dm₈はデータ入力バッ
ファ回路の出力である。Xdec（１）……Xdec（128）は
Ｘデコーダ回路で、アドレスにより選択されたものは出
力のワード線に読み出しモード時、LOAD期間はV_CCが、
消去期間と書き込み期間はV_PPが印加される。また、非
選択のＸデコーダ回路は出力のワード線に０が出力され
る。Ydec（１）……Ydec（16）はＹデコーダ回路で出力
のゲート線に印加される電圧は、Ｘデコーダ回路の場合
と同様である。それぞれのＸデコーダ回路は高電圧供給
端PRXを有し、高電圧スイッチ回路が具備されている。
また、それぞれのＹデコーダ回路は高電圧供給端PPYを
有し、高電圧スイッチ回路が具備されている。Ｙデコー
ダ回路の回路構成は、Ｘデコーダ回路の回路構成と同一
である。書き込み信号発生回路Ｅは書き込みデータDm₁
が“H"のとき、出力Ｗに、LOAD期間はV_CCを、書き込
み期間はV_PPを発生させ、書き込みデータDm₁が“L"のと
きと、読み出しモード時と消去期間は、出力Ｗに0Vを
発生させるように制御される回路である。コントロール
ゲート電圧制御回路Ｆは出力CGに、読み出しモード時は
メモリーセルMSSの読み出し電圧V_R（以下、1Vに設定す
るとして説明する）が、LOAD期間中は（V_CC−V_TN）が、
消去期間中はV_PPが、書き込み期間中は0Vが出力される
ように制御される回路である。V_Rは書き込まれた記憶用
セルM_M11のしきい値（以下、V_TM（Ｗ）という）と消去
された記憶用セルM_M11のしきい値（以下、V_TM（Ｅ）と
いう）の中間付近に設定される。Q_I1はデータ入力用の
Ｎチャンネル型エンハンスメントIGFET（以下、NE−IGF
ETという）でゲートに書き込み信号発生回路の出力Ｗ
が接続される。その結果、Dm₁が“H"で記憶用セルM_M11
にデータを書き込む時、Q_I1が導通し、節点SCにLOAD期
間中は、（V_CC−V_TN）が、書き込み期間中は（V_PP−
V_TN）が印加され、Dm₁が“L"で、記憶用セルM_M11にデー
タを書き込まない時は、Q_I1が非導通になり、節点SCは
フローティングとなる。消去期間中は選択用セルM_S11と
記憶用セルM_M11が導通するので節点SCは0Vになる。V_TN
はQ_D1のしきい値で、以下、NE−IGFETのしきい値はすべ
てV_TNとして説明する。ソース電圧制御回路Ｇは出力
が、メモリーセルMSSの共通ソース端SSに接続され、ソ
ース端SSを書き込み期間中はフローティングとし、読み
出しモード時と、LOAD期間と消去期間は0Vに設定する回
路である。Q_F1はバイトのＹアドレスを設定するNE−IGF
ET、Q_E1はメモリーセルMSSのＹアドレスを設定するNE−
IGFET、Q_G11はバイトのＸアドレスを設定するNE−IGFET
で各バイトに１個存在する。SAはセンスアンプ回路で読
み出しモード時にアクティブになり、選択されたメモリ
ーセルMSSのセル記憶用セルM_M11が書き込まれていた場
合（しきい値がV_TM（Ｗ））、記憶用セルM_M11が導通
し、電流が流れ、節点SCの電圧がバイアス電圧（以下、
1Vにバイアスされているとして説明する）から微小電圧
ΔV_SC下がり、この電圧変化が増幅され、Ｓに“H"が
出力される。一方、選択されたメモリーセルMSSの記憶
用セルM_M11が消去状態のままの場合（しきい値がV
_TN（Ｅ））、記憶用セルM_M11が非導通になり、節点SCの
電圧がバイアス電圧から微小電圧ΔV_SC上がり、この電
圧変化が増幅され、Ｓに“L"が出力される。第７図は
各信号、各節点に、読み出しモード時と書き込みモード
時に印加される電圧を示したものである。節点SCの上段
に示した値はDm₁に“H"が入力された場合を、下段に示
した値はDm₁に“L"が入力された場合を示したものであ
る。Q_C1をＰチャンネル型エンハンスメント型IGFET（以
下、PE−IGFETという）、Q_C2、Q_P1……Q_Pn、Q_C3はNE−I
GFET、Q_C4はＮチャンネル型ディプレッション型IGFET
（以下、ND−IGFETといい、しきい値を−2Vとして説明
する）、C_P1……C_Pnは静電容量、ZD₁は節点Ｐの電圧を
クランプするクランプ源として動作するツェナーダイオ
ード、▲▼は書き込み期間と消去期間は“L"
になり、読み出しモード時とLOAD期間は“H"になる信
号、φは書き込み期間と消去期間はクロックパルスが印
加され、読み出しモード時とLOAD期間は“H"または“L"
に固定される信号線である。はφの反転信号である。
Q_P1とC_P1、……、Q_PnとC_Pnはｎ段のチャージポンプ回路
を構成し、これらとQ_C1、Q_C2、Q_C3、ツェナーダイオー
ドZD₁により前述したV_PP発生用チャージポンプ回路が構
成される。ツェナーダイオードZD₁の電圧−電流特性は
第９図のD₁で表わされる。VFはツェナーダイオードZD₁
のしきい値を示したものである。第８図に示す昇圧回路
CPの各モードの動作と出力PPに出力される電圧につい
て、第８図と第９図を用いて説明する。

（１）消去期間と書き込み期間 ▲▼が“L"になり、V_PP発生用チャージポン
プ回路はアクティブになる。また、φ、にもクロック
パルスが印加される。従って、クロックの半サイクルご
とにｎ段のチャージポンプ回路の各節点に前段から電荷
が次々と供給され、各節点の電圧と節点Ｐ、出力PPの電
圧は上昇する。更に、点Ｐの電圧が上昇し、ツェナーダ
イオードZD₁の逆方向降伏電圧BV_Jに達すると、第９図の
D₁に示すように、ツェナーダイオードZD₁が導通し、節
点Ｐから接地方向に向かって電流が流れる。従って、こ
の時、節点Ｐの電圧はV_PP発生用チャージポンプ回路の
電流供給能力I_P（通常数10μＡ）と、ツェナーダイオー
ドZD₁の電圧−電流特性の交点（第９図の点Ｊ）で平衡
することとなる。本例の場合、節点Ｐの電圧はV_Pで平衡
することとなる。従って、出力PPの電圧はQ_C4により約2
Vに充電された状態から上昇し、（V_P−V_TN）で平衡する
こととなる（V_PP＝V_P−V_TN）。この時、Q_C4は、ゲート
とソース間に_-V_CCの電圧が印加されているため、出力PP
から電源CCに電流が流れることはない。

（２）LOAD期間と読み出しモード時 ▲▼が“H"になり、V_PP発生用チャージポン
プ回路が非アクティブになり、φ、は“H"または“L"
に固定される。従って、I_P＝０になり、出力PPの電圧は
Q_C4によりV_CCまで充電されることになる（V_PP＝V_CC）。

EEPROMに用いられるＸデコーダ回路を第10図に示す。Ad
₅……Ad₁₁は、アドレスバッファ回路の出力、NAND1はNA
ND回路、I₁はインバータを示す。Q_A1はＮチャンネル型
で基板のしきい値をもつIGFETである（以下、EO−IGFET
という）。しきい値は約0.2V、ソースと基板に−5Vのバ
ックゲートバイアスが印加された時、しきい値が約0.5V
になる。X_PUMPは高電圧スイッチ回路、PRXは高電圧供給
端で昇圧回路CPの出力PPが接続される。

第11図は高電圧スイッチ回路の例を示したものである。
Q_A2とQ_A4はPE−IGFET、Q_A3はNE−IGFETである。以下、
Ｘデコーダ回路Xdec（１）の動作について説明する。

（１）消去期間と書き込み期間前述したように昇圧回路CPが動作し、節点PPXの電圧はV
_PPになる。アドレス入力により、図示したＸデコーダ回
路Xdec（１）が選択された場合、節点XAに0V、節点XBに
5Vが印加され、節点XCはまずQ_A1を通して約4.5Vに充電
される。この状態ではQ_A1はカットオフ状態になってい
るため、節点XCから節点XBに電流が流れない。Q_A2、Q_A3
から構成されるインバータはPPXにV_PPが印加された時、
節点XCに2V以上の電圧が印加されると、出力が反転する
ように設計されているため、節点XDの電圧は0Vになり、
Q_A4が導通し、ワード線X₁にはV_PPが出力される。

一方、Ｘデコーダ回路Xdec（１）が非選択の場合、節点
XAに5Vが印加され、Q_A4のゲート幅／ゲート長がQ_A1のゲ
ート幅／ゲート長、インバータI₁を構成するNE−IGFET
のゲート幅／ゲート長に比べて十分小さくなるように設
計されているため、節点XB、XCが0Vになり、Q_A2が導通
し、節点XDにはV_PPが印加され、Q_A4が非導通になり、ワ
ード線X₁には0Vが出力され、節点PPXから電源または接
地に電流がもれることはない。

（２）LOAD期間と読み出しモード時前述したように昇圧回路CPが動作し、節点PPXの電圧はV
_CCになる。アドレス入力によりＸデコーダ回路Xdec
（１）が選択された場合、前記１で述べたのと同様な動
作により、節点XCはまず、Q_A1を通して約4.5Vに充電さ
れる。この時、Q_A2、Q_A3から構成されるインバータが反
転し、節点XDに0Vが印加され、Q_A4が導通し、Q_A4を通し
てワード線X₁は約4.5VからV_CCまで充電される。

一方、図示したＸデコーダ回路Xdec（１）が非選択の場
合、前記１で述べたのと同様な動作により、節点XCが0V
になり、Q_A2が導通し、節点XDにはV_CCが印加され、Q_A4
が非導通になり、ワード線X₁には0Vが出力される。

以上述べたように、昇圧回路CPを用いた場合、選択され
たワード線Xn（ｎ＝１、２……128）には、LOAD期間と
読み出しモード時はV_CCが印加され、消去期間と書き込
み期間はV_PPが印加される。また、非選択のワード線Xn
には、読み出しモード時と書き込みモード時のすべての
期間、0Vが印加される。

第６図に示したように、EEPROMのメモリーセルMSSは選
択用セルM_S11と、記憶用セルM_M11を直列に接続して構成
される。従って、書き込まれた記憶用セルを含むメモリ
ーセルMSSが選択された場合、メモリーセルMSSに流れる
電流Ionは、選択用セルM_S11の等価抵抗と、メモリーセ
ルM_M11の等価抵抗の両方に制限されることになる。選択
用セルM_S11の等価抵抗の値は主に、選択用セルM_S11のゲ
ート幅／ゲート長と、ゲート酸化膜厚と、選択された時
のワード線Xnの電圧により決定される。しかし、選択用
セルM_S11のドレインには、書き込みモード時に（V_PP−V
_TN）が印加されるので、読み出しスピードの高速化のた
めに、つまり、等価抵抗値を低くするためにゲート酸化
膜を薄くしたり、ゲート長を短くすることは耐圧の面か
ら制限がある。また、選択されたワード線Xnの電圧はV
_CCが印加されるが、V_CCの値は代わることがないので結
局、大容量化に伴い、ゲート幅が短くなに従い、選択用
セルM_S11の等価抵抗は次第に高抵抗になる。一方、記憶
用セルM_M11の等価抵抗は主に記憶用セルM_M11のゲート幅
／ゲート長と、書き込まれた時のしきい値V_TM（Ｗ）
（書き込みの深さを表す）と、読み出し電圧V_Rにより決
定される。しかし、記憶用セルM_M11においては、大容量
化され、記憶用セルM_M11のゲート幅が短くなってもしき
い値V_TM（Ｗ）が大きくなる記憶用セルを開発したり、
読み出し電圧を従来よりも高く設定する（例えば、1Vを
1.5Vに設定する）等のプロセス、回路の工夫により、記
憶用セルM_M11のゲート幅が短くなり、記憶用セルM_M11の
等価抵抗が高くなるのをうめあわせ、従来以上に低抵抗
にすることが可能である。従って、昇圧回路CPを用いた
EEPROMは、読み出しモード時、選択されたワード線Xnに
V_CCが印加されるので、大容量化するに従い、メモリー
セルM_SSに流れる電流は、本来記憶用セルM_M11の等価抵
抗により制限されるべきものが、選択用セルM_S11の等価
抵抗により制限されるようになり、また、一般に流れる
電流が少なくなっていくので、大容量で高速度が要求さ
れるEEPROMに適さない。また、EEPROMでは、読み出し電
圧V_RがQ_G11を通して記憶用セルM_M11のゲートSFに印加さ
れているため、低電源電圧化が進んだ場合（V_CC＝3
V）、読み出しモード時、コントロールゲート電圧制御
回路Ｆで設定された読み出し電圧V_RがQ_G11のしきい値と
電源電圧に制限され、完全に記憶用セルM_M11のゲートSF
に伝達されなくなるので、節点SFの電圧がしきい値V_TM
（Ｗ）とV_TN（Ｅ）の中間付近に設計値通りに設定され
なくなり、センスアンプ回路が誤動作を起こす可能性が
ある。このため、低電源電圧が要求されるEEPROMに適さ
ない。

〔発明が解決しようとする課題〕

以上述べたように、従来の昇圧回路CPを用いたEEPROM
は、読み出しモード時、選択されたワード線XnにV_CCが
印加されるので、以下の問題点がある。

（１）大容量化に伴い、メモリーセルを構成するIGFET
のゲート幅が短くなるにつれて、選択用セルが高抵抗化
するので、高速化（すなわち、メモリーセルMSSに流れ
る電流を多くする）、および読み出し電圧に対するマー
ジン確保のため、書き込まれた記憶用セルM_M11のしきい
値が大きく負にシフトする記憶用セルM_M11を開発して
も、結局、メモリーセルMSSに流れる電流は選択用セルM
_S11の等価抵抗により制限されることになり、メモリー
セルMSSに流れる電流を従来よりも多くすることができ
ない。このため、大容量で高速度が要求されるEEPROMに
適さない。

（２）低電源電圧化するに従い、選択用セルM_S11の等価
抵抗が高くなるので、メモリーセルMSSに流れる電流が
少なくなる。また、記憶用セルM_M11のゲートに印加され
る電圧が、電源電圧により制限をうけるようになり、設
定した読み出し電圧が記憶用セルM_M11のゲートに完全に
伝わらなくなる。従って、センスアンプ回路がマージン
をもって正常に動作しなくなるので、低電源電圧化が要
求されるEEPROMに適さない。

〔課題を解決するための手段〕

本発明は上記した問題点を解決するために以下の構成を
有する。即ち、本発明の不揮発性半導体記憶装置は、書
き込みモード時に動作し、出力に書き込み・消去電圧V
_PPを発生し、出力の最大平衡電圧が第１のクランプ手段
により設定される第１の昇圧回路と、少なくとも読み出
しモード時に動作し、出力に電源電圧V_CC以上の電圧V_K
を発生し、出力の最大平衡電圧が第２のクランプ手段に
より設定される第２の昇圧回路と、高電圧供給端を有
し、選択されたワード線に書き込みモード時は前記書き
込み・消去電圧V_PPを、読み出しモード時は前記電源電
圧V_CC以上の電圧V_Kを供給する高電圧スイッチ回路を具
備するＸデコーダ回路とを有し、前記第１の昇圧回路の
出力端と、前記第２の昇圧回路の出力端が共通に接続さ
れ、前記高電圧供給端に接続してなることにより構成さ
れる。

以上述べたように、本発明の第１および第２の昇圧回路
を用いたEEPROMは、選択されたワード線にV_CC以上の電
圧V_Kが印加される。また、電圧V_Kの値はチップ内部のク
ランプ回路により設定され、電源電圧V_CCの値に対して
代わることがないので、選択用セルの等価抵抗を低くす
ることができる。

従って、以下の効果が奇態できる。

（１）大容量化され、選択用セルのゲート幅が短くなっ
てもメモリーセルに流れる電流を多くすることができる
ので、大容量、高速度が要求されるEEPROMに適する。

（２）EEPROMが低電圧電源化されても、選択用セルのゲ
ートに読み出し電圧V_Rが確実に印加されるので、センス
アンプ回路がマージンをもって正常に動作し、低電圧電
源化が要求されるEEPROMに適する。

〔実施例〕

第１図に本発明の不揮発性半導体記憶装置に使用される
昇圧回路CPの第１の実施例を示す。従来の昇圧回路CPと
比較して分かるように、LOAD期間と読み出しモード時に
出力PPをV_CCに充電する働きを持つQ_C4の替わりに、常に
動作するチャージポンプ回路CPaを備えたものである。

第１図と第２図（１部第９図と共通する）を用いて本発
明の第１実施例を説明する。第１図は第８図と共通する
部分があるので、同一の箇所は同一の符号をつけ、重複
する説明を省略する。ここで、Q_D1はPD−IGFET、Q_D2、Q
_Q1……Q_Qn、Q_D3はNE−IGFET、C_Q1……C_Qnは静電容量、Z
D₂は節点Ｑの電圧をクランプするクランプ源として動作
するツェナーダイオードで、逆方向降伏電圧はツェナー
ダイオードZD₁よりも低く設定されている。Q_Q1とC_Q1、
……、Q_QnとC_Qnはｎ段のチャージポンプ回路を構成す
る。第２図のD₂で表される特性はツェナーダイオードZD
₂の電圧−電流特性を示したものである。

（１）消去期間と書き込み期間 ▲▼が“L"になり、第８図で述べたように、
V_PP発生用チャージポンプ回路CPが動作し、節点Ｐの電
圧はV_Pで平衡する。また、チャージポンプ回路CPaも同
様に動作しているが、ツェナーダイオードZD₂の電圧−
電流特性は、第２図のD₂で表されるため、節点Ｑの電圧
が上昇し、ツェナーダイオードZD₂の逆方向降伏電圧に
達すると、節点Ｑから接地に向かって電流が流れる。チ
ャージポンプCPaの電流供給能力をI_Qとし、I_Q＝I_P＝Ipu
mpとすると、節点Ｑの電圧はIpumpとツェナーダイオー
ドZD₂の電圧−電流の交点（第２図の点Ｋ）で平衡する
ことになる。本実施例の場合、節点Ｑの電圧はV_Qで平衡
することになる。この時、V_P＞V_Qになるため、出力PPの
電圧はV_CCから上昇し、（V_P−V_TN）＝V_PPとなり、従来
技術の場合と同一になる。CPaを含む２つのチャージポ
ンプ回路CPは、それぞれQ_C3、Q_D3で分離されているた
め、互いに電流が流れ込むことはない。

（２）LOAD期間と読み出しモード時 ▲▼が“H"になり、V_PP発生用チャージポン
プ回路は非アクティブになる。一方、チャージポンプCP
aは動作しているため、節点Ｑの電圧は上述したよう
に、V_Qで平衡し、出力PPの電圧は（V_Q−V_TN）となる。
本実施例では、（V_Q−V_TN）はV_CC以上に設定される。以
下、（V_Q−V_TN）＝V_Kとして説明する。例えば、V_K＝7V
に設定する場合、V_Q＝9Vになるようにツェナーダイオー
ドZD₂の逆方向降伏電圧を設定すれば良い。Q_C3にはソー
スと基板間に−V_Kのバックゲートバイアスが印加されて
いるので、この時のしきい値は2Vになる。ツェナーダイ
オードZD₂の逆方向降伏電圧はジャンクションを形成す
るイオン注入のドーズ量またはアニール時間により制御
することができる。前述した第10図と第11図を用いて、
本実施例の昇圧回路CPを用いた場合のＸデコーダ回路Xd
ec（１）の動作について説明する。

（１）消去時間と書き込み期間高電圧供給端PPXにV_PPが印加される。この場合、本実施
例の昇圧回路CPを用いた動作は、従来技術で述べた動作
と同一であるので説明を省略する。

（２）LOAD期間と読み出しモード時高電圧供給端PPXにはV_Kが印加される。アドレス入力に
よりＸデコーダXdec（１）が選択された場合、Ｘデコー
ダXdec（１）は従来技術で述べたように動作し、節点XC
はまず、Q_A1を通して約4.5Vに充電される。この時、Q_A2
とQ_A3から構成されるインバータが反転し、節点XDに0V
が印加され、Q_A4が導通し、Q_A4を通してワード線X₁は約
4.5VからV_Kまで充電される。一方、Ｘデコーダ回路Xdec
（１）が非選択の場合、従来技術で述べたのと同様な動
作により、節点XCが0Vになり、Q_A2が導通し、節点XDに
はV_Kが印加され、Q_A4が非導通になり、ワード線X₁には0
Vが印加される。

以上述べたように、本発明の昇圧回路CPを用いた場合、
選択されたワード線Xn（ｎ＝１、２……128）には、LOA
D期間と読み出しモード時は、V_CC以上の電圧V_Kが、消去
期間と書き込み期間はV_PPが印加され、非選択のワード
線Xnには読み出しモード時と書き込みモード時のすべて
の期間、0Vが印加される。また、Ｙデコーダ回路もＸデ
コーダ回路と同様な回路形式を取ることができ、選択さ
れたゲート線にはLOAD期間と読み出しモード時はV_Kが、
消去期間と書き込み期間はV_PPが印加され、非選択のゲ
ート線には読み出しモード時と書き込みモード時のすべ
ての期間、0Vが印加される。

第３図は、本実施例の昇圧回路CPを、第６図に示したEE
PROMに適用した場合の各信号、各節点の読み出しモード
時とLOAD期間に印加される電圧を示したものである。
X₁、Y₁はそれぞれ選択されたワード線、選択されたゲー
ト線を表す。

以上述べたように、本発明の昇圧回路CPは、読み出しモ
ード時とLOAD期間に動作するチャージポンプ回路を有し
ているので、以下の効果を奏する。

（１）読み出しモード時、選択されたワード線XnにV_CC
以上の電圧V_Kが印加される。このため、選択用セルM_S11
の等価抵抗値を従来技術の場合に比べ、低くすることが
できる。従って、従来技術の場合のように、メモリーセ
ルMSSに流れる電流が選択用セルM_S11の等価抵抗により
制限されることがなくなり、一般にメモリーセルMSSに
流れる電流が多くなる。また、このため、プロセス、回
路上の工夫により、書き込まれた記憶用セルM_M11の等価
抵抗を低くすると、その分メモリーセルMSSに流れる電
流が多くなるので、大容量、高速度が要求されるEEPROM
に適する。

（２）EEPROMが低電源電圧化されても、選択されたワー
ド線Xnの電圧は、クランプ源の逆方向降伏電圧により決
定されるので、選択用セルM_M11と、バイトのＸアドレス
を設定するNE−IGFET Q_G11の等価抵抗値が電源電圧V_CC
の値により変化せず、一定で従来技術の場合に比べ低く
することができる。従って、従来技術の場合のように、
低電源電圧化すると、読み出し電圧V_Rが電源電圧V_CCとQ
_G11のしきい値により制限され、記憶用セルのゲートに
完全に伝わらなくなることがなく、一般に読み出し電圧
V_Rの設定が容易になる。また、低電源電圧化しても、記
憶用セルのゲートに印加される電圧が、しきい値V
_TM（Ｗ）とV_TM（Ｅ）の中間付近に設計値通りに設定さ
れる。このため、センスアンプ回路SAが安定に動作する
ので、低電源電圧化が要求されるEEPROMに適する。

第４図は本発明の不揮発性半導体記憶装置に使用される
昇圧回路CPの第２の実施例を示したものである。第１図
と同一の箇所は同一の符号をつけ説明を省略する。ここ
で、Q_E1はPE−IGFET、Q_E2、Q_R1……Q_Rm、Q_C3、Q_C5はNE
−IGFET、C_R1……C_Rmは静電容量、TR1はゲートとソース
が接地に、ドレインが節点Ｒに接続されたNE−IGFET
で、節点Ｒの電圧をクランプするクランプ源として動作
する。節点Ｒの電圧は、TR1のドレイン耐圧（BV_DS）で
クランプされる。▲▼は読み出しモ
ード時とLOAD期間に“L"になる信号である。第１の実施
例と第２の実施例の違いは第２の実施例では、チャージ
ポンプCPaが信号▲▼で制御され、
チャージポンプCPaがｍ段のチャージポンプ回路で構成
され、また、節点Ｒの電圧は、TR1のドレイン耐圧BV_DS
でクランプされ、出力PPは常にQ_C5により（V_CC−V_TN）
充電されている点である。

第２の実施例の昇圧回路CPは書き込みモード時と読み出
しモード時のみ動作するので、スタンバイモード時、低
電力化が必要なEEPROMに有効である。

第４図と第２図を用いて本発明の第２の実施例について
説明する。

（１）消去期間と書き込み期間 ▲▼が“L"になり、第１の実施例で述べたよ
うに、V_PP発生用チャージポンプ回路が動作し、節点Ｐ
の電圧はV_Pで平衡する。チャージポンプCPaは非アクテ
ィブになり、出力PPの電圧は（V_CC−V_TN）から上昇し、
第１の実施例の場合と同様に（V_PP−V_TN）で平衡する。

（２）LOAD期間と読み出しモード時 ▲▼が“H"になり、V_PP発生用チャージポン
プ回路は非アクティブになる。一方、▲
▼が“L"になるため、チャージポンプCPaがアクテ
ィブになり、第１の実施例と同様な動作で節点Ｒの電圧
が上昇し、TR1のドレイン耐圧に達すると、TR1に電流が
流れる。TR1の電圧−電流特性を第２図のD₃で示す。チ
ャージポンプCPaの電流供給能力I_RをI_R＝Ipumpとする
と、節点Ｒの電圧はV_Rで平衡することとなる。従って、
出力PPの電圧は（V_CC−V_TN）から（V_R−V_TN）まで上昇
し、この電圧で平衡することになる。

以上述べたように、第２の実施例の昇圧回路CPにおいて
も、（V_R−V_TN）の値をV_CC以上に設定することにより、
読み出しモード時とLOAD期間に選択されたワード線Xnに
電源電圧V_CC以上の電圧を印加することができるので、
従来技術に対し、第１の実施例の項で述べたのと同様な
効果がある。第５図は、高電圧スイッチ回路Xpumpの第
２の例を示したものである。ここで、Q_A5、Q_A6はNE−IG
FET、C_X1は静電容量、φ_Ｘは読み出しモード時と書き込
みモード時にクロックパルスが印加される信号線であ
る。

この高電圧スイッチ回路Xpumpを第10図に示すＸデコー
ダ回路Xdec（１）に適用した場合のLOAD期間と読み出し
モード時の動作について説明する。

アドレス入力によりＸデコーダ回路Xdec（１）が選択さ
れた場合、Ｘデコーダ回路Xdec（１）は第１の実施例で
述べたように動作し、節点XCはまず、Q_A1を通して約4.5
Vに充電される。この時、Q_A5が導通し、節点X_Eに電荷が
供給され、φ_ＸとC_X1により節点X_Eが押し上げられ、節
点XCが（V_CC−V_TN）からさらに上昇し、節点X_EにQ_A5を
通して再び電荷が供給される。以後、これらの動作がく
り返され、節点XCの電圧は、（V_K＋Ｖφ_Ｘ−V_TN）で平
衡することになる（Ｖφ_Ｘはφ_Ｘの電圧振幅）。一方、
Ｘデコーダ回路Xdec（１）が非選択の場合、Q_A5が非導
通になり、節点XCの電圧は0Vになる。

以上述べたように、第５図に示す高電圧スイッチ回路Xp
umpをＸデコーダ回路Xdec（１）に適用した場合におい
ても、本発明の昇圧回路CPを用いることにより、読み出
しモード時とLOAD期間に選択されたワード線に電源電圧
V_CC以上の電圧が印加されるので、従来技術に対し第１
の実施例の項で述べたのと同様な効果がある。

尚、第５図と第11図に高電圧スイッチ回路を示したが、
高電圧供給端に印加された電圧を選択されたワード線に
供給する回路構成なら有効であり、第５図と第11図に示
す回路構成に限らない。また、V_PP発生用チャージポン
プ回路、読み出しモード時に動作するチャージポンプ回
路の段数は問わない。また、昇圧回路の出力電圧をクラ
ンプするクランプ電圧手段および種類は問わない。ま
た、読み出しモードに動作するチャージポンプ回路に入
力されるクロックパルスの周波数をV_PP発生用チャージ
ボンプ回路に入力されるクロックパルスの周波数をV_PP
発生用チャージポンプ回路に力されるクロックパルス周
波数と異ならせても本発明は有効である。

〔発明の効果〕

上述したように、本発明の不揮発性半導体記憶装置に使
用される昇圧回路は、読み出しモード時とLOAD期間に動
作するチャージポンプ回路を有しているので、以下の効
果を奏することができる。

（１）読み出しモード時、選択されたワード線に電源電
圧V_CC以上の電圧が印加されるので、選択用セルの等価
抵抗を低くすることができる。従って、メモリーセルに
流れる電流が一般に多くなり、また、プロセス、回路上
の工夫により、書き込まれた記憶用セルの等価抵抗を低
くすると、その分メモリーセルに流れる電流が多くなる
ので、大容量で高速度が要求されるEEPROMに適する。

（２）EEPROMが低電源電圧化されても、選択されたワー
ド線の電圧はクランプ源のクランプ電圧で決定される。
このため、選択用セルの等価抵抗値とバイトのＸアドレ
スを選択するNE−IGFETの等価抵抗値が電源電圧V_CCの値
によらず一定となり、低抵抗にすることができる。従っ
て、低電源電圧化しても、読み出し電圧が確実に記憶用
セルのゲートに伝わり、読み出し電圧の値を広範囲に設
定することが可能である。従って、EEPROMが動作する最
小の電源電圧V_CCは記憶用セルのゲートに印加される電
圧で制限されることがなく、周辺回路の動作限界で制限
されるようになるので、低電源電圧化が要求されるEEPR
OMに適する。

（３）LOAD期間、選択されたワード線に電源電圧V_CC以
上の電圧が印加されるので、次に消去期間になり、ワー
ド線がV_PPまで上昇するまでの時間が速くなる。従っ
て、消去時間の長さを短く設定できる効果がある。

【図面の簡単な説明】

第１図は本発明の不揮発性半導体記憶装置に使用される
昇圧回路の第１の実施例を示した説明図である。第２図
は昇圧回路のクランプ源の電流−電圧特性を示したもの
で、Ipumpはチャージポンプ回路の電流供給能力を示す
説明図である。第３図は本発明の不揮発性半導体記憶装
置に使用される昇圧回路を第６図に示すEEPROMに適用し
た時の各節点、各信号の電圧を示した説明図である。第
４図は本発明の不揮発性半導体記憶装置に使用される昇
圧回路の第２の実施例を示した説明図である。第５図は
第10図に示す高電圧スイッチ回路を示した説明図であ
る。第６図は16Kbit EEPROMの一部のブロック図を示し
た説明図である。第７図は第８図に示す従来の昇圧回路
を第６図に示すEEPROMに適用した時の各節点、各信号の
電圧を示した説明図である。第８図は従来の昇圧回路を
示した説明図である。第９図は従来の昇圧回路のクラン
プ源の電流−電圧特性を示した説明図である。第10図は
EEPROMに用いられるＸデコーダ回路を示した説明図であ
る。第符号の説明 11図は第10図に示す高電圧スイッチ回路を示した説明図
である。 CP、CPa……昇圧回路 PP……昇圧回路の出力 CC……電源 VF……ツェナーダイオードのしきい値 BV_J……ツェナーダイオードの逆方向降伏電圧 Xpump……高電圧スイッチ回路 PPX、PPY……高電圧供給端Ｔ……タイマー回路Ｃ……コントロール信号発生回路 SA……センスアンプ回路Ｆ……コントロールゲート電圧制御回路 Xdec（１）〜（128）……Ｘデコーダ回路 MSS……メモリーセル M_M11……選択用セル MC……メモリーセルブロック MX……メモリーセルユニットＧ……ソース電圧制御回路 Ydec（１）〜（16）……Ｙデコーダ回路

Claims

【特許請求の範囲】

【請求項１】書き込みモード時に動作し、出力に書き込
み・消去電圧V_PPを発生する第１の昇圧回路と、少なくとも読み出しモード時に動作し、出力に電源電圧
V_CC以上の電圧V_Kを発生する第２の昇圧回路と、高電圧供給端を有し、選択されたワード線に書き込みモ
ード時は前記書き込み・消去電圧V_PPを、読み出しモー
ド時は前記電源電圧V_CC以上の電圧V_Kを供給する高電圧
スイッチ回路を具備するＸデコーダ回路を有し、前記第１および第２の昇圧回路は出力する最大平衡電圧
を設定する第１および第２のクランプ手段を有し、か
つ、それぞれの出力端が共通に接続されて前記Ｘデコー
ダ回路の前記高電圧供給端に接続して成ることを特徴と
する不揮発性半導体記憶装置。