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JPH07335671A - Manufacture of t-type gate electrode - Google Patents

Manufacture of t-type gate electrode

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JPH07335671A
JPH07335671A JP12998194A JP12998194A JPH07335671A JP H07335671 A JPH07335671 A JP H07335671A JP 12998194 A JP12998194 A JP 12998194A JP 12998194 A JP12998194 A JP 12998194A JP H07335671 A JPH07335671 A JP H07335671A
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JP
Japan
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film
resist
gate electrode
opening
type gate
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JP12998194A
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Japanese (ja)
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Uorutaa Kontoratsuta
ウォルター コントラッタ
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NEC Corp
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NEC Corp
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Publication date
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  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE:To avoid the double exposure of a resist by performing a thin resist in the case of manufacturing a T-type gate electrode adapted for a high frequency field effect transistor. CONSTITUTION:In order to form the wide upper part of a T-type gate electrode, an opening 4 undercut in mask films 1, 2 is initially formed. Then, a resist thin layer 5 is provided, and patterned to form a narrow gate footprint. Since the resist is held along the opening 4 undercut in the films 1, 2, the shape of the resist is adapted for the lift-off of gate metal 8 provided by vacuum vapor- depositing. As a result of avoiding double exposure of the layer 5 and the resist 5, the T-type gate electrode (gate length < 0.150 micron) having the shorter gate length than that of the conventional T-type gate electrode can be easily manufactured.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、高周波電界効果トラン
ジスタ(FET)に適用される、T型ゲート電極の作製
方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for producing a T-type gate electrode applied to a high frequency field effect transistor (FET).

【0002】[0002]

【従来の技術】FETの製造方法は、半導体技術の分野
において周知である。これらのFETの使用は、高周波
RFへの応用において望ましい。
2. Description of the Related Art FET manufacturing methods are well known in the field of semiconductor technology. The use of these FETs is desirable in high frequency RF applications.

【0003】最大動作周波数はゲート下の電子移送時間
と直接に関係するので、短いゲート長が高周波RF応用
の点で特に望ましい。しかしながら、ゲート長が短くな
り、ゲート抵抗が大きくなると、電力増幅率を減少させ
る。ゲート抵抗を小さくする方法として、T型形状のゲ
ート電極が広く使用されている。というのは、T型ゲー
ト電極では、広い上部は断面積が大きいので抵抗が小さ
く、ゲート長は狭い下部により定まるからである。
Short gate lengths are particularly desirable for high frequency RF applications because the maximum operating frequency is directly related to the electron transfer time under the gate. However, when the gate length is shortened and the gate resistance is increased, the power amplification factor is reduced. A T-shaped gate electrode is widely used as a method of reducing the gate resistance. This is because in the T-shaped gate electrode, the wide upper portion has a large cross-sectional area and thus the resistance is small, and the gate length is determined by the narrow lower portion.

【0004】T型ゲート電極の作製方法の例は、特開平
3−60113号公報「リフトオフ用レジストパターン
形成方法」に開示されている。
An example of a method of manufacturing a T-type gate electrode is disclosed in Japanese Patent Laid-Open No. 3-60113, "Method of forming resist pattern for lift-off".

【0005】T型ゲート電極の従来の作製方法を、図2
により説明する。図2は、T型ゲート電極の従来の作製
方法を示す図であり、各工程でのFETの部分断面図で
ある。
A conventional method for manufacturing a T-shaped gate electrode is shown in FIG.
Will be described. FIG. 2 is a diagram showing a conventional method for manufacturing a T-type gate electrode, and is a partial cross-sectional view of the FET in each step.

【0006】まず最初に、図2(a)に示すように、半
導体基板22を、電子ビームレジスト21で被覆する。
First, as shown in FIG. 2A, the semiconductor substrate 22 is covered with the electron beam resist 21.

【0007】次に、図2(b)に示すように、高エネル
ギー電子ビーム24でレジスト21のフットプリント
(footprint)部23を露光し、T型ゲート電
極の狭いフットプリントを画成する。
Next, as shown in FIG. 2B, the footprint portion 23 of the resist 21 is exposed with a high-energy electron beam 24 to define a narrow footprint of the T-shaped gate electrode.

【0008】次に、図2(c)に示すように、低エネル
ギー電子ビーム25でレジスト21の上部26を露光
し、T型ゲート電極の広い上部を画成する。
Next, as shown in FIG. 2C, the upper portion 26 of the resist 21 is exposed to the low energy electron beam 25 to define a wide upper portion of the T-shaped gate electrode.

【0009】最後に、図2(d)に示すように、レジス
ト21を現像し、開口を形成する。形成された開口の上
部は、真空堆積およびゲート金属のリフトオフに適した
アンダーカット形状を有している。
Finally, as shown in FIG. 2D, the resist 21 is developed to form an opening. The upper portion of the formed opening has an undercut shape suitable for vacuum deposition and lift-off of gate metal.

【0010】[0010]

【発明が解決しようとする課題】T型ゲート電極の従来
の作製方法は、多くの応用に適するが、達成可能な最小
のゲート幅を増大させる2つの欠点を有している。
While the conventional method of making T-type gate electrodes is suitable for many applications, it has two drawbacks that increase the minimum achievable gate width.

【0011】第1の欠点は、上部からフットプリントへ
T型ゲートを画成できるように電子ビームレジストは十
分厚くなければならない(約1ミクロン)ことである。
従来技術では、電子ビームの広がりのために、微細な形
状を画成するには薄いレジストが好適であることが周知
である。
The first drawback is that the electron beam resist must be thick enough (about 1 micron) to define the T-gate from the top to the footprint.
It is well known in the prior art that thin resists are suitable for defining fine features due to the spread of the electron beam.

【0012】第2の欠点は、レジストを2回露光する、
すなわち1回目はフットプリント用に狭い領域を露光
し、2回目はゲート電極の上部の広い領域を露光するこ
とである。従来技術では、このような2重の露光は、コ
ントラストが小さくなる故に、達成可能な最小ゲート長
の寸法を増大させることは周知である。
The second drawback is that the resist is exposed twice.
That is, the first exposure is to expose a small area for the footprint, and the second exposure is to expose a wide area above the gate electrode. It is well known in the prior art that such double exposure increases the achievable minimum gate length dimension due to the reduced contrast.

【0013】従って、より薄いレジストを可能にし、レ
ジストの2重露光を避けることのできる、T型ゲート電
極の作製方法を実現することが望まれている。
Therefore, it is desired to realize a method for producing a T-type gate electrode which enables a thinner resist and avoids double exposure of the resist.

【0014】本発明の目的は、このような要求に答える
T型ゲート電極の作製方法を提供することにある。
An object of the present invention is to provide a method of manufacturing a T-type gate electrode that meets such requirements.

【0015】[0015]

【課題を解決するための手段】本発明のT型ゲート電極
の作製方法は、 a)基板を設け、 b)前記基板上にマスク膜を形成し、 c)前記マスク膜内に、アンダーカットされた形状の第
1の開口を形成して、前記基板を露出し、 d)前記マスク膜の上部および前記基板の露出部上にレ
ジスト層を形成し、 e)前記第1の開口内にある第2の開口を、前記レジス
ト層内に形成し、 f)金属膜を真空堆積し、 g)前記第1の開口の外側の前記金属膜部分をリフトオ
フする、 ことを特徴とする。
A method of manufacturing a T-type gate electrode according to the present invention comprises: a) providing a substrate; b) forming a mask film on the substrate; and c) undercutting the mask film. A first opening having a curved shape to expose the substrate, d) forming a resist layer on the upper portion of the mask film and on the exposed portion of the substrate, and e) a first opening in the first opening. 2 openings are formed in the resist layer, f) a metal film is vacuum-deposited, and g) the metal film portion outside the first opening is lifted off.

【0016】[0016]

【作用】レジスト膜がマスク膜内のアンダーカットされ
た第1の開口に沿って保持されるので、レジストの形状
は、真空堆積により設けられたゲート金属のリフトオフ
に適している。このように、ゲート金属の適切なリフト
オフのためには、第1の開口の縁部において、レジスト
がアンダーカット形状を保つことが重要である。レジス
ト層にアンダーカット形状を与えるために、アンダーカ
ットされたマスク膜を使用することは、本発明の特徴で
ある。本発明によれば、従来技術におけるよりも薄いレ
ジスト層の使用を可能にし、レジストを2回露光する必
要性を排除できる。
Since the resist film is held along the first undercut opening in the mask film, the shape of the resist is suitable for lift-off of the gate metal provided by vacuum deposition. Thus, for proper lift-off of the gate metal, it is important that the resist maintain an undercut shape at the edge of the first opening. It is a feature of the present invention to use an undercut mask film to impart an undercut shape to the resist layer. The present invention allows the use of thinner resist layers than in the prior art and eliminates the need to expose the resist twice.

【0017】[0017]

【実施例】本発明の好適な実施例を、図1に基づいて説
明する。図1は本発明のT型ゲート電極の作製方法を示
す図であり、各工程でのFETの部分断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing a method of manufacturing a T-type gate electrode according to the present invention, which is a partial cross-sectional view of an FET in each step.

【0018】まず最初に、図1(a)に示すように、5
00nm厚さの二酸化シリコンの下部マスク膜2を、2
90〜450℃の温度範囲で減圧化学気相成長(LPC
VD)により基板3上に堆積する。次に、100nm厚
さの窒化シリコンの上部マスク膜1を、260〜350
℃の温度範囲で減圧化学PECVDにより基板3上に堆
積する。
First of all, as shown in FIG.
The lower mask film 2 of silicon dioxide with a thickness of 00 nm is
Low pressure chemical vapor deposition (LPC) in the temperature range of 90 to 450 ° C.
VD) is deposited on the substrate 3. Next, a silicon nitride upper mask film 1 having a thickness of 100 nm is formed on the upper surface of the film 260 to 350
Deposit on the substrate 3 by low pressure chemical PECVD in the temperature range of ° C.

【0019】次に、フォトレジスト・エッチングマスク
を、一般のフォトリソグラフィ技術を使用してSiN膜
の上部に形成し、緩衝沸酸でマスク膜1,2をエッチン
グして、図1(b)に示すように、アンダーカットされ
た第1の開口4を形成して、基板3を露出させる。次
に、フォトレジスト・エッチングマスクを除去する。二
酸化シリコンのエッチング速度が窒化シリコンのエッチ
ング速度より大きい、本実施例の場合約10倍大きいの
で、アンダーカットが形成される。アンダーカットは、
以下に説明するように、ゲート金属の適切なリフトオフ
に重要である。第1の開口4は、T型ゲート電極の広い
上部を画成する。
Next, a photoresist / etching mask is formed on the SiN film by using a general photolithography technique, and the mask films 1 and 2 are etched with buffered hydrofluoric acid, as shown in FIG. As shown, an undercut first opening 4 is formed to expose the substrate 3. Next, the photoresist / etching mask is removed. Since the etching rate of silicon dioxide is higher than that of silicon nitride, which is about 10 times higher in this embodiment, an undercut is formed. Undercut is
As explained below, it is important for proper lift-off of the gate metal. The first opening 4 defines a wide upper portion of the T-shaped gate electrode.

【0020】次に、図1(c)に示すように、100〜
150nm厚さの東京応化製OEBR1000電子ビー
ムレジストの層5を基板上に被覆し、電子ビーム6で露
光して、T型ゲート電極の狭いフットプリントを画成す
る。このレジストの厚さは、T型ゲート電極の一部を形
成する狭いフットプリントの高さと等しい。ゲート金属
の適切なリフトオフのためには、第1の開口4の縁部に
おいて、レジストがアンダーカット形状を保つことが重
要である。レジストにアンダーカット形状を与えるため
に、アンダーカットされたマスク膜を使用することは、
本発明の特徴である。この技術は、従来技術におけるよ
りも薄いレジスト層の使用を可能にし、レジストを2回
露光する必要性を排除する。
Next, as shown in FIG.
A layer 5 of 150 nm thick Tokyo Ohka OEBR1000 electron beam resist is coated on the substrate and exposed with an electron beam 6 to define the narrow footprint of the T-shaped gate electrode. The thickness of this resist is equal to the height of the narrow footprint forming part of the T-shaped gate electrode. For proper lift-off of the gate metal, it is important that the resist keeps the undercut shape at the edge of the first opening 4. Using an undercut mask film to give the resist an undercut shape is
This is a feature of the present invention. This technique allows the use of thinner resist layers than in the prior art, eliminating the need to expose the resist twice.

【0021】次に、図1(d)に示すように、レジスト
5を現像し、狭いゲートのフットプリントを画成する第
2の開口7を形成する。次に5〜15nmのチタンおよ
び100〜300nmの金のゲート金属8を、真空蒸着
により堆積する。アンダーカットされたマスク層の開口
の外側にある真空蒸着された金属は、電子ビームレジス
ト層5を溶解することによりリフトオフされ、アンダー
カットされた開口内の真空蒸着された金属のみを残すこ
とができる。残された金属によりT型ゲート電極が形成
される。
Next, as shown in FIG. 1D, the resist 5 is developed to form a second opening 7 which defines the footprint of the narrow gate. Then a gate metal 8 of 5-15 nm titanium and 100-300 nm gold is deposited by vacuum evaporation. The vacuum deposited metal outside the undercut mask layer opening is lifted off by melting the electron beam resist layer 5, leaving only the vacuum deposited metal in the undercut opening. . The remaining metal forms a T-shaped gate electrode.

【0022】本実施例では、LPCVDにより堆積され
た窒化シリコンおよび二酸化シリコンを有するマスク膜
を用いたが、他の膜(例えば、窒化チタン,酸化チタ
ン,窒化タングステン,および酸化アルミニウム)、お
よび他の堆積方法(例えば、蒸着,スパッタリング,化
学気相成長,光化学気相成長)を使用できる。エッチン
グは、本実施例では緩衝沸酸により行ったが、プラズマ
アシストエッチングのような他のエッチング方法も使用
できる。本実施例では、東京応化製OEBR1000電
子ビームレジスト5を使用したが、PMMAのような種
々のレジストを使用できる。また本実施例では、電子ビ
ームによりレジストを露光したが、フォーカス・イオン
ビーム露光を用いることもできる。また本実施例では、
ゲート電極はTi/Auにより形成したが、Ti/Pt
/AuまたはMo/Ti/Pt/Auのような他の金属
系により形成できる。
Although a mask film having silicon nitride and silicon dioxide deposited by LPCVD was used in this embodiment, other films (eg, titanium nitride, titanium oxide, tungsten nitride, and aluminum oxide), and other films are used. Deposition methods (eg vapor deposition, sputtering, chemical vapor deposition, photochemical vapor deposition) can be used. The etching was performed with buffered hydrofluoric acid in this example, but other etching methods such as plasma assisted etching can also be used. In this embodiment, OEBR1000 electron beam resist 5 manufactured by Tokyo Ohka was used, but various resists such as PMMA can be used. Although the resist is exposed by the electron beam in this embodiment, focus ion beam exposure can also be used. Further, in this embodiment,
The gate electrode was made of Ti / Au, but Ti / Pt
/ Au or other metal systems such as Mo / Ti / Pt / Au.

【0023】[0023]

【発明の効果】本発明は、従来技術における2回の露光
および厚いレジスト層での電子ビームの広がりの問題を
回避している。従って、本発明によれば、0.150ミ
クロンよりも小さいゲート長のT型ゲート電極の作製が
容易になる。
The present invention avoids the problems of double exposure and electron beam divergence in thick resist layers of the prior art. Therefore, according to the present invention, it is easy to manufacture a T-shaped gate electrode having a gate length smaller than 0.150 μm.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のT型ゲート電極の作製方法を説明する
FETの部分断面図である。
FIG. 1 is a partial cross-sectional view of an FET illustrating a method of manufacturing a T-type gate electrode according to the present invention.

【図2】従来技術によるT型ゲート電極の作製方法を説
明するFETの部分断面図である。
FIG. 2 is a partial cross-sectional view of an FET illustrating a method of manufacturing a T-type gate electrode according to a conventional technique.

【符号の説明】[Explanation of symbols]

1 上部マスク膜 2 下部マスク膜 3,22 基板 4 第1の開口 5,21 レジスト 6,24,25 電子ビーム 7 第2の開口 8 ゲート電極 23 フットプリント部 26 上部 1 Upper Mask Film 2 Lower Mask Film 3,22 Substrate 4 First Opening 5,21 Resist 6,24,25 Electron Beam 7 Second Opening 8 Gate Electrode 23 Footprint Part 26 Top

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/78 H01L 29/78 301 G ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H01L 29/78 H01L 29/78 301 G

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】a)基板を設け、 b)前記基板上にマスク膜を形成し、 c)前記マスク膜内に、アンダーカットされた形状の第
1の開口を形成して、前記基板を露出し、 d)前記マスク膜の上部および前記基板の露出部上にレ
ジスト層を形成し、 e)前記第1の開口内にある第2の開口を、前記レジス
ト層内に形成し、 f)金属膜を真空堆積し、 g)前記第1の開口の外側の前記金属膜部分をリフトオ
フする、ことを特徴とするT型ゲート電極の作製方法。
1. A substrate is provided, b) a mask film is formed on the substrate, and c) a first opening having an undercut shape is formed in the mask film to expose the substrate. D) forming a resist layer on the mask film and on the exposed portion of the substrate, e) forming a second opening in the first opening in the resist layer, and f) a metal. A method for manufacturing a T-type gate electrode, comprising: vacuum depositing a film; and g) lifting off the metal film portion outside the first opening.
【請求項2】前記マスク膜は、前記基板上に堆積された
第1の膜と、第1の膜上に堆積された第2の膜とよりな
り、第1の膜のエッチング速度は、第2の膜のエッチン
グ速度より大きいことを特徴とする請求項1記載のT型
ゲート電極の作製方法
2. The mask film comprises a first film deposited on the substrate and a second film deposited on the first film, and the etching rate of the first film is the first film. The method for producing a T-type gate electrode according to claim 1, wherein the etching rate of the second film is higher than that of the second film.
【請求項3】前記第1の膜は、組成が主にシリコンと酸
素である膜よりなり、前記第2の膜は、組成が主にシリ
コンと窒素である膜よりなることを特徴とする請求項2
記載のT型ゲート電極の作製方法。
3. The first film is a film whose composition is mainly silicon and oxygen, and the second film is a film whose composition is mainly silicon and nitrogen. Item 2
A method for producing the T-shaped gate electrode described.
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