JPH07334564A

JPH07334564A - 微調整自在な接続アダプター生成自動化装置

Info

Publication number: JPH07334564A
Application number: JP7127647A
Authority: JP
Inventors: James M Avery; エム．アベリージェームズ; William D Isenberg; ディー．アイゼンバーグウィリアム
Original assignee: Symbios Logic Inc
Current assignee: LSI Logic FSI Corp
Priority date: 1994-06-03
Filing date: 1995-05-26
Publication date: 1995-12-22
Also published as: JP2006236395A; JP4560601B2

Abstract

(57)【要約】【目的】コンピュータ内のシステムバスなどのバスに
装置を接続できるようにする電子回路を作成するための
方法ならびにその装置である。【構成】本発明は前記装置を前記バスとインタフェー
スするデバイス・アダプターを設定するための利用者が
指定するパラメータを受け取り、その後で利用者が指定
した該パラメータに基づいてカスタマイズされたデバイ
ス・アダプターを生成する。プログラム自在な共通の設
計マクロを使用することにより、利用者は複数の異なる
装置を前記バスに接続するためのカスタム・デバイス・
アダプターを簡単に特定し生成することができる。こう
して得られたアダプターの構成により複数の異なる装置
が単一のデバイス・アダプター集積回路またはカードを
備えたコンピュータとインタフェースすることができる
ようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は異なる種類の装置をデー
タ処理システムのバスに接続するための設定自在なデバ
イスアダプターに関する。本発明はそれぞれの装置にあ
わせてバスを最適化することができるので、本発明の名
称には「微調整自在の」としてある。本発明はアベリー
とアイゼンバーグ (Avery and Isenberg) の発明に基づ
き、１９９４年６月３日付米国特許出願 SERIAL NUMBER
S ０８／２５４，０２２と０８／２５３，５３０に関連
する。

【０００２】本明細書では第１に、高度に簡略化したデ
ータバスについて説明し、次にこの簡略化したバスが異
なる種類のデータバス各種に発展した経緯を説明する。

【０００３】一般に異なる種類の装置は異なる種類のデ
バイスアダプターでバスに接続することができる。しか
し、デバイスアダプターは後述するように特定の装置に
対して必ずしも最適化されるとは限らない。

【０００４】図１はバス上での非常に簡略化したデータ
転送の例を示す。転送シーケンスは図面の左上から始ま
り、次のようなものである。

【０００５】１．送信側がデータ線（Data line ）にデ
ータを送り出す。

【０００６】２．送信側がレディ線（Ready line）を高
電位にし、これによって受信側にデータが利用できるこ
とを示す。

【０００７】３．これに応答して受信側がデータを回収
する。

【０００８】４．受信側はアクノリッジ線（Acknowledg
e line）を高電位にし、これによって送信側に受信側で
データを取り出したことを示し、データ線上に別のデー
タを配置できることを示す。

【０００９】５．送信側がアクノリッジ線上の信号を検
出しレディ線を低電位にする。

【００１０】６．受信側はアクノリッジ線上の信号を排
除することでこれに応答する。

【００１１】この時点で、全ての線は各々の本来の状態
になっている。送信側は第２のデータのかたまりをデー
タ線上に送出することでこの処理を繰り返すことができ
る。前述のトランザクションの例は非常に簡略化した例
である。バスを改良し複雑化する方法を想定するのは簡
単である。その幾つかの例を以下に示す。

【００１２】１．受信側がデータ内のエラーを検出し、
所定のデータのかたまりを再転送するように要求を出す
ことができる。これに対応するには、さらにリピート線
（Repeat line）を設け、これを介して受信側が繰り返
し転送を要求できるようにする。

【００１３】つまり、送信側がリピート線上で信号を受
信すると、送信側は転送を繰り返す。逆に、送信側がこ
のような信号を受信せず、その代わりにアクノリッジ信
号を受信している場合には、送信側は次のデータのかた
まりを送信する。

【００１４】２．送信側がデータ線上にデータのかたま
りを送出し、レディ線を高電位にしたと仮定する。アク
ノリッジ信号をどれくらいの時間だけ待ち続けるべきだ
ろうか？割り当てられた時間内にアクノリッジ信号を受
信できなかった場合には、送信側はどうすべきだろうか
？この問題に対する一般的な解決方法の１つには次のよ
うなものがある。送信側が所定の時間内にアクノリッジ
信号を受信していない場合、送信側はデータ送信を放棄
する。

【００１５】しかし、送信側がデータを送信しようとし
ているときに受信側は別のタスクの実行中でビジー状態
だが、受信側はタスクが終了した時点でデータを受信し
たいと仮定すると、別の解決方法が考えられる。送信側
はウエイト信号（Wait signal ）を発見すると、データ
送信を中止せずにウエイト信号が消滅するのを待ち続け
る。

【００１６】３．受信側以外の別の装置がデータバスに
接続されていると仮定する。しかし送信側は特定の装置
にデータを送信しようとしており、他の装置にはデータ
を無視してほしいとする。この場合選択線（Selection
line）を追加し、特定の装置をデータに注目させるよう
指示することができる。

【００１７】４．上述の例３の場合と同様に、複数の装
置がデータバスに接続されているとする。しかし上述の
例とは対照的に、今度は装置が通信を開始しようとして
いるとする。装置はここでは送信側になる。しかし装置
がそのようにできるとすると混乱が生じることになる。

【００１８】解決方法は割り込み線（Interrupt line）
を追加することである。各々の装置は、データ送信前に
割り込み線を使用して許可を求める。

【００１９】追加機能を提供するためにバスに追加可能
なさらなる種類の線について更に多数の例が存在する。
そのため、多数の種類のデバイス・インタフェースが存
在し、その各々が独自に線とデータ転送シーケンスの特
定の組み合わせを有していても、驚くにはあたらない。

【００２０】さらに、バスへのデバイス・インタフェー
スは孤立して作動することはない。装置とバスがこれら
の間で最大速度に達する場合、この速度は他の何らかの
部材または装置を犠牲にして得られるものである。

【００２１】例えば、バスがプロセッサと印刷装置を結
合する場合を考えてみる。プロセッサが印刷装置に最大
限に集中しており例えばディスク駆動装置などバス上の
その他の装置を全て無視している場合には非常に高速な
データ転送を行うことができると簡単に分かる。しかし
この場合には、プロセッサが印刷装置に関与している間
他のタスクには利用できなくなる。つまり、印刷データ
のスループットは非常に高くなるが、他のタスクは一時
停止したことになる。

【００２２】この例で別の見方をすれば、プロセッサは
印刷装置がデータを印刷するよりもはるかに速い速度で
データを送信することができる。つまり、実際に印刷に
全面的に注目している間、プロセッサは印刷装置が印刷
する時にアイドル時間を消費する。プロセッサはこのア
イドル時間の間に他のタスクを実行することができる。

【００２３】この種の問題に対する１つの解決策として
バッファの使用がある。簡単な例を以下で説明する。

【００２４】送信側のデータバスが図２に示すように３
２ビット幅だとする。受信側のデータバスはこれより小
さく８ビット幅だとする。非常に原始的なデバイス・ア
ダプターはステップ１からステップ４に示すように動作
する。アダプター（Adapter）は８ビット刻みにデータ
を転送する。しかし、この方法における問題はすでに明
らかである。受信側ができるだけ高速にデータを受信し
ている間、送信側（Sender）は受信側（Receiver）の活
動中バスに拘束される。送信側は他に何もできない。こ
の方法は送信側から見れば非効率的である。

【００２５】図３に図示するように、アダプターは送信
側からの３２ビット幅のワード全部を取り出し、データ
をバッファ（Buffer）に取り込むことができる。ここ
で、バッファはアダプターが８ビット刻みで受信側にデ
ータを送信しているときにこのデータを保持する。送信
側は受信側がデータを受信するのを待つ必要がなくなっ
たことになる。

【００２６】受信側から送信側にデータを送信するよう
な逆方向にデータを送信する場合、アダプターは逆のシ
ーケンスを実行する。アダプターは受信側から８ビット
きざみのデータを収集する。バッファ内に３２ビットを
蓄積した時点でアダプターはこの３２ビットを送信側に
送出する。

【００２７】バッファを行う方法はバッファを行わない
方法に対して改善を示すが、バッファを行う方法それ自
体は、条件にあわせてバッファの適正な大きさならびに
その他のパラメータを選択することにより改善すること
ができる。

【００２８】多数の設計上の制約が存在しまたデバイス
をバスに接続する場合に交換条件が成立することは明ら
かであろう。このような接続を行うことのできるアダプ
ター、本明細書では以下デバイス・アダプターと称する
アダプターを設計する場合には、このような設計上の制
約及び交換条件のため特定の種類またはクラスの装置に
ついての設計努力は時間がかかる。次の種類またはクラ
スの装置をこのバスに接続しようとする場合、この新し
い装置に対応するデバイス・アダプターを作成するには
同様に大変な設計努力が必要になる。例えば特定の種類
またはクラスの装置についてのバッファ仕様などのパラ
メータを一般的な設計マクロの目的から識別でき、利用
者の指定した条件に適合するようにデバイス・アダプタ
ーの設計を自動的に生成できるようなシステムが必要と
されている。このデバイス・アダプターの設計はバスに
接続しようとする所定の装置に対して最適化されるもの
である。

【００２９】

【発明が解決すべき課題】本発明の目的はデバイス・ア
ダプターの改良を提供することである。

【００３０】本発明のさらなる目的は所定の環境に合わ
せて最適化または微調整できるデバイス・アダプターを
提供することである。

【００３１】本発明の更に別の目的は、利用者の指定し
たパラメータを介して接続する特定の装置に合わせてカ
スタマイズすることのできるような汎用デバイス・アダ
プター・マクロを提供することである。

【００３２】

【課題を解決するための手段】本発明の１つの態様にお
いて、設定自在なデバイス・アダプターが提供される。
本発明は特定の種類またはクラスの装置について、バス
に該装置を接続する回路を提供するものである。各々の
装置に対する個々の回路はいくつかのパラメータ限度内
で最適化または「微調整」することが可能である。汎用
マクロを特定の装置について利用者の指定するパラメー
タと組み合わせて用いることで、利用者（ユーザー）の
指定した該パラメータに基づいてカスタマイズされた、
または微調整されたデバイス・アダプターの設計を生成
することができる。従って、他の方法では利用者が用手
的に提供する必要のあるような特定の設計情報の大半を
汎用マクロの仕様により自動的に生成することができる
ようになる。該マクロは広範な装置の支持条件に適合す
るような高度な設定を実施するものである。利用者は特
定のシステム性能の条件に適合するように微調整するよ
うな方法で該マクロを設定することができる。

【００３３】微調整自在な構造は、規約または設計ルー
ルに基づいたインタフェースを有する基本構造の枠組み
を提供する。規約に準拠したインタフェースを用いるこ
とで特定ブロックの内部構造はインタフェース設計のル
ールを変更することなく設定することができる。この概
念により、設定自在な基本的マクロの概念を変更するこ
となく、複数の様式ならびに下位ブロック構造を実現で
きる。

【００３４】

【実施例】

［概要］本発明は装置を共通のバスに相互接続するため
のデバイス・アダプターを動的に設定するための方法を
含む。図４及び図５はこのような接続で得られた装置の
図面である。ここから幾つかの特徴が明らかになってい
る。

【００３５】１．バス１２が図示してある。一般に、バ
スはマイクロコンピュータにおいてシステムバスであ
る。装置１４はバスとは直接通信しない。その代わり、
装置１４はデバイス・アダプター１６と通信する。本発
明は所定の装置（Device）１４とバス１２が相互に通信
できるようにするデバイス・アダプター１６を作成する
ための方法ならびにその装置を提供する。設定自在なマ
クロは全てが同じ種類またはクラスに属する複数の装置
を支持するまたは異なる種類の複数装置を支持するデバ
イス・アダプターを作成する柔軟性を有している。これ
以外にも、また本発明の柔軟性のさらなる説明として、
該マクロは各々の（同様なまたは異なる）相互接続装置
のために独立したデバイス・アダプターを提供するよう
に設定することができる。

【００３６】２．これらの装置１４は通常の周辺装置、
例えばディスク駆動装置及び印刷装置など、コンピュー
タに通常接続されるかまたは内蔵される装置を含むこと
ができる。さらに、これらの装置は以下のようなその他
の装置を含むことができる： −−ビデオ・アダプター −−キーボードと指示装置 −−マルチメディア・アダプター −−メモリー制御装置 −−メモリーとＩ／Ｏキャッシュ −−通信インタフェース −−その他のバスへのインタフェース原理的に、図４の装置１４として作動できる装置の種類
には基本的に制約がない。

【００３７】３．１つの実施例において、生成されたデ
バイス・アダプターはバスに対する単一の負荷を表わ
す。単一負荷の概念の１つの成果は、バスがデバイス・
アダプターを一般に単一の装置として取り扱うことであ
る。１つの例外はアドレシングである：図示した４台の
装置のうちの１台を選択するには、プロセッサ（図示し
ていないがこれもバスに接続してある）はデバイス・ア
ダプターにアドレスを供給する必要があり、これに従っ
てデバイス・アダプターが対応する装置を選択する。デ
バイス・アダプターがあらゆる態様においてプロセッサ
から見て単一の装置であれば、そのデバイス・アダプタ
ーは単一のアドレスのみを有することになる。

【００３８】単一の負荷であることから、デバイス・ア
ダプターは他の方法ではバスが負担することになるある
種の負荷を簡略化する。

【００３９】４．作成されたデバイス・アダプターは
「微調整自在」である。さらに、微調整は各々の種類ま
たはクラスの装置に対して行われる。好適実施例では、
デバイス・アダプター内部に、図５で図示したように各
々の装置に割り当てたバッファ（ＢＵＦ）がある。一般
に各々の装置は異なるバッファ要求を有するので、設計
中にデバイス・アダプターは各々の装置に対して最高
の、または少なくとも良好なバッファ設計に対して最適
化される。

【００４０】さらに、後述するようなデバイス・アダプ
タの特定の特性のため、バッファのある種の特徴はデバ
イス・アダプター内のその他の回路を変更する必要無し
に変化させることができる。

【００４１】５．データと制御はマクロ内部で分離され
ている。インタフェース制御の機構はマクロ内のデータ
パスから独立して指定される。データパスを独立して指
定することにより、機能ブロック間の制御信号インタフ
ェースは特別な制御構造なしに各種のデータ交換につい
て動作できる。一例として、インタフェースとの間のデ
ータ転送はデータ転送の長さとは無関係に同様な方法で
制御できる。規約に準拠して動作する制御インタフェー
スはデータ内容とは無関係にデータ交換を開始し、終了
し、監視する機構を提供する。

【００４２】［発明のさらに詳細な説明］本出願に関連
して、設定自在なデバイス・アダプターを生成し作成す
るために使用されるソフトウェアをマクロと称する。こ
のマクロはＶＨＤＬコンパイラを必要とする。ＶＨＤＬ
コンパイラは商業的に入手可能である。ＶＨＤＬは、Ｖ
ＨＳＩＣハードウェア記述言語（VHSIC Hardwae Descri
ption Language）を表わす略語である。またＶＨＳＩＣ
は超高速集積回路（Very High Speed Integrated Circu
it）を表わす略語である。

【００４３】出願人はオレゴン州ビーバートンにあるモ
デルテクノロジー社（Model Technology, Beaverton, O
regon ）から入手可能な、Ｖ−システムＶＨＤＬシミュ
レータおよびコンパイラプラットホーム２．５版（V-sy
stem VHDL Simulator and Compiler Platform Revision
2.5）として周知の商業的に入手可能なＶＨＤＬコンパ
イラを使用した。

【００４４】カスタマイズしたデバイス・アダプターを
設計するため、マクロを２種類の異なる方法で使用す
る。即ち、（１）ゲートレベルの論理図を同期させるた
めと、（２）回路のシミュレーションを行うためであ
る。

【００４５】［合成（Ｓｙｎｔｈｅｓｉｓ）］合成を実
行するには、利用者は次のことを行う。

【００４６】１．利用者が以下のパラメータを指定す
る： −−デバイス・インタフェースの幅（例えば８、１
６、３２ビットなど） −−デバイス・インタフェースのアドレスの大きさ（即
ちビット数） −−デバイス・アダプター内に含まれるバッファの深さ
（ビット数）。バッファについての詳細は後述する。

【００４７】−−バッファのパッキングこれらのパラメータはマクロモジュールにおけるPCIMAC
RO＿USER＿PARAMS.VHDとラベルをつけたファイル内に挿
入することで指定する。

【００４８】２．利用者は商業的に利用可能な合成エン
ジン（Synthesis Engine）、例えばカリフォルニア州
マウンテンビューにあるシノプシス社（Synopsis Incor
porated, Mountain View, California）から入手可能な
デザイン・アナライザー３．０ｃ版（Design Analyzer
3.0c）などを用いて設計をコンパイルする。コンパイル
において、利用者は次の順番でマクロファイルをロード
すること： pcimacro＿user＿params.vhd, macro ＿pkg.vhd,config
urable＿bit ＿reg.vhd, configurable ＿dword ＿reg.
vhd,clktree.vhd, signaltree.vhd, burst＿size＿cnt
r.vhd,next＿addr＿cmpr.vhd, new ＿transfer＿counte
r.vhd, control＿reg.vhd,dm＿bk＿sm.vhd, dm＿fe＿s
m.vhd, data＿manager.vhd,address ＿counter.vhd, de
vsel ＿timer.vhd, master ＿latency ＿timer.vhd,par
ity36.vhd, target＿latency ＿timer.vhd, master ＿s
tate ＿machine.vhd,slave ＿state ＿machine.vhd, pc
i＿fsm.vhd, cycler.vhd, cc ＿bk＿sm.vhd,cc＿bypass
＿sm.vhd, cc ＿fe＿sm.vhd, cycle＿controller.vhd,d
pr ＿gen.vhd, pipeline ＿block.vhd, valid＿data＿c
ounter.vhd,address ＿pointer.vhd, buffer ＿elemen
t.vhd, memory ＿element.vhd,output＿latch.vhd, new
＿fifo.vhd, fifo.vhd,byte＿sterring＿logic.vhd, bi
st ＿reg.vhd, class＿code＿reg.vhd,command ＿reg.v
hd, device ＿id＿reg.vhd, header ＿reg.vhd,interru
pt ＿line＿reg.vhd, interruput ＿pin ＿reg.vhd, ma
x＿lat ＿reg.vhd,min ＿gnt ＿reg.vhd, revision ＿i
d＿reg.vhd, status ＿reg.vhd,vendor＿id＿reg.vhd,
high ＿bit ＿reg.vhd, base ＿address ＿reg.vhd,rom
＿base＿address ＿reg.vhd, miscelaneous ＿configu
ration ＿regs.vhd,config.vhd, bk＿end.vhd, pci＿ma
cro.vhd, nan2.vhd, dffpq.vhd,dffrpq.vhd, or2.vhd,
hbuf.vhd, sbuf.vhd, inbuf.vhd, inpd.vhd,inv.vhd, i
obuf.vhd, iobufpci.vhd, iopd16.vhd, iopd12sl.vhd,i
obuf ＿iopd12sl.vhd, opd16.vhd, otpd16.vhd, bus＿h
buf.vhd,bus ＿inbuf.vhd, iopdpci.vhd, bus ＿inv.vh
d, bus＿opd16.vhd,iobuf ＿iopd16.vhd, configured＿
pci ＿macro.vhd 合成の積はゲートレベル図またはネットリストである。
ネットリストはゲートセルがどのように相互に接続され
ているかの記述である。ネットリストの例は次のような
ものである： AND1 2 4 10 OR1 10 12 14 このリストはＡＮＤゲート１が２つの入力を有すること
を表わしている。一方はノード２に接続され、もう一方
はノード４に接続される。出力はノード１０に接続され
る。このリストはＯＲゲート１が２つの入力を有するこ
とを表わしている。一方はノード１０に接続されており
（これはＡＮＤゲートの出力である）、他方はノード１
２に接続される。出力はノード１４に接続される。

【００４９】従って、合成エンジンは、マクロ及び指定
したパラメータと合わせて、ゲートレベル図を合成す
る。合成にはセル・ライブラリが必要で、これはゲート
レベル回路の構築ブロックを提供する。選択したセル・
ライブラリを所定の技術（例えばＣＭＯＳ、バイポーラ
など）に使用する。セル・ライブラリは商業的に入手可
能であり、従来技術で周知である。好適なセル・ライブ
ラリはオハイオ州デイトンにあるＡＴ＆Ｔグローバル・
インフォメーション・ソリューションズ社（AT&TGlobal
Information Solutions company, Dayton Ohio）から
入手可能なＮＣＲＶＳ５０標準セルライブラリである。

【００５０】ゲートレベル図は、最終的にデバイス・ア
ダプターを実装する１つまたはそれ以上の集積回路およ
び／またはカードに組み込まれる。

【００５１】［シミュレーション］集積回路の製造の前
に、２種類のシミュレーションを実行する。機能的シミ
ュレーションは合成の前に実行し、ゲートレベル・シミ
ュレーションは合成の後で実行する。機能的シミュレー
ションを実行するには、利用者が前述の合成段階と同様
に指定し、オレゴン州ビーバートンにあるモデルテクノ
ロジー社（Model Technology, Beaverton, Oregon ）か
ら入手可能な、Ｖ−システムＶＨＤＬシミュレータおよ
びコンパイラプラットホーム２．５版（V-system VHDL
Simulator and Compiler Platform Revision 2.5）など
のコンパイラ／シミュレータを使用してマクロをコンパ
イルしシミュレートする。ゲートレベルのシミュレーシ
ョンは合成の後で実行して、製造後に回路を試験する際
に使用する試験ベクトルを生成する。ゲートレベル・シ
ミュレーションを実行するには、ゲートレベル図または
ネストリスト（合成段階で生成される）をカリフォルニ
ア州サンノゼにある（本社はマサチューセッツ州ローウ
ェルに所在する）カデンス・デザインシステムズ社（Ca
dence Design Systems Inc., San Jose, California ）
から入手可能なベリログ・シミュレータ（Verilog Simu
lator ）などの物理設計シミュレータに入力する。

【００５２】［ルーティング（Ｒｏｕｔｉｎｇ）］合成
とシミュレーションの後、合成の段階で生成したネット
リストはカデンス・デザインシステムズ社からこれも入
手可能なタンセル２．４．０版（Tancel version 2.4.
0）などのルーティング・プログラムで処理する。ルー
ティング・プログラムは製造しようとする集積回路の各
層の機械語表現を生成する。実際には、ルーティングの
段階では各々が製造しようとする集積回路のトポロジー
の異なるレベルを記述する複数のレイアウト図を生成す
る。

【００５３】ルーティング段階の積／出力はデータベー
スである。このデータベースは従来技術で一般に周知の
技術を用いて集積回路の製造に使用するマスクを作成す
るために使用する。

【００５４】マスクを生成した後、従来技術で一般に周
知の技術を用いて１つまたはそれ以上の集積回路を製造
する。全体的な処理の流れを図１２に図示した。アダプ
ターカードも同様な物理レイアウト設計ツールと従来技
術で一般に周知の技術を用いて製造できることに注意す
べきである。

【００５５】［微調整構造の概略］図５は得られたゲー
トレベルの略図でタスクまたは機能に従ってゲートのグ
ループ化の概略を示す。つまり、各々の装置のサブアダ
プターについて、 −−１つのゲートのグループはデータマネージャ（DATA
MGR）として動作する； −−１つのゲートのグループはバッファ（BUFFER）とし
て動作する； −−１つのゲートのグループはサイクル制御論理回路
（CYCLE CONTROL ）として動作する； −−１つのゲートのグループは（任意で）ユーザー論理
回路（USER LOGIC）として動作する。

【００５６】図５に図示したように、各々の装置サブア
ダプター１８はそれ自体のデータマネージャ２０と、バ
ッファ２２と、サイクル制御装置２４を有し、これら全
ては合成段階で生成されたものである。任意のユーザ論
理回路２６は利用者が定義するもので、マクロとは独立
しており、所定の装置１４を装置サブアダプター１８の
バックエンド・インタフェース２８に適合させるもので
ある。ユーザ論理回路は単純なゲートや装置特有の論理
回路、その他の何らかの特殊な条件例えば（特定の装置
に必要であれば）バックエンド・インタフェースに提示
するまたはここから受信した全ての信号を同期させるな
どの事柄を含む。さらに、マクロは特定のデバイス・ア
ダプター集積回路またはカード１６についての全てのデ
ータマネージャを取り扱う単一の有限状態マシン（ＦＳ
Ｍ）３０を生成する。

【００５７】図５のブロックは一般に次のように作動す
る（幾つかの例外については後述する）。

【００５８】データマネージャ２０はバス１２とバッフ
ァ２２の間のデータ転送を制御する。つまり、バス１２
は（有限状態マシンを経由して）データマネージャを操
作する。データマネージャはバスインタフェース１３経
由でバスに接続された３本の制御線、要求（Reques
t）、確認（Acknowledge）、割り込み（Interrupt）
（図では、（それぞれ端子名：ＲＥＱ、ＡＣＫ、ＩＮＴ
ＥＲＲＵＰＴ）と有限状態マシン３０に結合した内部バ
ス１５を有する。

【００５９】バッファ２２は一時的にデータを保持す
る。バッファは先入れ先出し型（ＦＩＦＯ）が望まし
い。

【００６０】サイクル制御論理回路２４はバックエンド
装置１４とバッファの間のデータ転送を制御する。つま
り、装置は（おそらくユーザ論理回路を介して）サイク
ル制御論理回路を操作する。ある意味で、データマネー
ジャとサイクル制御論理回路は協動してデータ転送を実
行する：前者はバスを操作し、後者はバックエンド装置
を操作する。

【００６１】単一の有限状態マシン３０は所定のＩＣま
たはカード１６の全てのデータマネージャ（Data MG
R）２０を制御する。有限状態マシンの主要な機能は装
置１４間の衝突を調停する（アービトレーション）こと
である。つまり、２つの装置１４が同時にバス１２と通
信しようとした場合、有限状態マシンはその一方を待機
させる必要がある。

【００６２】［マクロ内の機能ブロック］マクロは一組
の機能ブロック（例えば有限状態マネージャ、データマ
ネージャ、バッファ、サイクル制御装置など）からなり
これら自体が拡張自在である。これらの機能ブロックの
間のインタフェースは規約またはルールに従うインタフ
ェースであり、可変タイミングおよびワード幅仕様を有
する。例えば、バッファブロックは、インタフェースの
規約／ルールを変更せずに深さ１バイトのＦＩＦＯまた
は深さ４ＫバイトのＦＩＦＯのどちらかを有するように
設定することができる。従ってサイクル制御装置インタ
フェース規約を変更せずにバッファの可変幅データパス
を設定することが可能である。この方法では、サイクル
制御装置はデータと無関係な方法で機能を実行してい
る。

【００６３】データと制御はマクロ内で分離されてい
る。インタフェース制御機構はマクロ内のデータパスと
は独立して指定される。データパスを独立して指定する
ことにより、機能ブロック間の制御信号インタフェース
は特殊な制御構造無しに各種のデータ交換について動作
することが可能である。一例として、インタフェースと
の間のデータ転送はデータ転送の長さとは無関係に同様
な方法で制御できる。規約に準拠して動作する制御イン
タフェースはデータ内容とは無関係にデータ交換を開始
し、終了し、監視する機構を提供する。これは、言うな
ればデータ列には制御動作が全く含まれていないという
ことである。協動する機能ブロックに関係する全ての制
御動作は制御インタフェース内に含まれる。

【００６４】データパス２５と制御パス２７を分離した
内部バスを図６に図示する。内部バス３２は有限状態マ
シン３０、データマネージャ２０、バッファ２２、およ
びサイクル制御装置２４の機能ブロックとの内部インタ
フェース（Ｉ／Ｆ）へ結合する。外部バスインタフェー
ス１３もＦＳＭ３０とバス１２の間の細線（制御）と太
線（データ）で示したように独立したデータと制御を有
する。エクスポートＩ／Ｆ２９は図５のバックエンド・
インタフェース全部の複合体に対応する。図６は各種の
機能ブロック（前述のように所定のデバイス・アダプタ
ーあたり１つだけしか存在しないＦＳＭは除く）につい
ての複数の実例を示す。機能ブロックの各々の例は特定
の機能ブロックを内部装置アダプターバスへ結合するイ
ンタフェース（Ｉ／Ｆ）も有している。

【００６５】図５の各々の機能ブロックについての詳細
な説明は後述する。

【００６６】［バスインタフェース／有限状態マシン］
マクロは所定のデバイス・アダプターについて単一のバ
スインタフェースを生成する。このバスインタフェース
はバス１２とデバイス・アダプターＩＣまたはカード１
６との間の電気的インタフェースを提供する。バスイン
タフェースはバスと（１つまたはそれ以上の）データマ
ネージャの間のデータの流れを管理する有限状態マシン
へバスを結合させる。バスインタフェース機能の重要な
部材はPCI ＿FSM と呼ばれるモジュール（またはフロン
トエンド・バス有限状態マシン）に含まれる。バスイン
タフェースの動作に責任を負う有限状態マシン内部に２
つの独立した状態マシンがあり、一方はスレーブ動作、
もう一方はマスター動作を行う。マスター／スレーブ状
態マシンの各々はバスインタフェース機能を実行する。

【００６７】スレーブ状態マシンの一例として、バス１
２がアドレス相にある場合、設定論理回路（後に記載す
る表１及び表２に示してあるconfig.vhdマクロファイル
が生成する）はバックエンド装置がアクセスされている
ことを示す。アクセスがマクロへのバックエンド装置イ
ンタフェースの一方に属すると決定されるとすぐ、バス
上のアドレスは有限状態マシン内部の内部アドレスレジ
スタに読み込まれる。バスサイクルは図６の内部バス３
２のための内部制御信号に翻訳される。

【００６８】これに続くデータ相各々について、設定論
理はさらに内部アドレスを有効にする必要がある。

【００６９】バックエンド装置１４がバスを要求しこれ
が許可されると、マスター状態マシンはバスデータピン
に内部アドレスを出力し、適切なバス信号を発行してバ
ス転送を開始させる。有限状態マシンが有効なバスサイ
クルを検出すると、有限状態マシンはバス１２へデータ
相の発行を開始する。

【００７０】複数のデータマネージャとサイクル制御装
置インタフェースの間で共有している唯一のマクロ資源
は有限状態マシン３０である。これは１台だけのバック
エンド資源が適当な時刻にバスへのアクセスを許容され
ることを保障するものである。バス資源がビジー状態の
場合バックエンド装置への後戻りが発行される。

【００７１】［データマネージャ／サイクル制御装置の
対］装置サブアダプター１８は構造化されており、サイ
クル制御及びデータ管理装置が対になって動作する。そ
のため、所定の装置サブアダプター１８について実現さ
れる各々のバックエンド・インタフェース２８はデータ
マネージャ２０とサイクル制御装置２４のブロックの対
のパラメータ化と組み込みを（バッファブロックと併せ
て）必要とする。バッファとフロントエンド及びバック
エンドのバスを設定した装置サブアダプターとの間のデ
ータ転送は、規約インタフェースを介してデータマネー
ジャとサイクル制御装置により組織化される。

【００７２】マクロ内に設定された各々のバッファは独
立したデータマネージャを必要とする。READ/WRITEバッ
ファを分離し独立させるような設定が所望の場合には、
READ指示用にひとつとWRITE 指示用にひとつの２つのデ
ータマネージャが必要になる。サイクル制御装置は他の
協動する機能ブロックまたはエクスポート・インタフェ
ースとの規約インタフェースを介して内部バッファ及び
バックエンド・インタフェースとの間の全てのデータ転
送を制御する。この方法で、データパスは制御パスとは
独立して指定できるので、データパスは制御インタフェ
ースを変更せずに複数の幅の装置を支持するように幅の
設定を行うことができる。同様に、これらのデータパス
のためのバッファも制御インタフェースを変更せずに設
定することができる。

【００７３】［バッファ］マクロ構造が設定され拡張自
在であることから、マクロのバッファ管理装置をパラメ
ータ化して幾つかのバッファの選択肢を提供することが
可能である。一般に、内部バッファの深さは所定のシス
テムの制約と、バスのレテンシー、割り込みサービスの
オーバヘッド、キャッシュ線の大きさ、装置のコンプリ
メント、およびシステム全体の性能目標で決定する必要
がある。従ってマクロはシステムの目標に適合するよう
にバッファを微調整する機構を実装することになる。バ
ッファはＦＩＦＯ構造であり直接アドレスすることはで
きない。ほぼ満杯（Almost Full）およびほぼ空（Almos
t Empty）フラグはプログラム自在である。バッファは
２重ポートになっている。次のような規則がバッファの
大きさを決める際に適用される：１）バッファは幅が８、１６、３２ビットに拡張自在で
ある。パッキングが所望の場合にはバッファの幅を３２
ビットとする。

【００７４】２）スプリット送受信データパス（即ち単
方向バッファ）が所望される場合には、各々のパス内の
バッファの個数を等しくする（即ち読み取りバッファと
書き込みバッファの個数を同じにする）。

【００７５】３）個々のバッファ各々の深さは２の倍数
として各々の単方向経路の全てのバッファは同じ大きさ
とする。

【００７６】４）バッファの深さはデータマネージャ内
にプログラムしてあるバス転送の大きさより大きいかま
たは等しくする。

【００７７】５）ほぼ満杯およびほぼ空のフラグは同じ
にして各々の単方向バッファについて等しく評価される
ようにし、バス転送の大きさ（即ち一例としてキャッシ
ュ線の大きさ）の整数倍の大きさとする。バッファの幅
は８、１６、３２ビットに拡張自在である。バックエン
ド装置への直接アクセスはバックエンド装置のデータ幅
と比例すること。

【００７８】独立した読み取り及び書き込みバッファが
所望の場合には、バックエンド・インタフェースからの
読み込みと書き込みのアドレス（通常バックエンド装置
から発行される）はこれらの同一サイクルでのデータと
並行してバッファされる必要がある。これによりデータ
マネージャは他のマスターまたはターゲット装置からバ
ス上に発行された再試行及び中断から復旧することがで
きる。

【００７９】データマネージャはデータ幅とは無関係に
バッファとの間のＰＣＩバスとの間のデータの動きを制
御する。バス幅とバックエンドとの間の大きさの不適合
はバッファ・パッキングの場合を除き更新されない。バ
イト・イネーブル（Byte Enable）も制御用バッファ内
に保存される。

【００８０】バッファ・パッキングは３２ビットバスの
利点を生かすためバイト単位で行われる。パッキングは
次のように行われる。

【００８１】１６ビットのデータフィールドあたり２バ
イト、３２ビットＰＣＩワードあたり２〜１６ビットのデータフィールド３２ビットバス幅ダブルワードあたり４バイトこれ以外のバイト・パッキング選択肢は支持されない。
バッファ・パッキングはバッファ詰め込みより先に行わ
れ、バッファ内のデータはバスへ転送するためのパッキ
ングされた順番となるか、またはバックエンド・インタ
フェースへアンパックするためと制御するためにバッフ
ァ内に存在する。バックエンド・インタフェースでのデ
ータのパッキングは支持されない。

【００８２】複数バッファ構成はＦＩＦＯで支持され、
次のように設定できる：１）図７に示すように、バッファは単方向読み込み／書
き込み用に設定できる（即ち単一バッファ）２）図８に示すように、バッファは独立した読み込みバ
ッファと書き込みバッファに設定できる（即ち２個の独
立したバッファ）３）図９に示すように、複数バッファ（バッファ０番〜
ｎ番）はピンポンバッファまたは循環バッファとして設
定できる（即ち読み込み用に２つまたはそれ以上のバッ
ファ、また書き込み用に２つまたはそれ以上のバッフ
ァ）。

【００８３】［バックエンド・インタフェース］各バッ
クエンド・インタフェースは汎用アドレス及びデータイ
ンタフェースである。「汎用」アドレス及びデータイン
タフェースの概念は装置へのバックエンド・インタフェ
ースを実行するのに必要な一組の信号で定義される。設
定可能な汎用インタフェースは数種類存在する。これに
は要求／許可プロトコルを使用するマスタリング・イン
タフェース、保持と保持アクノリッジのプロトコルを使
用するマスタリング・インタフェース、スレーブ動作用
要求／許可プロトコルを使用するＤＭＡスレーブ・イン
タフェース、直接アクセス・プロトコルを使用する単純
スレーブ・インタフェースが含まれる。各バックエンド
・インタフェースは前述の「汎用」インタフェース機構
の形式のどれかで設定することができる。さらに、装置
のデータ特有の特性も、例えばデータ幅、アドレス幅、
バイト・イネーブル幅など設定することができる。これ
はPCIMACRO＿USER＿PARAMSファイル内で利用者が指定す
るパラメータの適切な設定により行う。

【００８４】エクスポートするバックエンド・インタフ
ェースは前述のように汎用アドレス及びデータバスであ
る。別個の入力及び出力のアドレス及びデータバスが用
いられる。これらのバスは好適実施例においては分割さ
れ完全同期かつ連続駆動である。非同期インタフェース
はマクロ外部の利用者インタフェース論理回路ブロック
内で対応させる必要がある。３状態バスはマクロからエ
クスポートされない。これは信号状態が既知の論理値に
連続駆動される（＝１または＝０のいずれかに）ことを
表わしている。

【００８５】分割バスはデータ・イン接続とデータ・ア
ウト接続が別個の信号経路の組を必要とすることを意味
する。これは３状態の変形であるバスとは対照的であ
る。３状態バスでは、入る方向または出る方向どちらか
の単一のデータパス接続のみが存在する。分割バスはア
ドレスパス接続とバイト・イネーブルパス接続にも適用
される。

【００８６】サイクル制御装置は全てのバックエンド・
インタフェース操作の管理を行う。サイクル制御装置で
支持されるサイクルの種類は以下に述べるとおりで、ス
レーブ・バックエンド、スレーブＤＭＡ（単一サイク
ル）、スレーブＤＭＡ（複数サイクル）、マスター・バ
ックエンド・インタフェース、ＤＭＡ（単一サイク
ル）、ＤＭＡ（複数サイクル）が含まれる。

【００８７】スレーブサイクルは８、１６、３２ビット
インタフェースでマクロにより支持される。スレーブサ
イクルはバス上の代替マスターから発行することを意図
している。ピア・ツー・ピアのスレーブサイクルはバス
を宛先とするもの以外は支持されない。バックエンド・
ピア・ツー・ピア・スレーブサイクルは支持されない。
ＤＭＡで管理されていてもいなくても読み取りと書き込
みのサイクルはバックエンド・インタフェースにおいて
支持される。直接スレーブサイクルは所望なら内部ＦＩ
ＦＯをバイパスするように設定される。この場合マクロ
は内部バッファへ転送されるデータを除きデータの一貫
性管理を仮定せず、バックエンド・インタフェースへの
順列外転送を支持しないので実装は注意を要する。

【００８８】バックエンド単一サイクルＤＭＡスレーブ
アクセスはサイクル制御装置により支持される。サイク
ル制御装置はデータを特定のＦＩＦＯ構造へ転送する際
にバックエンドバスの方向転換とＤＭＡスレーブサイク
ルの終了を監視する。ＤＭＡの指令する読み取りと書き
出しはどちらも支持される。

【００８９】複数サイクルスレーブが指令するＤＭＡは
バックエンド・インタフェースでサイクル制御装置によ
り支持される。複数サイクルＤＭＡはバックエンド・イ
ンタフェースが転送継続中にバスの所有を維持する必要
がある。バックエンド・インタフェース制御が終了する
ときは、現在のＤＭＡサイクルが完了したものと仮定さ
れる。複数サイクルＤＭＡを次に再開するにはバスの再
調停が必要で、おそらくはデータマネージャＤＭＡレジ
スタの再プログラミングも必要になる。

【００９０】マスター装置はバックエンド・インタフェ
ースとして支持される。マスターは完全なバッファ支持
または最小限の支持またはバッファなしに設定できる。
統合ＤＭＡ能力を含む高度なマスターは障害にならない
ようにバッファ・バイパスモードで実行する単純なデー
タマネージャを使用しようとする。データマネージャと
サイクル制御装置の対はまだ必要とされるが、マスター
ＤＭＡ単一サイクルが各々のバックエンド・インタフェ
ースＤＭＡ単一サイクルでＰＣＩ調停を発生させる。こ
れは読み取りと書き込み両方のＤＭＡサイクルに適用さ
れる。

【００９１】複数サイクルＤＭＡバックエンドサイクル
は内部バッファに格納されるアドレスとデータの両方で
支持される。

【００９２】バックエンド・インタフェースは８、１
６、３２ビットデータパスを有する装置を支持するよう
に幅を設定自在なデータパスを有する。内部データパス
はバッファ・パッキングが有効になっているところを除
いて全ての場合にバックエンド装置データ幅を反映す
る。

【００９３】データパスがバッファすることを含むよう
に設定することも可能である。これは利用者が所望のバ
ッファ数と各々のバッファの深さをPCIMACRO＿USER＿PA
RAMSファイルで指定することで行う。

【００９４】バックエンド・アドレスバスも装置とイン
タフェースするように幅を設定する。アドレス＿イン・
バスとアドレス＿アウト・バスの両方が提供される。

【００９５】マスター及びスレーブ両方のバースト転送
は次のように支持される：マスターバースト転送では、
バックエンド・マスターからバスへの書き込みが２種類
の方法で行われる：１）シーケンシャルではないアドレス（内部バッファに
格納されたアドレスとデータの双方）では、各々の書き
込みは単一サイクルとして行われる。

【００９６】２）シーケンシャルなアドレスでは、書き
込みはバースト転送においてバスを横断するバーストで
ある。

【００９７】スレーブ・バースト転送では、バックエン
ド・インタフェースへの転送にはバックエンドがアドレ
ス要求も有している場合以外データをバッファすること
だけが必要とされる。直接アクセスは内部バッファをバ
イパスする。直接アクセスはバッファしたアクセスに対
して優先権を有する。

【００９８】［動作例］以下の例は本発明の重要な原理
を示したものである。装置が軸の回転位置を表わす８ビ
ットのワードを生成する回転位置エンコーダであると仮
定する。バスを含むマイクロコンピュータは異なる時刻
に８ビットの数を確定したいものとする。

【００９９】前述のようなマクロを用いてデバイス・ア
ダプターを製造し装置する。８ビット数を得るには、マ
イクロコンピュータが装置（即ち回転位置エンコーダ）
のアドレスをバスに配置する。デバイス・アダプター内
の有限状態マシンはその装置に対応するデータマネージ
ャとサイクル制御装置の対を選択する。

【０１００】サイクル制御装置はユーザ論理回路に対し
て位置エンコーダ内の８ビットワードを読み取るように
指令する（このイベントで必要とされる特定の信号シー
ケンスは使用する特定のエンコーダによって変化す
る）。ユーザ論理回路はこれに応答して位置エンコーダ
を読み取り、８ビットワードをバッファ内に読み込む。
データマネージャはバッファ内の８ビットワードを探
し、他の装置がバスで競合していないか問い合せる。競
合が存在していなければ、データマネージャは８ビット
ワードをバス上に配置する。マイクロコンピュータのプ
ロセッサはここで回転位置にアクセスできるようにな
る。マイクロコンピュータが回転位置情報の更新を希望
する場合はこのシーケンスを反復する。

【０１０１】［さらなる考察］１．図５の破線の囲み１６内部に図示してあるデバイス
・アダプターは図１０に図示したような拡張カード上に
構成することができる。この拡張カードを図１１に図示
したようにマイクロコンピュータ内部の拡張スロットへ
挿入することができる。従来技術で周知のように、拡張
スロットは実際にはコンピュータのシステムバスに接続
するエッジコネクタである。拡張カードは図１０に示す
ように、接続しようとする各々の装置に１つづつの、複
数のＣコネクタ３４を含む。図５のユーザ論理回路が拡
張カード自体に位置している場合、拡張カードは各々の
装置に対して異なるインタフェースを提供する。各々の
インタフェースは図１０に示したＣコネクタの１つで表
現されている。

【０１０２】これ以外では、図５のデバイス・アダプタ
ー１６は図１１に示したようにコンピュータのシステム
基板上に装置することもできる。デバイス・アダプター
はシステムバス（即ち図５のバス１２）に直接接続す
る。装置は例えばリボンケーブルなどの従来の相互接続
技術を使用してシステム基板へ接続する。

【０１０３】図５の破線の囲み１６内部に図示したデバ
イス・アダプターは、接続する装置の個数が比較的少数
に制限されている場合、単一の集積回路（ＩＣ）または
複数チップモジュール（ＭＣＭ）に構成して、こうした
ＩＣまたはＭＣＭの利用可能なＩ／Ｏピンが過剰となら
ないようにすることができる。このＩＣまたはＭＣＭは
前述のように装置することができる（即ちシステム基板
上または拡張基板上に装置する）。

【０１０４】２．図５はバックエンド・インタフェース
を有する所定の装置を接続するために使用するユーザ論
理回路を示す。既存の装置はマクロと次のようにインタ
フェースさせることができる：Ａ．バスの既存の仕様をバックエンド・インタフェース
の仕様と置き換えるＢ．バックエンド・インタフェースの既存の仕様を装置
インタフェースの仕様と置き換えるファイルcycle ＿controller.vhdとbk＿end.vhd の変更
により（これらのファイルは後に示す表１及び表２に一
覧してある）これらの置き換えを行った後、バックエン
ド・インタフェースは装置の特性に適合するようにな
る。

【０１０５】３．デバイス・アダプターは図５の装置と
はバスでインタフェースしている。バスは異なる時刻に
各々のバッファと（バッファの各々のデータマネージャ
を経由して）通信する。

【０１０６】４．マクロの特定の特性が重要である。マ
クロはバックエンド・インタフェースと互換性がとれる
ようにデータマネージャ、バッファ、サイクル制御論理
回路の設計を作成する。バッファのパラメータが変化し
マクロを２回目に実行して、第２の機能ブロック論理回
路を作成した場合でも互換性は維持される。第２の回路
はバックエンド・インタフェース及びそれまでのサイク
ル制御論理回路と互換性を維持している。

【０１０７】５．マクロは以下のような種類のデータマ
ネージャの仕様を許容する：０バッファなし（ほとんどデータマネージャの機能
がない）バックエンド・スレーブ装置１双方向スレーブＤＭＡエンジン（ピア・ツー・ピ
アを含む）２バス１２へ書き込むためのスレーブＤＭＡエンジ
ン３バス１２から読み込むためのスレーブＤＭＡエン
ジン４バッファなしマスター、読み込みと書き出し（単
純なデータマネージャ機能）５バッファ付き読みとりマスター、ランダムアクセ
ス６バッファ付き読みとりマスター、順次アクセス７バッファ付き書き込みマスター、ランダムアクセ
ス８バッファ付き書き込みマスター、順次アクセス９バッファ付き双方向マスター、順次アクセス６．好適実施例において、バス１２はＰＣＩバスであっ
て、本明細書において背景資料として参照に含めてい
る、ＰＣＩ仕様書２．０版−１９９３年４月３０日付、
およびＰＣＩＩＤＥ追補０．６版（ＰＣＩＳＩＧ委
員会監修）−１９９４年１月１２日付（Peripheral Com
ponent Interconnect Specification Rev.2.0 - April
30, 1993 and PCI IDE Addendum Rev. 0.6 (in review
by PCI SIG Committee) - January 12, 1994 ）（両方
ともオレゴン州ヒルスボロー、エラム・ヤング・パーク
ウェイ北東５２００、ＰＣＩ専門グループ（PCI Specia
l Interest Group, 5200 N.E. Elam Young Parkway, Hi
llsboro, Oregon 97124）から入手可能）に更に詳細に
述べられているように、以下の信号を伝送する。

【０１０８】ＣＬＫ：ＰＣＩシステムクロック入力ＲＳＴ＃：ＰＣＩリセット。全てのＰＣＩ装置出力信号
は非同期的に３状態へ駆動されるＡＤ（３１：０）：多重化されたＰＣＩのアドレスとデ
ータＣ＿ＢＥ（３：０）：多重化されたＰＣＩのバス・コマ
ンドとバイト・イネーブルＰＡＲ：ＰＣＩパリティＦＲＡＭＥ＃：サイクル・フレーム。これは現在のバス
マスターにより駆動されバス・アクセスの開始と持続を
指定する。

【０１０９】ＩＲＤＹ＃：イニシエータ・レディ。開始
したバスマスターの現在のトランザクションデータ相を
完了し得る機能を表わす。データ相を完了させるには、
ＩＲＤＹ＃とＴＲＤＹ＃の両方がクロック端で活動状態
になる必要がある。

【０１１０】ＴＲＤＹ＃：ターゲット・レディ。ターゲ
ット・エージェントがトランザクションデータ相を完了
し得る能力を表す。データ相を完了させるには、ＩＲＤ
Ｙ＃とＴＲＤＹ＃双方が有効クロック上で活動状態にな
る必要がある。読み込みについては、ＴＲＤＹ＃はＡＤ
（３１：０）上の有効データを表わす。書き込みについ
ては、ＴＲＤＹ＃はターゲットがデータを受け入れでき
ることを表わす。

【０１１１】ＳＴＯＰ＃：停止。現在のトランザクショ
ンのイニシエータにトランザクション中止を要求する。

【０１１２】ＩＤＳＥＬ：選択装置の初期化。設定トラ
ンザクションのためのチップ選択として用いる。

【０１１３】ＤＥＶＳＥＬ＃：装置選択。ターゲット装
置がアドレスを復号しており現在のトランザクションの
ターゲットであることを表わす。

【０１１４】ＰＥＲＲ＃：パリティ・エラー。ＤＡＴＡ
パリティエラーのみを報告するために用いる。ＰＥＲＲ
＃はエージェントがＤＥＶＳＥＬを発行してトランザク
ションを宣言した後でのみ駆動し得る。

【０１１５】ＳＥＲＲ＃：システム・エラー。ＡＤＤＲ
ＥＳＳパリティエラーを報告するために用いる。特別サ
イクルはマクロが支持していないので、データパリティ
はこの信号を用いる特別サイクルで報告されない。

【０１１６】７．ＰＣＩ＿ＦＳＭ（有限状態マシン）モ
ジュールとの信号インタフェースは以下に示すとおりで
ある： PCI ＿CLK システムクロック（The System Clock）（PCI Bus appears synchronous） PCI ＿RST フロントエンドバスからのシステムリセット（The System Reset from front end bus） PCI ＿AD＿IN アドレスライン（Address Lines） PCI ＿AD＿OUT ” PCI ＿AD＿OEb ” PCI ＿CNTL＿BEb ＿IN コントロールライン（Control Lines） PCI ＿CNTL＿BEb ＿OUT ” PCI ＿CNTL＿BE＿OEb ” PCI＿FRAMEb＿IN バリッドサイクル（Valid Cycle） PCI ＿FRAMEb＿OUT ” PCI ＿FRAMEb＿OEb ” PCI ＿TRDYb ＿IN ターゲットレディ（Target Ready） PCI ＿TRDYb ＿OUT ” PCI ＿TRDYb ＿OEb ” PCI ＿IRDYb ＿IN イニシエーターレディ（Initiator Ready） PCI ＿IRDYb ＿OUT ” PCI ＿IRDYb ＿OEb ” PCI ＿STOP＿IN ターゲットターミネート（Target Terminates） PCI＿STOP＿OUT ” PCI ＿STOP＿OEb ” PCI ＿DEVSELb ＿IN デバイスセレクト（Device Select） PCI ＿DEVSELb ＿OUT ” PCI ＿DEVSELb ＿OEb ” PCI ＿IDSELb ＩＤセレクト（ID Select） PCI ＿LOCKb 排他的アクセスロック（Exclusive Access Lock ） PCI ＿PERRb ＿IN パリティエラー（Parity Error） PCI ＿PERRb ＿OUT ” PCI＿PERRb＿OEb ” PCI ＿SERRb ＿IN システムエラー（System Error） PCI ＿SERRb ＿OUT ” PCI ＿SERRb ＿OEb ” PCI ＿PAR ＿IN パリティ（Parity） PCI ＿PAR ＿OUT ” PCI ＿PAR ＿OEb ” ８．バックエンド・インタフェースは以下の信号を伝送
する： BK＿ADDR＿IN アドレスライン（Address Lines） BK＿ADDR＿OUT ” BK＿ADDR＿OUT＿EN ” BK＿DATA＿IN データライン（Data Lines） BK＿DATA＿OUT ” BK＿DATA＿OUT ＿EN ” BK＿BEb ＿IN バイトイネーブルライン（Byte Enable Lines ） BK＿BEb ＿OUT ” BK＿BYTE＿OUT ＿EN イネーブル・フォア・バイトライン（Enable for Byte Lines） BK＿AS＿IN アドレスストローブ（Address Strobe） BK＿AS＿OUT ” BK＿DS＿IN データストローブ（Data Strobe） BK＿DS＿OUT ” BK＿RD＿WRb ＿IN リードライトディレクション（Read/Write Direction） BK＿RD＿WRb ＿OUT ” BK＿MEM ＿IOb ＿IN メモリーＩ／Ｏ（Memory I/O） BK＿MEM ＿IOb ＿OUT ” BK＿C ＿Db＿IN コマンド／データ（Command/Data） BK＿C ＿Db＿OUT ” BK＿SLAVE＿CS スレーブチップセレクト（Slave Chip Select ） BK＿DRQ データリクエスト（Data Request） BK＿TC トランスファーカウント・コンプリート（Transfer Count Complete） BK＿REQ リクエストバス（Request Bus） BK＿GNT グラントバス（Grant Bus） BK＿RDY ＿IN レディ（Ready） BK＿RDY＿OUT ” BK＿HOLD ホールド（Hold） BK＿HLDA ホールドアクノレッジ（Hold Acknowledge） BK＿MASTER＿REQ マスターリクエスト（Master Request） BK＿MASTER＿GNT マスターグラント（Master Grant） BK＿RESTART リスタートデバイス（Restart Device） BK＿IRQ ＿HOLD＿OFF インターラプトホールドオフ（Interrupt Hold Off）９．以下の表１はマクロファイルのファイル階層を示し
たものである： −表１−（マクロモジュールの階層）ユーザーパラメーター選択ファイル（User parameter selection files）: pcimacro＿user＿params.vhd macro ＿pkg.vhd マクロ階層ファイル記述（Macro Hierarchy file description）: configured＿pci ＿macro.vhd - トッフ゜レヘ゛ルテ゛サ゛インファイル (TOP level design file) pci＿macro.vhd - フ゜ライマリーPCIマクロインターフェースレヘ゛ル (primary PCI Macro interface level) pci ＿fsm.vhd - PCIハ゛スフィニートステートマシーンレヘ゛ル (PCI Bus finite state machine level) address ＿counter.vhd - 32ヒ゛ットアト゛レスカウンター (32 bit address counter) devsel＿timer.vhd - テ゛ハ゛イスセレクトタイマー (Device Select Timer) parity36.vhd - ハ゜リティーシ゛ェネレータ(Parity Generator) target＿latency ＿timer.vhd - ターケ゛ットラテンシータイマー (Target Latency Timer) master＿state ＿machine.vhd - フロントエント゛マスターステートマシーン (Frontend Master State Machine) slave ＿state ＿machine.vhd - フロントエント゛スレーフ゛ステートマシーン (Front End Slave State Machine) config.vhd - コンフィキ゛ュレーションフ゛ロックレヘ゛ル -PCIスヘ゜シフィックレシ゛スタ (configuration block level - PCI Specific registers ) bist＿reg.vhd class ＿code＿reg.vhd command ＿reg.vhd device＿id＿reg.vhd header＿reg.vhd interrupt ＿line＿reg.vhd max ＿lat ＿reg.vhd min ＿gnat＿reg.vhd revision＿id＿reg.vhd status＿reg.vhd vendor＿id＿reg.vhd high＿bit ＿reg.vhd base＿address ＿reg.vhd rom ＿base＿address ＿reg.vhd control ＿reg.vhd master＿latency＿timer.vhd bk＿end.vhd - ハ゛ックエント゛インターフェースレヘ゛ル(backend interface level) data＿manager.vhd - テ゛ータマネシ゛ャーフ゛ロック(data manager block) burst ＿size＿cntr.vhd - ハ゛ーストトランスファーカウンター (Burst Transfer counter) next＿addr＿cmpr.vhd - ネクストアト゛レスコンハ゜レーター (Next address comparator) new ＿transfer＿counter.vhd - トランスファーカウンター (Transfer counter) dm＿bk＿sm.vhd - テ゛ータマネシ゛ャー・フ゛ロックエント゛・ステートマシン (data manager backend state machine) dm＿fe＿sm.vhd -テ゛ータマネシ゛ャー・フロントエント゛・ステートマシン (data manager frontend state machine) fifo.vhd - FIFOフ゛ロックレヘ゛ル(FIFO block level) dpr ＿gen.vhd - テ゛ュアルホ゜ートRAMシ゛ェネレータ (Dual Port RAM generator) pipeline＿block.vhd - テ゛ュアルホ゜ートRAMハ゜イフ゜ラインレシ゛ (Dual Port RAM pipeline regs) valid ＿data＿counter.vhd - ハ゛リット゛テ゛ータカウンタ (Valid data counter) address＿pointer.vhd - テ゛ュアルホ゜ートRAMアト゛レスホ゜インタ (Dual Port RAM address pointer) buffer＿element.vhd - ハ゛ッファ定義 memory＿element.vhd - メモリ定義 output＿latch.vhd - テ゛ュアルホ゜ートRAMからのテ゛ータハ゜スにおけるアウトフ゜ットラッチ new ＿fifo.vhd - FIFOインターフェース(FIFO interface) cycle ＿controller.vhd - サイクルコントローラレヘ゛ル (cycle controller level) cycler.vhd - サイクルコントローラー・ステートマシーンインターフェース (cycle controller state machine interface) cc＿bk＿sm.vhd - サイクルコントローラー・ハ゛ックエント゛ステートマシーン (cycle controller backend state machine) cc＿bypass＿sm.vhd - サイクルコントローラ・ハ゛イハ゜スコントローラ (cycle controller bypass controller) cc＿fe＿sm.vhd - サイクルコントローラー・フロントエント゛ステートマシーン (cycle controller front end state machine byte＿steering＿logic.vhd - ハ゛イトステアリンク゛ロシ゛ック (Byte Steering logic) ジェネラルコンフギュアードレジスタファイル（General Configured register files）: configurable＿bit ＿reg.vhd configurable＿dword ＿reg.vhd ミスク．Ｉ／Ｏ、ゲートレベル・ライブラリーファイルとクロックツリー・ファイル (Misc. I/O, gate level library files and clock tree files): clktree.vhd クロックツリーシ゛ェネレータインターフェース(Clock tree generator interface) signaltree.vhd シク゛ナルツリーシ゛ェネレータインターフェース(Signal tree generator interface) nan2.vhd ナント゛ケ゛ート(NAND gate) dffpq.vhd フリッフ゜フ゜ロッフ゜(flip-flop) dffrpq.vhd フリッフ゜フロッフ゜(flip-flop) dff ＿iobuf ＿iopd16 フリッフ゜フロッフ゜I/Oハ゛ッファセル(flip-flop I/O buffer cell) or2.vhd オアケ゛ート(OR gate) hbuf.vhd HBUFケ゛ート(HBUF gate) sbuf.vhd SBUFケ゛ート(SBUF gate) inbuf.vhd インフ゜ットハ゛ッファーケ゛ート(Input buffer gate) inpd.vhd インフ゜ットハ゜ット゛(Input pad) inv.vhd インハ゛ータケ゛ート(Inverter gate) iobuf.vhd I/Oハ゛ッファーケ゛ート(I/O buffer gate) iobufpci.vhd 特殊・PCI・ハ゜ット゛ハ゛ッファー(special PCI pad buffer) iopd16.vhd IOPD16 I/O セル(cell) iopd12sl.vhd IOPD12SL I/O セル(cell) iobuf ＿iopd12sl.vhd IOBUF + IOPD12SL セル(cell) iobuf ＿iopd16.vhd IOBUF + IOPD16 セル(cell) opd16.vhd OPD16 セル(cell) otpd16.vhd OTPD16 セル(cell) bus ＿hbuf.vhd ハ゛ス型HBUFセル(bused HBUF cell) bus ＿inbuf.vhd ハ゛ス型インフ゜ットハ゛ッファーセル(bused input buffer cells) bus ＿inpd.vhd ハ゛ス型インフ゜ットハ゜ット゛セル(bused input pad cells) bus ＿inv.vhd ハ゛ス型インハ゛ータセル(bused inverter cells) bus ＿opd16.vhd ハ゛ス型OPD16セル(bused OPD16 cells) iopdpci.vhd 特殊PCI・I/Oセル(Special PCI I/O cell) １０．以下の表２はマクロモジュールにおけるファイル
の動作の簡単な説明である。

【０１１７】−表２−（マクロモジュールの説明） address ＿counter.vhd ３２ビットカウンタ。３２ビット初期アドレスを読み込
むことができる。これが有効な場合、アドレス
を１つづつインクリメントする。読み込みとイ
ンクリメントはクロック刻時の時点でのみ発生する。

【０１１８】address ＿pointer.vhd ＦＩＦＯメモリー素子のためのアドレス論理回路を生成
する。

【０１１９】base＿address＿reg.vhd ＰＣＩ特有のｂａｓｅ＿ｒｅｇ用レジスタ bist＿reg.vhd ＰＣＩ特有のｂｉｓｔ用レジスタ bk＿end.vhd バックエンドインタフェースの記述。これらの信号全て
が同期である。 buffer＿element.vhd ＦＩＦＯブロックに付随させる何らかの論理を生成す
る。幾つかのデータ項目を保持するための空間と読み込
みと書き込みのための幾つかのaddress ＿pointer を生
成する。

【０１２０】burst ＿size＿cntr.vhd この８ビットカウンタは逆戻りまたは再試行されるバー
スト転送の長さを制御するために用いて、完了できる場
合には正しいカウントで継続できるようにする。

【０１２１】bus ＿hbuf.vhd ＨＢＵＦセル用のセルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１２２】bus ＿inbuf.vhd ＩＮＢＵＦセル用のセルライブラリ・ファイルで、シミ
ュレーションと合成のために用いる。

【０１２３】bus ＿inpd.vhd ＩＮＰＤセル用のセルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１２４】bus ＿inv.vhd ＩＮＶセル用のセルライブラリ・ファイルで、シミュレ
ーションと合成のために用いる。

【０１２５】bus＿opd16.vhd ＯＰＤ１６セル用のセルライブラリファイルで、シミュ
レーションと合成のために用いる。

【０１２６】byte＿steering＿logic.vhd バイトステアリング用のデータパスである。データバス
の全てのバイトのステアリングを取り扱う。

【０１２７】cc＿bk＿sm.vhd バックエンド・インタフェース用サイクル制御装置状態
マシンである。これの幾つかの部分はどのデータマネー
ジャを選択するかによって脱落する。

【０１２８】cc＿bypass＿sm.vhd サイクル制御装置バイパスモード状態マシンである。ど
のデータマネージャを選択するかによってこれの幾つか
の部分が脱落する。

【０１２９】cc＿fe＿sm.vhd サイクル制御装置フロントエンド状態マシンである。こ
れの幾つかの部分はどのデータマネージャを選択するか
によって脱落する。

【０１３０】class ＿code＿reg.vhd ＰＣＩ特有のclass ＿code用レジスタである。

【０１３１】clktree.vhd クロックツリー合成モジュールの基準である。

【０１３２】command ＿reg.vhd ＰＣＩ特有のコマンド用レジスタである。

【０１３３】config.vhd ＰＣＩ特有のバックエンド・インタフェース用設定ブロ
ックである。各々の装置に対して１つ存在する。付属装
置が現在のバストランザクションのターゲットかどうか
バスが決定できるようにするための情報を含む。
装置とそのデータマネージャ、各種ＩＤレジスタ、転
送バースト長、レテンシー・タイマーの値、な
どのアドレス範囲についての情報を含む。 configurab
le＿bit ＿reg.vhd 設定自在な幅を有する汎用レジスタである。リセット時
に０ビットまたは１ビットどちらで埋められるかも設定
自在である。

【０１３４】configurable＿dword ＿reg 設定自在な倍ワード長の汎用レジスタである。

【０１３５】configured＿pci ＿macro.vhd ＰＣＩマクロの下位部分の下位ブロックを生成する。

【０１３６】control.reg.vhd ＰＣＩ特有レジスタ。

【０１３７】cycle＿controller.vhd サイクル制御装置ブロックである。バッファブロックか
らバックエンド・インタフェースへの転送を制御する。

【０１３８】cycler.vhd バイト・ステアリング・サイクラー状態マシンである。
１つのバスから別のバスまたは異なる大きさを有するイ
ンタフェースへのデータのステアリングを制御する。

【０１３９】data＿manager.vhd データマネージャ・ブロックである。バッファブロック
からフロントエンド・バスへの転送を制御する。

【０１４０】device＿id＿reg.vhd ＰＣＩ特有の１６ビット読み出し専用レジスタでこの装
置のＩＤを含む。

【０１４１】devsel＿timer.vhd ＰＣＩ特有のカウンタである。

【０１４２】dff ＿iobuf ＿iopd16.vhd フリップフロップＩ／Ｏバッファセル用セルライブラリ
・ファイルで、シミュレーションと合成のために用い
る。

【０１４３】dffpq.vhd フリップフロップセル用セルライブラリ・ファイルで、
シミュレーションと合成のために用いる。

【０１４４】dffrpq.vhd フリップフロップセル用セルライブラリ・ファイルで、
シミュレーションと合成のために用いる。

【０１４５】dm＿bk＿sm.vhd データマネージャ・バックエンド状態マシンである。ど
の種類のデータマネージャを選択したかによって別の状
態マシンを構築できる。

【０１４６】dm＿fe＿sm.vhd データマネージャ・フロントエンド状態マシンである。
どの種類のデータマネージャを選択したかによって別の
状態マシンを構築できる。

【０１４７】dpr ＿gen.vhd ２重ポートＲＡＭ（デュアルポートＲＡＭという）であ
る。２つのことを一度にアクセスできる所定の大きさの
ＲＡＭを生成する。

【０１４８】fifo.vhd 単一または複数ＦＩＦＯバッファ構成のための制御論理
全てを含むＦＩＦＯブロックの全体である。

【０１４９】hbuf.vhd バッファセル用セルライブラリ・ファイルで、シミュレ
ーションと合成のために用いる。

【０１５０】header＿reg.vhd ＰＣＩ特有のデバイス・ヘッダ・レジスタである。

【０１５１】high＿bit ＿reg.vhd ７から幾つかのビットへ下降するビット数が定義され、
残りビット数が０となるような８ビットレジスタを生成
する。

【０１５２】inbuf.vhd 入力バッファセル用セルライブラリ・ファイルで、シミ
ュレーションと合成のために用いる。

【０１５３】inpd.vhd 入力パッドセル用セルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１５４】interrupt ＿line＿reg.vhd ＰＣＩ特有の割り込み線レジスタである。

【０１５５】interrupt＿pin＿reg.vhd ＰＣＩ特有の割り込みピンレジスタである。

【０１５６】inv.vhd インバータセル用セルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１５７】iobuf.vhd Ｉ／Ｏバッファセル用セルライブラリ・ファイルで、シ
ミュレーションと合成のために用いる。

【０１５８】iobuf ＿iopd12sl.vhd バッファＩ／Ｏパッドセル用セルライブラリ・ファイル
で、シミュレーションと合成のために用いる。

【０１５９】iobuf ＿iopd16.vhd バッファＩ／Ｏパッドセル用セルライブラリ・ファイル
で、シミュレーションと合成のために用いる。

【０１６０】iobufpci.vhd ＰＣＩＩ／Ｏバッファセル用セルライブラリ・ファイル
で、シミュレーションと合成のために用いる。

【０１６１】iopd12sl.vhd Ｉ／Ｏパッドセル用セルライブラリ・ファイルで、シミ
ュレーションと合成のために用いる。

【０１６２】iopd16.vhd Ｉ／Ｏパッドセル用セルライブラリ・ファイルで、シミ
ュレーションと合成のために用いる。

【０１６３】iopdpci.vhd ＰＣＩＩ／Ｏパッドセル用セルライブラリ・ファイル
で、シミュレーションと合成のために用いる。

【０１６４】macro＿pkg.vhd 可能なパラメータのアレイと関数とのアレイと、これら
に対応する定数名を含む。各種パラメータ用の多数の初
期設定値を含む。また残りのモジュール全てで使用する
論理関数、算術関数、増分関数、変換関数も含む。

【０１６５】master＿latency ＿timer.vhd ＰＣＩ特有のカウンタで、リセットされた場合または無
効になった後で有効になったときに０から計数を始め
る。このタイマーの利用者が提供する８ビット値からな
るMSTR＿LAT ＿TIME（マスター・レテンシー時刻）
に達するまで計数を続ける。この数値に達するとTI
ME＿OUT 信号が有効になり計数が停止する。

【０１６６】master＿state ＿machine.vhd 有限状態マシンのフロントエンド・マスター部分で、バ
スと通信する。 max ＿lat ＿reg.vhd ＰＣＩ特有のｍａｘ＿ｌａｔ用レジスタである。

【０１６７】memory＿element.vhd メモリーのチャンクを生成し、十分小さい場合にはフリ
ップフロップからまたはそれ以外の場合にはデュアルー
トＲＡＭからのどちらかからこれを構築する。

【０１６８】min ＿gnt ＿reg.vhd ＰＣＩ特有のｍｉｎ＿ｇｎｔ用レジスタである。

【０１６９】miscelaneous＿configuration ＿regs.vhd 装置が使用する余分なＰＣＩ特有設定レジスタの生成を
可能にする。何も指定されていなければ何も生成しな
い。

【０１７０】nan2.vhd ＮＡＮＤゲートセル用セルライブラリ・ファイルで、シ
ミュレーションと合成のために用いる。

【０１７１】new ＿fifo.vhd ＦＩＦＯインタフェース。

【０１７２】new ＿transfer＿counter.vhd データ転送の基礎とするためにデータマネージャで使用
するカウンタ。 next＿addr＿cmpr.vhd 入力バスからの次のアドレスを予測された次のアドレス
と比較するための構造を含む。またバックエンド装置の
ための次のバス転送の現在のアドレスも含む。

【０１７３】opd16.vhd ＯＰＤ１６セル用セルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１７４】or2.vhd ＯＲゲートセル用セルライブラリ・ファイルで、シミュ
レーションと合成のために用いる。

【０１７５】otpd16.vhd ＯＴＰＤ１６セル用セルライブラリ・ファイルで、シミ
ュレーションと合成のために用いる。

【０１７６】output＿latch.vhd ＦＩＦＯ２重ポートＲＡＭ出力からデータを受け取る出
力ラッチである。

【０１７７】parity36.vhd ３２ビットデータ入力及び４ビットの命令入力を受け取
りこれらから単一のパリティビットを生成する。このビ
ットはデータと命令入力内の１のビットの総数が奇数の
場合には１となり、偶数の場合には０となる。 pci ＿fsm.vhd ＰＣＩバス有限状態マシンモジュールで、マスター、ス
レーブ、パリティ、およびaddress ＿counter を内包し
てＰＣＩバスへのインタフェースを形成する。

【０１７８】pci ＿macro.vhd 内部信号は本明細書に記述してある。この１次モジュー
ルは他の全ての下位部分（ＦＩＦＯ、サイクル制御装
置、データマネージャ、バックエンド・インタフェー
ス、バイト・ステアリング、有限状態マシン）を呼び出
す。

【０１７９】pcimacro＿user＿params.vhd 各種下位部分のための利用者が選択自在なパラメータの
定義を含み、これに従ってバックエンド・インタフェー
スの種類を選択する。

【０１８０】pipeline＿block.vhd ＦＩＦＯの一部でデュアルポートＲＡＭのパイプライン
レジスタを含む。

【０１８１】revision＿id＿reg.vhd ＰＣＩ特有の８ビット読み出し専用レジスタで、この版
の幾つかの識別子を含む。

【０１８２】rom＿base＿address＿reg.vhd ＲＯＭのベースアドレス用のＰＣＩ特有の３２ビットレ
ジスタである。 sbuf.vhd バッファセル用セルライブラリ・ファイルで、シミュレ
ーションと合成のために用いる。

【０１８３】scan＿pci ＿macro.vhd configured＿pci ＿macro.vhd ファイルと同じだが、走
査試験用に設定される。このファイルは走査試験回路を
含めることが所望される場合にscan＿pci ＿macro の代
わりに使用する。

【０１８４】signaltree.vhd シグナルツリーセル用セルライブラリ・ファイルで、シ
ミュレーションと合成のために用いる。

【０１８５】slave ＿state ＿machine.vhd 有限状態マシンのスレーブ部分で、バスと通信する。

【０１８６】status＿reg.vhd この１６ビットレジスタは装置から発行されたかまたは
バックエンド・スレーブ装置から受信した中断バスサイ
クルを反映する。またバックエンド・マスター装置のマ
スターが中断したバスサイクルも反映する。このレジス
タを読み出すことでビットの値が得られる。書き込みの
場合、１が書き込まれたこのレジスタのどのビットも０
にリセットされる。

【０１８７】target＿latency ＿timer.vhd このＰＣＩ特有のカウンタはリセットされた場合または
無効にされた後で有効になった場合に８にリセットされ
る。これが０に到達すると、TIME＿OUT 信号が有効にな
る。

【０１８８】valid ＿data＿counter.vhd ＦＩＦＯブロックの一部である。これの機能はバッファ
内の次の空のセルがどこにあるかの決定に関係する。

【０１８９】vendor＿id＿reg.vhd このＰＣＩ特有の１６ビット読み出し専用レジスタはこ
の部分の特定のベンダーのＩＤ（例えばデバイス・アダ
プター・チップまたはカード）を含む。

【０１９０】

【発明の効果】要約すると、装置をコンピュータ内のシ
ステムバスなどのバスへ接続できるようにする電子回路
を製造するための方法ならびにその装置を説明した。本
発明は前記装置を前記バスへインタフェースするデバイ
ス・アダプターを設定するため利用者の指定したパラメ
ータを受け取り、この後利用者の指定した該パラメータ
に基づいてカスタマイズされたデバイス・アダプターを
生成する。プログラム自在な共通の設計マクロを使用す
ることにより、利用者は複数の異なる装置をバスに接続
するためのカスタム・デバイス・アダプターを簡単に特
定し生成することができる。得られたアダプターの構造
においては複数の異なる装置が単一のデバイス・アダプ
ター集積回路またはカードによりコンピュータバスとイ
ンタフェースできるようになる。

【０１９１】本発明の趣旨と範囲から逸脱することなく
多数の置換と変更を行うことができる。添付の請求の範
囲に定めたとおりの本発明が特許請求により保護される
ことが望ましい。

【図面の簡単な説明】

【図１】データ転送における簡略化したバスを示す。

【図２】３２ビット幅のバスから８ビットのデータイ
ンタフェースを有する受信装置へデータを転送する簡単
な方法を示す。

【図３】図２の方法をバッファの使用でどのように改
善できるかを示す。

【図４】本発明の１つの態様の概略を示す。

【図５】本発明の１つの態様の更に詳細な概略を示
す。

【図６】データと制御を分離した内部インタフェース
を示す。

【図７】一方向の読み書きに設定したバッファを示
す。

【図８】読み取り用と書き込み用のバッファを分離設
定したバッファを示す。

【図９】ピンポン方式または循環バッファとして設定
した複数のバッファを示す。

【図１０】図５に示したデバイス・アダプター装置を
含むコンピュータ用システム基板を示す。

【図１１】図５に図示したデバイス・アダプター装置
を含むコンピュータ用拡張基板を示す。

【図１２】微調整自在なマクロを用いる集積回路の設
計製造の処理の流れ図である。

【符号の説明】

１２バス１３外部バスインタフェース１４装置１５内部バス１６デバイス・アダプター１８サブアダプター２０データマネージャ２２バッファ２４サイクル制御装置２５データパス２６ユーザ論理回路２７制御パス２８バックエンド・インタフェース２９エクスポートＩ／Ｆ３０有限状態マシン３２内部バス３４Ｃコネクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアムディー．アイゼンバーグアメリカ合衆国コロラド州 80526 フォートコリンズサンダルウッドレイン 1937

Claims

【特許請求の範囲】

【請求項１】バスを装置に接続するためのアダプター
の論理表現を作成するための自動化装置であって、前記アダプターの特性を特定するための手段と、前記アダプターの前記論理表現を表わすデータベースを
作成するための手段を含むことを特徴とする微調整自在
な接続アダプター生成自動化装置。
【請求項２】前記特性は装置インタフェースの幅と、バッファの大きさとを含むことを特徴とする請求項１に
記載の微調整自在な接続アダプター生成自動化装置。
【請求項３】前記論理表現はゲートレベルの形式でネ
ットリストの態様を成すことを特徴とする請求項１に記
載の微調整自在な接続アダプター生成自動化装置。
【請求項４】コンピュータバスと装置の間の通信を容
易にするアダプターのための生成装置であって、前記アダプターの特性を表わすデータを受け取るための
手段と、前記受け取ったデータに基づいて前記アダプターの表現
を合成するための手段とを含むことを特徴とする生成装
置。
【請求項５】前記受け取ったデータが装置インタフェ
ースの幅とバッファの大きさのいずれかを表わすことを
特徴とする請求項４に記載の生成装置。
【請求項６】バスと装置の間のアダプターとして機能
する電子回路を生成するための方法であって、コンパイラで使用するための電子回路のパラメータを指
定する段階と、汎用マクロをコンパイルして前記電子回路を表わすデー
タベースを作成する段階とを含むことを特徴とする電子
回路生成方法。
【請求項７】前記パラメータは装置インタフェースの
幅とバッファの大きさのいずれかを特定することを特徴
とする請求項６に記載の電子回路生成方法。
【請求項８】前記電子回路のコンピュータによるシミ
ュレーションを行う段階をさらに含むことを特徴とする
請求項６に記載の電子回路生成方法。
【請求項９】前記データベースに基づいてコンピュー
タによるルーティングを行う段階をさらに含むことを特
徴とする請求項６に記載の電子回路生成方法。
【請求項１０】前記ルーティングに基づいて集積回路
のマスクを作成する段階をさらに含むことを特徴とする
請求項９に記載の電子回路生成方法。
【請求項１１】バスを装置に接続するため請求項６の
方法に従って用意したアダプター。
【請求項１２】請求項６の方法に従って用意され、複
数の装置をコンピュータバスに適合させるためのアダプ
ター手段を含むコンピュータ用バスインタフェースであ
って、前記アダプター手段はデータを格納するための各
々の装置のバッファ手段と、前記バッファ手段と前記バスの間のデータ転送を制御す
るための各々のバッファ手段のデータマネージャと、前記バッファ手段と各々の装置との間のデータ転送を制
御するための各々のバッファ手段の制御手段とを含むこ
とを特徴とするインタフェース。
【請求項１３】コンピュータ内のバスに接続する拡張
スロットを有する前記コンピュータにおいて、請求項６
に従って用意され、前記拡張スロットと通信するための
アダプターカードを含む装置であって、前記アダプター
カードは各々の装置のためのデータを各々が格納する複
数のバッファ手段と、前記複数のバッファ手段を前記バスに多重化するための
手段とを含むことを特徴とする装置。
【請求項１４】請求項６の方法に従って用意され、複
数の装置をバスに接続するための装置であって、前記バスとは異なる特性を有するバックエンド・インタ
フェースと、前記バックエンド・インタフェースを前記バスへ接続す
るためのインタフェース論理回路であって、前記バック
エンド・インタフェースを前記バスへ結合する複数の装
置サブアダプターを含み、前記複数の装置サブアダプタ
ーの少なくとも１つは（ｉ）１つまたはそれ以上のバッファと、（ｉｉ）前記バスと前記１つまたはそれ以上のバッファ
との間のデータ転送を制御するためのデータマネージャ
と、（ｉｉｉ）前記バックエンド・インタフェースと前記１
つまたはそれ以上のバッファとの間のデータ転送を制御
するための制御装置とを含むことを特徴とする装置。
【請求項１５】請求項６の方法に従って用意され、バ
スを有するコンピュータにおいて使用するための電子カ
ードであって、少なくとも１つのサブアダプターがバッファと前記バッ
ファ内へ前記バスからのデータを転送するためのデータ
マネージャと、前記各々のバッファからのデータをバックエンド・イン
タフェースへ転送するための制御装置とを含む複数の装
置サブアダプターと、単一個のデータマネージャだけが任意の時刻に前記バス
と通信できるようにする調停回路とを含むことを特徴と
するカード。
【請求項１６】前記調停回路が状態マシンであること
を特徴とする請求項１５に記載の電子カード。
【請求項１７】複数の装置をコンピュータバスに適合
させるためのアダプター手段を含むコンピュータ用バス
インタフェースであって、前記アダプター手段は、データを格納するための各々の装置のバッファ手段と、前記バッファ手段と前記バスの間のデータ転送を制御す
るための各々のバッファ手段のデータマネージャと、前記バッファ手段と各々の装置との間のデータ転送を制
御するための各々のバッファ手段の制御手段とを含むこ
とを特徴とするインタフェース。
【請求項１８】コンピュータ内のバスに接続する拡張
スロットを有する前記コンピュータにおいて、前記拡張
スロットと通信するためのアダプターカードを含む装置
であって、前記アダプターカードは各々の装置のための
データを各々が格納する複数のバッファ手段と、前記複数のバッファ手段を前記バスに多重化するための
手段とを含むことを特徴とする装置。
【請求項１９】複数の装置をバスに接続するための装
置であって、前記バスとは異なる特性を有するバックエンド・インタ
フェースと、前記バックエンド・インタフェースを前記バスへ接続す
るためのインタフェース論理回路であって、前記バック
エンド・インタフェースを前記バスへ結合する複数の装
置サブアダプターを含み、前記複数の装置サブアダプタ
ーの少なくとも１つは（ｉ）１つまたはそれ以上のバッファと、（ｉｉ）前記バスと前記１つまたはそれ以上のバッファ
との間のデータ転送を制御するためのデータマネージャ
と、（ｉｉｉ）前記バックエンド・インタフェースと前記１
つまたはそれ以上のバッファとの間のデータ転送を制御
するための制御装置とを含むことを特徴とする装置。
【請求項２０】バスを有するコンピュータにおいて使
用するための電子カードであって、少なくとも１つのサブアダプターがバッファと前記バッ
ファ内へ前記バスからのデータを転送するためのデータ
マネージャと、前記各々のバッファからのデータをバックエンド・イン
タフェースへ転送するための制御装置とを含む複数の装
置サブアダプターと、単一個のデータマネージャだけが任意の時刻に前記バス
と通信できるようにする調停回路とを含むことを特徴と
するカード。
【請求項２１】前記調停回路が状態マシンであること
を特徴とする請求項２０に記載の電子カード。