JPS6136859A

JPS6136859A - インタフエ−ス制御装置

Info

Publication number: JPS6136859A
Application number: JP16041484A
Authority: JP
Inventors: Tatsuo Noguchi; 野口　辰生
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-07-30
Filing date: 1984-07-30
Publication date: 1986-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する技術分野本発明は、データ処理システムのインクフェース制御装
置に関し、特に、データ処理システムの記憶装置と共通
入出力バス等を介して接続され、当該インタフェース制
御装置に接続されている不特定の外部装置と、前記記憶
装置とのデータ転送を制御する汎用インタフェース制御
装置に関するものである。

従来技術の説明従来、この糧のインタフェース制御装置は、外部装置と
のインタフェースでの一度に転送できるデータビット幅
は固定であった。そのために、インタフェース制御装置
に接続される外部装置は、外部装置内でのデータ処理の
ビット幅と前記インタフェースのデータビット幅が異な
る揚台、データを分解または再編成する必要があった。

例えば、インタフェース制御装置のデータビット幅が１
６ビツトであシ、外部装置のデータ処理ビット幅が８ビ
ツトで行なわれているとする。

外部装置からインタフェース制御装置へデータ転送する
場合、外部装置は８ビツトのデータ２個を１つの１６ビ
ツトデータとしてインタフェース制御装置へ転送しなけ
ればならない。筐だ、インタフェース制御装置から外部
装置へのデータ転送の場合、外部装置は受取った１６ビ
ツトのデータを８ビツトずつに分解した後でデータ処理
を行なわなければならなかった。

また、この外部装置を使ってデータ転送も８ビツトで行
ないたい時には、データビット幅が８ビツトであるイン
タフェース制御装置を用意しなくてはならなかった。

以上の様Ｋ、データ処理装置に外部装置を接続する場合
、その外部装置に適したデータ転送ビット幅を持つイン
タフェース制御装置を用意しなければならず、複数の種
類の外部装置を接続する場合には、各々に適したデータ
ビット幅を持つインク７エース制御装置を用意しなけれ
ばならなかった。

発明の目的本発明は従来の上記欠点を解消する為になされたもので
あシ、従って本発明の目的は、インタフェース制御装置
忙おいて、当該インタフェースに接続されている外部装
置と当該インタフェース制御装置とのデータ転送のデー
タビット幅を可変にすることにより、１つのインタフェ
ース制御装置に、データ転送のデータビット幅が異なる
複数種類の外部装置のいずれも接続が可能とすることに
ある。

発明の構成上記目的を達成する為に、本発明に係るインタフェース
制御装置は、データ処理システムの記憶装置及び中央処
理装置に共通入出力バス又は専用入出力バスを介して接
続され、また一方外部装置とも接続され、前記外部装置
と前記外部装置とのＤＭＡ転送を制御するインタフェー
ス制ｍ装置において、前記外部装置とのインタフェース
のデータビット幅を切換えるためのデータビット幅切換
回路と、前記記憶装置と前記外部装置とのＤＭＡ転送の
データを格納するためのバッファレジスタと、前記バッ
ファレジスタへの入力データを選択する丸めのデータセ
レクト回路と、前記バッファレジスタの出力データを選
択するためのデータセレクト回路と、前記バッファレジ
スタ及びデータセレクト回路を制御するためのデータ転
送制御回路とを有して構成され、前記外部装置とのイン
タフェースのデータビット幅を可変とすることを可能と
する。

発明の詳細な説明次に本発明をその好ましい一実施例について図面を参照
しながら詳細に説明する。

第１図は本発明のインタフェース制御装置を用いたデー
タ処理装置の一例を示すブロック図である。

本発明のインタフェース制御装置１４０は共通入出力バ
ス１１０を介して中央処理装置１２０及び記憶装置１３
０に接続されている。

また、インタフェース制御装置１４０は外部装置１５０
、または１５１、または１５２に接続ケーブル１６０あ
るいは１６１あるいは１６２によシ、データ処理システ
ムの使用目的によっていずれか１つが接続される。

第１図のデータ処理システムにおいて、共通入出力バス
１１０のデータビット数を仮に３２ビツト、外部装置１
５０　、１５１　、１５２のインタツースのデータビッ
ト幅を仮にそれぞれ、８ビツト、１６ビツト。

五ビットとする。

まず初めに１インタフエース制御装置１４０に外部、装
置１５０が接続されている場合を説明する。記憶装置１
３０から外部装置１５０へのデータ転送の場合、インタ
フェース制御装置１４０は、記憶装置１３０から転送さ
れて来たｎビットのデータを８ビツトずつ４個のデータ
に分解し、順次外部装置１５０へ転送する。また、外部
装置１５０から記憶装置１３０へのデータ転送の場合、
インタフェース制御装置１４０は外部装置１５０から転
送されて来る８ビツトデータを４個結合して１つの兇ビ
ットデータとして記憶装置１３０へ転送する。

次に、インタフェース制御装置１４０に外部装置１５１
が接続されている場合を説明する。記憶装置１３０から
外部装置１５１へのデータ転送の場合、インタフェース
制御装置１４０は記憶装置１３０から転送されて来た３
２ビツトデータを１６ビツトずつ２個のデータに分解し
、それぞれ順次外部装置１５１へ転送する。筐た、外部
装置１５１から記憶装置１３０へのデータ転送の場合に
は、インタフェース制御装置１４０は外部装置１５１か
ら転送されてくる１６ビツトのデータを２個結合し、一
つの３２ビツトデータとして記憶装ｆ！ｆｆ１１３０へ
転送する。

最後に、インタフェース制御装置１４０に外部装置１５
２が接続されている場合にりいて説明する。

この時、インタフェース制御装置１４０は、前述の様な
データの分解及び結合は行なわず、記憶装置１３０から
転送されてくる３２ビツトデータはそのまま外部装置１
５２へ転送し、また、外部装置１５２から転送されてく
る３２ビツトデータは、そのまま記憶装置１３０へと転
送する。

以上、説明した様Ｋ、本発明のインタフェース制御装置
を使用したデータ処理システムでは、一つのインタフェ
ース制御装置のみで、異なったデータビット幅のデータ
転送を行なう二つ以上の種類の外部装置を接続すること
ができる。

次に本発明のインタフェース制御装置の実施例について
説明する。

第２図は外部装置側インタフェースのデータビット幅を
１６ビツトと３２ビツトに切換えられる様にしたインタ
フェース制御装置の一実施例を示すブロック構成図であ
る。

、インタフェース制御装置２０１（第１図のインタフェ
ース制御装置１４０）は共通入出力バス２００（第１図
の共通入出力バス１１０）及び外部装置２０２（第１図
の外部装置１５０　、１５１又は１５２）に接続されて
いる。共通入出力バス２００から入力されるデータは、
共通入出カバスインタフエース制御回路２１０を介して
、上位データ２６１は上位レジスタ２２０へ、下位デー
タ２６２は下位レジスタ２２１へそれぞれ格納される。

そして上位レジスタ２２０の格納データ２６３及び下位
レジスタ２２１の格納データ２６４は、セレクト回路２
３０及びドライバ／レシーバ回路２４０又はドライバ／
レシーバ回路２４１を介して外部装置２０２へ出力され
る。外部装置２０２からの入力データ２６７及び２６８
はドライバ／レシーバ回路２４０及び２４１、セレクト
回路２３１を介して、上位レジスタ２２２及び下位レジ
スタ２２３へ格納される。そして、上位レジスタ２２２
の格納データ２７２及び下位レジスタ２２３の格納デー
タ２７３は共通入出カバスインタフエース制御回路２１
０を介して共通入出力バス２００へ出力される。

データ２６０は双方同性３２ビツトデータ、データ２６
１、２６２．２６３．２６４．２６５．２６９．２７０
，２７１゜２７２　、　２７３は１６ピツトデータ、デ
ータ２６７及び２６８は双方向性１６ビツトデータであ
る。１だ、データビット幅切換回路２５０はスイッチ等
によりデータビット幅を切換える回路であり、データ転
送制御回路２５１は、セレクト回路２３０及び２３１を
制御する回路である。

初めに１外部装置側インタフェースのデータビット幅が
３２ビツトの場合を説明する。

データビット幅切換回路２５０により、３２ビツトモー
ドが選択されるとデータセレクト回路２３０は上位レジ
スタ２２０の格納データ２６３を常に選択し、セレクト
回路２３１はドライバ／レシーバ回路２４１のデータ２
７０を常に選択する様に、データ転送制御回路２５１に
より制御される。

３２ビツトモードの場合、共通入出力バス２００から入
力される３２ビツトデータは上位１６ビツトのデータ２
６１は上位レジスタ２２０へ、下位１６ビツトのデータ
２６２は下位レジスタへ格納される。七し２て、上位レ
ジスタ２２０　Ｋ格納でれた上位データ２６３はセレク
ト回路２３０及びドライバ／レシーバ回路２４０を通っ
て、外部装置２０２へ出力される。また、下位レジスタ
２２１の格納データ２６４は、ドライバ／レシーバ回路
２４１を通して外部装置２０２へ出力される。

外部装置２０２より入力される上位１６ビツトのデータ
２６７はドライバ／レシーバ回路２４０を通して上位レ
ジスタ２２２へ格納される。また下位１６ビツトのデー
タ２６８はドライバ／レシーバ回路２４１及びセレクト
回路２３１を通して下位レジスタ２２３へ格納される。

そして、上位レジスタ２２２のＩＭデ−タ２７２及び下
位レジスタ２２３の格納データ２７３は共通入出カバス
インタフエース制御回路２１０を介して共通入出力バス
２００へ出力される。

次に、外部装置側インタフェースのデータビット幅が１
６ビツトの場合を説明する。データビット幅切換回路２
５０により１６ビツトモードが選択されると、セレクト
回路２３０は上位レジスタ２２０の格納データ２６３及
び下位レジスタ２２１の格納データ２６４を交互に選択
し、またセレクト回路２３１はドライノ／レシーバ回路
２４０のデータ２６９を選択する様Ｋ、データ転送制御
回路２５１により制御される。

１６ビツトモードの場合、共通入出力バス２００からの
入力データ２６０は、上位１６ビツトのデータは上位レ
ジスタ２２０へ、下位１６ビツトデータ２６２は下位レ
ジスタ２２１へ格納される。

上位レジスタ２２０の格納データ２６３及び下位レジス
タ２２１の格納データ２６４は、セレクト回路２３０に
より交互に選択され、ドライバ／レシーバ回路２４０を
通して外部装置２０２へと出力される。

外部装＠　２０２からの１６ビツトの入力データ２６７
は、ドライバ／レシーバ回路２４０を介して、上位レジ
スタ２２２又は下位レジスタ２２３へ格納される。

この場合、まず、１６ビツトの入力データが上位レジス
タ２２２へ格納され、そして次の１６ビツトデータがセ
レクト回路２２３を通して下位レジスタ２２３へ格納さ
れる。そして、上位レジスタ２２２の格納データ２７２
及び下位レジスタ２２３の格納データ２７３が共通入出
カバスインタフエース制御回路を介して、共通入出力バ
ス２００へｎビット出力データ２６０として出力される
。

以上説明した様に、第２図のインタフェース制御回路で
は、データビット幅切換回路により、外部装置側インタ
フェースのデータビット幅を３２ビツトまたは１６ビツ
トに切換えることができる。

発明の詳細な説明したように、本発明の様に１インタフエース制御
装置において、外部装置側インタフェースのデータビッ
ト数を可変とすることＫより、一つのインタフェース制
御装置にデータビット数の異なる外部装置を接続するこ
とができ、データ処理システムの構成を容易にする効果
が得られる。

【図面の簡単な説明】

第１図は本発明に係るインタフェース制御装置を用いた
データ処理の一例を示すブロック図である。１１０・・・共通入出力バス、１２０・・・中央処理装
置、１３０・・・記憶装置、１４０・・・インタフェー
ス制御装置、１５０　、　１５１　、　１５２・・・外
部装置、１６０　、　１６１　、　１６２・・・接続ケ
ーブル第２図は本発明に係るインタフェース制御装置の一実施
例を示すブロック構成図である。

Claims

【特許請求の範囲】

データ処理システムの記憶装置及び中央処理装置に共通
入出力バス又は専用入出力バスを介して接続され、また
一方外部装置とも接続され、前記記憶装置と前記外部装
置とのＤＭＡ転送を制御するインタフエース制御装置に
おいて、前記外部装置とのインタフエースのデータビツ
ト幅を切換えるためのデータビツト幅切換回路と、前記
記憶装置と前記外部装置とのＤＭＡ転送のデータを格納
するためのバツフアレジスタと、前記バツフアレジスタ
への入力データを切換えるためのデータセレクト回路と
、前記バツフアレジスタの出力データを選択するための
データセレクト回路と、前記バツフアレジスタ及びデー
タセレクト回路を制御するためのデータ転送制御回路と
を有し、前記外部装置とのインタフエースのデータビツ
ト幅を可変とすることを可能としたインタフエース制御
装置。