JPH07326758A - 横形ｍｏｓ電界効果トランジスタ - Google Patents
横形ｍｏｓ電界効果トランジスタInfo
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- JPH07326758A JPH07326758A JP13963594A JP13963594A JPH07326758A JP H07326758 A JPH07326758 A JP H07326758A JP 13963594 A JP13963594 A JP 13963594A JP 13963594 A JP13963594 A JP 13963594A JP H07326758 A JPH07326758 A JP H07326758A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 オフセットゲート領域とドレイン領域間の接
合に生じる高電界を抑制して高いドレイン耐圧を得る。 【構成】 基板１の埋め込み絶縁層２上に半導体活性領
域１３ａを形成する。半導体活性領域１３ａは、ソース
領域３、ドレイン領域４、チャネル領域５、オフセット
ゲート領域６ａ、及びオフセットゲート領域１６からな
る。このオフセットゲート領域１６はドレイン領域４と
分離領域１４との間に形成される。これにより、ドレイ
ン領域４側のオフセットゲート領域に生じる電界の強度
を低下させることができ、高いドレイン耐圧を得られる
横形ＭＯＳ電界効果トランジスタを実現できる。
合に生じる高電界を抑制して高いドレイン耐圧を得る。 【構成】 基板１の埋め込み絶縁層２上に半導体活性領
域１３ａを形成する。半導体活性領域１３ａは、ソース
領域３、ドレイン領域４、チャネル領域５、オフセット
ゲート領域６ａ、及びオフセットゲート領域１６からな
る。このオフセットゲート領域１６はドレイン領域４と
分離領域１４との間に形成される。これにより、ドレイ
ン領域４側のオフセットゲート領域に生じる電界の強度
を低下させることができ、高いドレイン耐圧を得られる
横形ＭＯＳ電界効果トランジスタを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Silicon On I
nsulator）基板上に形成される高耐圧・大電流容量の横
形ＭＯＳ電界効果トランジスタに関するものである。
nsulator）基板上に形成される高耐圧・大電流容量の横
形ＭＯＳ電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図１０はＳＯＩ基板上に形成された従来
の横形ＭＯＳ電界効果トランジスタの断面図、図１１は
このトランジスタにトレンチ分離技術を適用してセル間
分離を行った横形ＭＯＳ電界効果トランジスタの鳥かん
図である。図１０において、１は厚さが４００〜７００
μｍの単結晶シリコン、ポリシリコン、ダイヤモンド、
シリコンカーバイド、または窒化アルミニウムからなる
基板、２は厚さが０．０５〜４μｍの酸化シリコン、窒
化シリコン、ＳｉＯＮ、フッ化カルシウム、アルミナ、
又は５酸化タンタルからなる埋め込み絶縁層、３はｎ+
型シリコンからなるソース領域、４はｎ+ 型シリコンか
らなるドレイン領域、５はＰ型シリコンからなるチャネ
ル領域、６はｎ- 型シリコンからなるオフセットゲート
領域である。
の横形ＭＯＳ電界効果トランジスタの断面図、図１１は
このトランジスタにトレンチ分離技術を適用してセル間
分離を行った横形ＭＯＳ電界効果トランジスタの鳥かん
図である。図１０において、１は厚さが４００〜７００
μｍの単結晶シリコン、ポリシリコン、ダイヤモンド、
シリコンカーバイド、または窒化アルミニウムからなる
基板、２は厚さが０．０５〜４μｍの酸化シリコン、窒
化シリコン、ＳｉＯＮ、フッ化カルシウム、アルミナ、
又は５酸化タンタルからなる埋め込み絶縁層、３はｎ+
型シリコンからなるソース領域、４はｎ+ 型シリコンか
らなるドレイン領域、５はＰ型シリコンからなるチャネ
ル領域、６はｎ- 型シリコンからなるオフセットゲート
領域である。
【０００３】また、７は厚さが３０〜１００ｎｍの酸化
シリコン、ＳｉＯＮ、又は５酸化タンタルからなるゲー
ト絶縁膜、８は厚さが０．５〜２μｍのアルミニウム又
は銅からなるソース電極、９は厚さが０．５〜２μｍの
アルミニウム又は銅からなるドレイン電極、１０は厚さ
が０．５μｍ程度のポリシリコン、モリブデン、タング
ステン、チタンシリサイド、又はタンタルシリサイドか
らなるゲート電極、１１は厚さが１μｍ程度の酸化シリ
コン、ＰＳＧ、ＢＰＳＧ、又は窒化シリコンからなる層
間絶縁膜、１２は厚さが０．５〜２μｍのアルミニウム
又は銅からなるゲート配線である。
シリコン、ＳｉＯＮ、又は５酸化タンタルからなるゲー
ト絶縁膜、８は厚さが０．５〜２μｍのアルミニウム又
は銅からなるソース電極、９は厚さが０．５〜２μｍの
アルミニウム又は銅からなるドレイン電極、１０は厚さ
が０．５μｍ程度のポリシリコン、モリブデン、タング
ステン、チタンシリサイド、又はタンタルシリサイドか
らなるゲート電極、１１は厚さが１μｍ程度の酸化シリ
コン、ＰＳＧ、ＢＰＳＧ、又は窒化シリコンからなる層
間絶縁膜、１２は厚さが０．５〜２μｍのアルミニウム
又は銅からなるゲート配線である。
【０００４】また、１３はソース領域３、ドレイン領域
４、チャネル領域５、及びオフセットゲート領域６から
なる半導体活性領域であり、その厚さは０．１〜１μｍ
で望ましくは０．３μｍ以下である。図１１において、
１４は酸化シリコン等からなる分離領域である。なお、
図１１では便宜上、ソース電極８、ドレイン電極９、層
間絶縁膜１１、ゲート配線１２は示しておらず、分離領
域１４も片側のみ示している。
４、チャネル領域５、及びオフセットゲート領域６から
なる半導体活性領域であり、その厚さは０．１〜１μｍ
で望ましくは０．３μｍ以下である。図１１において、
１４は酸化シリコン等からなる分離領域である。なお、
図１１では便宜上、ソース電極８、ドレイン電極９、層
間絶縁膜１１、ゲート配線１２は示しておらず、分離領
域１４も片側のみ示している。
【０００５】図１０、１１に示した従来の横形ＭＯＳ電
界効果トランジスタにおいては、高いドレイン耐圧を得
るため、ＲＥＳＵＲＦ（REduced SURface Field ）効果
が利用される。ＲＥＳＵＲＦ効果は、当初、バルク基板
の横形デバイスに適用され（H.M.J.Vaes and J.A.Appel
s,"High Voltage,High Current Lateral Devices",inIE
DM Technical Digest,1980,pp.87-90）、その後、ＳＯ
Ｉ基板の横形デバイスについても同様の効果が確認され
た（W.Wondrak,R.Held,E.Stein and J.Korec,"A New Ci
ncept for High-Voltage SOI Devices",in Proceeding
of ISPED,1992,pp.278-281）。
界効果トランジスタにおいては、高いドレイン耐圧を得
るため、ＲＥＳＵＲＦ（REduced SURface Field ）効果
が利用される。ＲＥＳＵＲＦ効果は、当初、バルク基板
の横形デバイスに適用され（H.M.J.Vaes and J.A.Appel
s,"High Voltage,High Current Lateral Devices",inIE
DM Technical Digest,1980,pp.87-90）、その後、ＳＯ
Ｉ基板の横形デバイスについても同様の効果が確認され
た（W.Wondrak,R.Held,E.Stein and J.Korec,"A New Ci
ncept for High-Voltage SOI Devices",in Proceeding
of ISPED,1992,pp.278-281）。
【０００６】ＲＥＳＵＲＦ効果を実現するための条件で
あるＲＥＳＵＲＦ条件は、次式のようにオフセットゲー
ト領域６の不純物濃度Ｎｏｆｆと半導体活性領域１３の
厚さｔとの積が一定値Ｐになるという関係で与えられ
る。 Ｎｏｆｆ×ｔ＝Ｐ ・・・（１） この一定値Ｐは埋め込み絶縁層２の厚さに依存する。横
形ＭＯＳ電界効果トランジスタがＲＥＳＵＲＦ条件を満
足しているときに、ドレイン電圧を高めていくと、埋め
込み絶縁層２側から半導体活性領域１３内に延びる空乏
層によるオフセットゲート領域６内の空間電荷は、オフ
セットゲート領域６内の電界を均一にするように作用
し、最大のドレイン耐圧が得られる。
あるＲＥＳＵＲＦ条件は、次式のようにオフセットゲー
ト領域６の不純物濃度Ｎｏｆｆと半導体活性領域１３の
厚さｔとの積が一定値Ｐになるという関係で与えられ
る。 Ｎｏｆｆ×ｔ＝Ｐ ・・・（１） この一定値Ｐは埋め込み絶縁層２の厚さに依存する。横
形ＭＯＳ電界効果トランジスタがＲＥＳＵＲＦ条件を満
足しているときに、ドレイン電圧を高めていくと、埋め
込み絶縁層２側から半導体活性領域１３内に延びる空乏
層によるオフセットゲート領域６内の空間電荷は、オフ
セットゲート領域６内の電界を均一にするように作用
し、最大のドレイン耐圧が得られる。
【０００７】Ｎｏｆｆとｔの積がＲＥＳＵＲＦ条件より
も大きい値の場合、オフセットゲート領域６に延びる空
乏層は小さくなり、チャネル領域５とオフセットゲート
領域６間のｐｎ接合に高い電界が加わり、ドレイン耐圧
はＲＥＳＵＲＦ条件の下で得られる最大のドレイン耐圧
よりも低くなる。逆にＮｏｆｆとｔの積がＲＥＳＵＲＦ
条件よりも小さい値の場合、オフセットゲート領域６に
延びる空乏層が大きくなり、オフセットゲート領域６と
ドレイン領域４間のｎｎ+ 接合部に高い電界が加わり、
ドレイン耐圧はＲＥＳＵＲＦ条件の下で得られる最大の
ドレイン耐圧よりも低くなる。
も大きい値の場合、オフセットゲート領域６に延びる空
乏層は小さくなり、チャネル領域５とオフセットゲート
領域６間のｐｎ接合に高い電界が加わり、ドレイン耐圧
はＲＥＳＵＲＦ条件の下で得られる最大のドレイン耐圧
よりも低くなる。逆にＮｏｆｆとｔの積がＲＥＳＵＲＦ
条件よりも小さい値の場合、オフセットゲート領域６に
延びる空乏層が大きくなり、オフセットゲート領域６と
ドレイン領域４間のｎｎ+ 接合部に高い電界が加わり、
ドレイン耐圧はＲＥＳＵＲＦ条件の下で得られる最大の
ドレイン耐圧よりも低くなる。
【０００８】図１２は図１１の横形ＭＯＳ電界効果トラ
ンジスタのオフ状態における３次元電位分布を示す図で
あり、簡略化のためにトランジスタの代わりにｐｎ接合
ダイオードを用い、このｐｎ接合ダイオードを逆バイア
ス状態にして３次元デバイスシミュレーションにより電
位分布を求めたシミュレーション結果である。ｘ、ｙ、
ｚは座標方向を示し、数字は各方向の原点（０）からの
距離を示す。また、図１２の上面、すなわちＺ座標−
０．５μｍのｘｙ平面におけるます目は半導体活性領域
１３であることを示しており、半導体活性領域１３はｙ
座標１．３〜１０．７μｍ、Ｚ座標−０．５〜０μｍの
範囲にある。
ンジスタのオフ状態における３次元電位分布を示す図で
あり、簡略化のためにトランジスタの代わりにｐｎ接合
ダイオードを用い、このｐｎ接合ダイオードを逆バイア
ス状態にして３次元デバイスシミュレーションにより電
位分布を求めたシミュレーション結果である。ｘ、ｙ、
ｚは座標方向を示し、数字は各方向の原点（０）からの
距離を示す。また、図１２の上面、すなわちＺ座標−
０．５μｍのｘｙ平面におけるます目は半導体活性領域
１３であることを示しており、半導体活性領域１３はｙ
座標１．３〜１０．７μｍ、Ｚ座標−０．５〜０μｍの
範囲にある。
【０００９】この領域１３内で、ｘ座標０〜１μｍがチ
ャネル領域５（ｐｎ接合ダイオードのｐ型のカソード領
域）であり、１〜１１μｍがオフセットゲート領域６
（ｎ型のアノード領域）であり、１１〜１２μｍがドレ
イン領域４（ｎ+ 型のアノード領域）である。また、ｙ
座標０〜１．３μｍ、１０．７〜１２μｍの領域は分離
領域１４であり、Ｚ座標０〜１μｍが埋め込み絶縁層２
である。そして、このようなｐｎ接合ダイオードにおい
て、ｘ座標０のカソード領域を接地し、ｘ座標１２μｍ
のアノード領域に１００Ｖを印加して逆バイアス状態に
した。
ャネル領域５（ｐｎ接合ダイオードのｐ型のカソード領
域）であり、１〜１１μｍがオフセットゲート領域６
（ｎ型のアノード領域）であり、１１〜１２μｍがドレ
イン領域４（ｎ+ 型のアノード領域）である。また、ｙ
座標０〜１．３μｍ、１０．７〜１２μｍの領域は分離
領域１４であり、Ｚ座標０〜１μｍが埋め込み絶縁層２
である。そして、このようなｐｎ接合ダイオードにおい
て、ｘ座標０のカソード領域を接地し、ｘ座標１２μｍ
のアノード領域に１００Ｖを印加して逆バイアス状態に
した。
【００１０】図１３は図１２の半導体活性領域１３の底
面、すなわちＺ座標０のｘｙ平面における２次元電位分
布を示す図、図１４はこの底面の電界強度分布を示す図
であり、Ａ−ＡＡ線はセル（半導体活性領域１３）中央
部を示し、Ｂ−ＢＢ線は半導体活性領域１３と分離領域
１４が接する領域１３の外縁部を示している。図１３か
ら明らかなように、外縁部Ｂ−ＢＢでは等電位線がドレ
イン領域４側（ｘ座標１２μｍ側）に集中していること
が分かる。また図１４より、ドレイン領域４側における
電界強度のピーク値はセル中央部Ａ−ＡＡで２．６×１
０5 Ｖ／ｃｍであるのに対し、外縁部Ｂ−ＢＢでは３．
８×１０5 Ｖ／ｃｍと５０％近く高い。このため、ＲＥ
ＳＵＲＦ効果が有効に作用するセル中央部Ａ−ＡＡの耐
圧が素子の耐圧とならず、より電界強度の高い外縁部Ｂ
−ＢＢの耐圧が素子のドレイン耐圧を支配する。
面、すなわちＺ座標０のｘｙ平面における２次元電位分
布を示す図、図１４はこの底面の電界強度分布を示す図
であり、Ａ−ＡＡ線はセル（半導体活性領域１３）中央
部を示し、Ｂ−ＢＢ線は半導体活性領域１３と分離領域
１４が接する領域１３の外縁部を示している。図１３か
ら明らかなように、外縁部Ｂ−ＢＢでは等電位線がドレ
イン領域４側（ｘ座標１２μｍ側）に集中していること
が分かる。また図１４より、ドレイン領域４側における
電界強度のピーク値はセル中央部Ａ−ＡＡで２．６×１
０5 Ｖ／ｃｍであるのに対し、外縁部Ｂ−ＢＢでは３．
８×１０5 Ｖ／ｃｍと５０％近く高い。このため、ＲＥ
ＳＵＲＦ効果が有効に作用するセル中央部Ａ−ＡＡの耐
圧が素子の耐圧とならず、より電界強度の高い外縁部Ｂ
−ＢＢの耐圧が素子のドレイン耐圧を支配する。
【００１１】また、トレンチ分離の代わりにＬＯＣＯＳ
（LOCal Oxidation of Silicon）分離技術を用いた場
合、図１５に示すように半導体活性領域１３のｙ方向の
断面形状は台形となる。このため、外縁部では式（１）
のｔが薄くなることに相当し、不純物濃度Ｎｏｆｆが一
定の場合には、Ｎｏｆｆとｔの積が外縁部の先端ほど小
さくなり、前述した原理により等電位線はオフセットゲ
ート領域６とドレイン領域４間のｎｎ+ 接合に集中し、
電界強度のピーク値が高くなってドレイン耐圧が低下す
る。
（LOCal Oxidation of Silicon）分離技術を用いた場
合、図１５に示すように半導体活性領域１３のｙ方向の
断面形状は台形となる。このため、外縁部では式（１）
のｔが薄くなることに相当し、不純物濃度Ｎｏｆｆが一
定の場合には、Ｎｏｆｆとｔの積が外縁部の先端ほど小
さくなり、前述した原理により等電位線はオフセットゲ
ート領域６とドレイン領域４間のｎｎ+ 接合に集中し、
電界強度のピーク値が高くなってドレイン耐圧が低下す
る。
【００１２】
【発明が解決しようとする課題】ＳＯＩ基板に形成され
たトレンチ分離あるいはＬＯＣＯＳ分離の横形ＭＯＳ電
界効果トランジスタでは、半導体活性領域中央部でＲＥ
ＳＵＲＦ条件を満足するようにオフセットゲート領域の
不純物濃度を設定した場合、上記のようにオフセットゲ
ート領域とドレイン領域間のｎｎ+ 接合に高電界が生
じ、素子のドレイン耐圧が低下するという問題点があっ
た。本発明は、ＳＯＩ基板に形成された横形ＭＯＳ電界
効果トランジスタにおいて、オフセットゲート領域とド
レイン領域間の接合に生じる高電界を抑制して高いドレ
イン耐圧を得ることを目的とする。
たトレンチ分離あるいはＬＯＣＯＳ分離の横形ＭＯＳ電
界効果トランジスタでは、半導体活性領域中央部でＲＥ
ＳＵＲＦ条件を満足するようにオフセットゲート領域の
不純物濃度を設定した場合、上記のようにオフセットゲ
ート領域とドレイン領域間のｎｎ+ 接合に高電界が生
じ、素子のドレイン耐圧が低下するという問題点があっ
た。本発明は、ＳＯＩ基板に形成された横形ＭＯＳ電界
効果トランジスタにおいて、オフセットゲート領域とド
レイン領域間の接合に生じる高電界を抑制して高いドレ
イン耐圧を得ることを目的とする。
【００１３】
【課題を解決するための手段】本発明のオフセットゲー
ト領域は、チャネル領域とドレイン領域との間に形成さ
れた第１のオフセットゲート領域と、この第１のオフセ
ットゲート領域と一体でドレイン領域の横方向の外縁部
とフィールド領域との間に形成された第２のオフセット
ゲート領域とからなるものである。また、第１のオフセ
ットゲート領域は、横方向に対する直角方向の幅がチャ
ネル領域側よりもドレイン領域側で大きくなるように形
成され、第２のオフセットゲート領域は、ドレイン領域
側で第１のオフセットゲート領域と連結されるものであ
る。
ト領域は、チャネル領域とドレイン領域との間に形成さ
れた第１のオフセットゲート領域と、この第１のオフセ
ットゲート領域と一体でドレイン領域の横方向の外縁部
とフィールド領域との間に形成された第２のオフセット
ゲート領域とからなるものである。また、第１のオフセ
ットゲート領域は、横方向に対する直角方向の幅がチャ
ネル領域側よりもドレイン領域側で大きくなるように形
成され、第２のオフセットゲート領域は、ドレイン領域
側で第１のオフセットゲート領域と連結されるものであ
る。
【００１４】
【作用】本発明によれば、ドレイン領域の横方向の外縁
部とフィールド領域との間に第２のオフセットゲート領
域を形成することにより、オフセットゲート領域とドレ
イン領域間に生じる電界の強度を低下させることができ
る。また、第１のオフセットゲート領域は、横方向に対
する直角方向の幅がチャネル領域側よりもドレイン領域
側で大きくなるように形成される。
部とフィールド領域との間に第２のオフセットゲート領
域を形成することにより、オフセットゲート領域とドレ
イン領域間に生じる電界の強度を低下させることができ
る。また、第１のオフセットゲート領域は、横方向に対
する直角方向の幅がチャネル領域側よりもドレイン領域
側で大きくなるように形成される。
【００１５】
【実施例】図１は本発明の１実施例を示す横形ＭＯＳ電
界効果トランジスタの鳥かん図であり、図１１と同一の
部分には同一の符号を付してある。６ａは図１１のオフ
セットゲート領域６と同様の第１のオフセットゲート領
域、１３ａはソース領域３、チャネル領域５、オフセッ
トゲート領域６ａ、ドレイン領域４、後述する第２のオ
フセットゲート領域からなる半導体活性領域、１６はこ
の第１のオフセットゲート領域６ａと一体でドレイン領
域４とフィールド領域である分離領域１４との間に形成
された第２のオフセットゲート領域である。
界効果トランジスタの鳥かん図であり、図１１と同一の
部分には同一の符号を付してある。６ａは図１１のオフ
セットゲート領域６と同様の第１のオフセットゲート領
域、１３ａはソース領域３、チャネル領域５、オフセッ
トゲート領域６ａ、ドレイン領域４、後述する第２のオ
フセットゲート領域からなる半導体活性領域、１６はこ
の第１のオフセットゲート領域６ａと一体でドレイン領
域４とフィールド領域である分離領域１４との間に形成
された第２のオフセットゲート領域である。
【００１６】なお、図１では便宜上、ソース電極、ドレ
イン電極、層間絶縁膜、ゲート配線は示しておらず、分
離領域１４も片側のみ示している。この横形ＭＯＳ電界
効果トランジスタは図１１のトランジスタとほぼ同様で
あるが、ドレイン領域４の横方向、すなわちｘ方向の外
縁部と分離領域１４との間にオフセットゲート領域１６
を形成した。この第２のオフセットゲート領域１６のｙ
方向の幅は２μｍである。
イン電極、層間絶縁膜、ゲート配線は示しておらず、分
離領域１４も片側のみ示している。この横形ＭＯＳ電界
効果トランジスタは図１１のトランジスタとほぼ同様で
あるが、ドレイン領域４の横方向、すなわちｘ方向の外
縁部と分離領域１４との間にオフセットゲート領域１６
を形成した。この第２のオフセットゲート領域１６のｙ
方向の幅は２μｍである。
【００１７】図２はこの横形ＭＯＳ電界効果トランジス
タのオフ状態における３次元電位分布を示す図、図３は
図２の半導体活性領域１３ａの底面、すなわちＺ座標０
のｘｙ平面における２次元電位分布を示す図、図４はこ
の底面の電界強度分布を示す図である。図２〜４はそれ
ぞれ図１２〜１４と同様にして求めたシミュレーション
結果である。
タのオフ状態における３次元電位分布を示す図、図３は
図２の半導体活性領域１３ａの底面、すなわちＺ座標０
のｘｙ平面における２次元電位分布を示す図、図４はこ
の底面の電界強度分布を示す図である。図２〜４はそれ
ぞれ図１２〜１４と同様にして求めたシミュレーション
結果である。
【００１８】図２が模擬した素子構造は図１２の例とほ
ぼ同様であるが、第１のオフセットゲート領域６ａはｘ
座標１〜１１μｍ、ｙ座標１．３〜１０．７μｍに設け
られ、第２のオフセットゲート領域１６は手前側、すな
わちｙ座標０側に設けられている。また、ｙ座標１２μ
ｍ側は図１２の例と同様の構成である。
ぼ同様であるが、第１のオフセットゲート領域６ａはｘ
座標１〜１１μｍ、ｙ座標１．３〜１０．７μｍに設け
られ、第２のオフセットゲート領域１６は手前側、すな
わちｙ座標０側に設けられている。また、ｙ座標１２μ
ｍ側は図１２の例と同様の構成である。
【００１９】つまり、第２のオフセットゲート領域１６
は、ｘ座標１１〜１２μｍ、ｙ座標１．３〜３．３μｍ
の範囲にあることになる。この結果、図３では下側に第
２のオフセットゲート領域１６があり、上側はＢ−ＢＢ
線からも明らかなように従来の図１２の例の構造となっ
ている。
は、ｘ座標１１〜１２μｍ、ｙ座標１．３〜３．３μｍ
の範囲にあることになる。この結果、図３では下側に第
２のオフセットゲート領域１６があり、上側はＢ−ＢＢ
線からも明らかなように従来の図１２の例の構造となっ
ている。
【００２０】また、図３におけるＣ−ＣＣ線はドレイン
領域４の横方向の外縁部を示し、Ｄ−ＤＤ線は本実施例
の半導体活性領域１３ａと分離領域１４が接する領域１
３ａ（ここでは、チャネル領域５、第１、第２のオフセ
ットゲート領域６ａ、１６）の外縁部を示している。こ
の図３のドレイン領域４側（ｘ座標１２μｍ側）で、本
実施例の外縁部Ｃ−ＣＣ、Ｄ−ＤＤと従来構造の外縁部
Ｂ−ＢＢとを比較すると、外縁部Ｃ−ＣＣ、Ｄ−ＤＤで
は等電位線の集中が緩和されていることが分かる。
領域４の横方向の外縁部を示し、Ｄ−ＤＤ線は本実施例
の半導体活性領域１３ａと分離領域１４が接する領域１
３ａ（ここでは、チャネル領域５、第１、第２のオフセ
ットゲート領域６ａ、１６）の外縁部を示している。こ
の図３のドレイン領域４側（ｘ座標１２μｍ側）で、本
実施例の外縁部Ｃ−ＣＣ、Ｄ−ＤＤと従来構造の外縁部
Ｂ−ＢＢとを比較すると、外縁部Ｃ−ＣＣ、Ｄ−ＤＤで
は等電位線の集中が緩和されていることが分かる。
【００２１】そして図４より、ドレイン領域４側におけ
る電界強度のピーク値は従来構造のセル中央部Ａ−Ａ
Ａ、外縁部Ｂ−ＢＢについては図１４の例と同様で、そ
れぞれ２．６×１０5 Ｖ／ｃｍ、３．８×１０5 Ｖ／ｃ
ｍである。これに対し、本実施例の外縁部Ｃ−ＣＣの電
界強度のピーク値は２．８×１０5 Ｖ／ｃｍであり、従
来構造の外縁部Ｂ−ＢＢの７５％に低減され、セル中央
部Ａ−ＡＡとほぼ同等である。このように、図１の構成
によってドレイン領域４側のオフセットゲート領域に生
じる電界の強度を低下させることができる。
る電界強度のピーク値は従来構造のセル中央部Ａ−Ａ
Ａ、外縁部Ｂ−ＢＢについては図１４の例と同様で、そ
れぞれ２．６×１０5 Ｖ／ｃｍ、３．８×１０5 Ｖ／ｃ
ｍである。これに対し、本実施例の外縁部Ｃ−ＣＣの電
界強度のピーク値は２．８×１０5 Ｖ／ｃｍであり、従
来構造の外縁部Ｂ−ＢＢの７５％に低減され、セル中央
部Ａ−ＡＡとほぼ同等である。このように、図１の構成
によってドレイン領域４側のオフセットゲート領域に生
じる電界の強度を低下させることができる。
【００２２】図５は本発明の他の実施例を示す横形ＭＯ
Ｓ電界効果トランジスタの鳥かん図であり、図１と同一
の部分には同一の符号を付してある。６ｂはドレイン領
域４側のｙ方向の幅がチャネル領域５側よりも大きくな
るように形成された第１のオフセットゲート領域、１３
ｂはソース領域３、チャネル領域５、オフセットゲート
領域６ｂ、ドレイン領域４、第２のオフセットゲート領
域１６からなる半導体活性領域である。
Ｓ電界効果トランジスタの鳥かん図であり、図１と同一
の部分には同一の符号を付してある。６ｂはドレイン領
域４側のｙ方向の幅がチャネル領域５側よりも大きくな
るように形成された第１のオフセットゲート領域、１３
ｂはソース領域３、チャネル領域５、オフセットゲート
領域６ｂ、ドレイン領域４、第２のオフセットゲート領
域１６からなる半導体活性領域である。
【００２３】図１の例では、ドレイン領域４と分離領域
１４との間に第１のオフセットゲート領域６ａを延ばす
ようにして第２のオフセットゲート領域１６を設けた
が、そのため、セル面積に制約がある場合にはドレイン
領域４のｙ方向の幅が小さくなるという結果をもたら
し、電流容量などの制約からドレイン領域４の面積を広
くとりたいときには不利となる場合がある。
１４との間に第１のオフセットゲート領域６ａを延ばす
ようにして第２のオフセットゲート領域１６を設けた
が、そのため、セル面積に制約がある場合にはドレイン
領域４のｙ方向の幅が小さくなるという結果をもたら
し、電流容量などの制約からドレイン領域４の面積を広
くとりたいときには不利となる場合がある。
【００２４】そこで、上記の横方向に対する直角方向、
すなわちｙ方向の幅がチャネル領域５側よりもドレイン
領域４側で大きくなるような第１のオフセットゲート領
域６ｂを形成する。これにより、第２のオフセットゲー
ト領域１６は第１のオフセットゲート領域６ｂの幅が広
くなった部分と連結されるような構造となる。
すなわちｙ方向の幅がチャネル領域５側よりもドレイン
領域４側で大きくなるような第１のオフセットゲート領
域６ｂを形成する。これにより、第２のオフセットゲー
ト領域１６は第１のオフセットゲート領域６ｂの幅が広
くなった部分と連結されるような構造となる。
【００２５】図６は図２と同様にこの横形ＭＯＳ電界効
果トランジスタのオフ状態における３次元電位分布を示
す図、図７は図６の半導体活性領域１３ｂの底面におけ
る２次元電位分布を示す図、図８はこの底面の電界強度
分布を示す図である。図６が模擬した素子構造は図２の
例とほぼ同様であるが、第１のオフセットゲート領域６
ａはｘ座標１〜９μｍ、ｙ座標３．３〜１０．７μｍと
ｘ座標９〜１１μｍ、ｙ座標１．３〜１０．７μｍの範
囲に設けられており、第２のオフセットゲート領域１６
は図２の例と同じ位置に設けられている。
果トランジスタのオフ状態における３次元電位分布を示
す図、図７は図６の半導体活性領域１３ｂの底面におけ
る２次元電位分布を示す図、図８はこの底面の電界強度
分布を示す図である。図６が模擬した素子構造は図２の
例とほぼ同様であるが、第１のオフセットゲート領域６
ａはｘ座標１〜９μｍ、ｙ座標３．３〜１０．７μｍと
ｘ座標９〜１１μｍ、ｙ座標１．３〜１０．７μｍの範
囲に設けられており、第２のオフセットゲート領域１６
は図２の例と同じ位置に設けられている。
【００２６】よって、図７でも下側に第２のオフセット
ゲート領域１６があり、上側は従来の図１２の例の構造
となっている。また、図７におけるＥ−ＥＥ線はドレイ
ン領域４の横方向の外縁部を示し、Ｆ−ＦＦ線は本実施
例のオフセットゲート領域１６（又はオフセットゲート
領域６ｂの幅が広くなった部分）と分離領域１４が接す
る半導体活性領域１３ｂの外縁部を示している。
ゲート領域１６があり、上側は従来の図１２の例の構造
となっている。また、図７におけるＥ−ＥＥ線はドレイ
ン領域４の横方向の外縁部を示し、Ｆ−ＦＦ線は本実施
例のオフセットゲート領域１６（又はオフセットゲート
領域６ｂの幅が広くなった部分）と分離領域１４が接す
る半導体活性領域１３ｂの外縁部を示している。
【００２７】この図７のドレイン領域４側で、本実施例
の外縁部Ｅ−ＥＥ、Ｆ−ＦＦと従来構造の外縁部Ｂ−Ｂ
Ｂとを比較すると、外縁部Ｅ−ＥＥ、Ｆ−ＦＦでは等電
位線の集中が緩和されていることが分かる。そして図８
より、ドレイン領域４側における電界強度のピーク値は
従来構造のセル中央部Ａ−ＡＡ、外縁部Ｂ−ＢＢについ
ては図４の例と同様である。これに対し、本実施例の外
縁部Ｅ−ＥＥの電界強度のピーク値は３．０×１０5 Ｖ
／ｃｍであり、従来構造の外縁部Ｂ−ＢＢの８０％に低
減され、図１の例とほぼ同様の効果を得ることができ
る。
の外縁部Ｅ−ＥＥ、Ｆ−ＦＦと従来構造の外縁部Ｂ−Ｂ
Ｂとを比較すると、外縁部Ｅ−ＥＥ、Ｆ−ＦＦでは等電
位線の集中が緩和されていることが分かる。そして図８
より、ドレイン領域４側における電界強度のピーク値は
従来構造のセル中央部Ａ−ＡＡ、外縁部Ｂ−ＢＢについ
ては図４の例と同様である。これに対し、本実施例の外
縁部Ｅ−ＥＥの電界強度のピーク値は３．０×１０5 Ｖ
／ｃｍであり、従来構造の外縁部Ｂ−ＢＢの８０％に低
減され、図１の例とほぼ同様の効果を得ることができ
る。
【００２８】ドレイン領域４と分離領域１４との間の距
離は小さすぎると効果が得られず、大きすぎるとセル面
積が大きくなる。図１、５の例では第２のオフセットゲ
ート領域１６のｙ方向の幅を２μｍとしたが、素子の構
造パラメータ、ドレイン耐圧に応じて適当に設定する必
要がある。なお、図１、５の例ではＮチャネルＭＯＳの
例について説明したが、ＰチャネルＭＯＳについても同
様の構成で効果を得ることができる。
離は小さすぎると効果が得られず、大きすぎるとセル面
積が大きくなる。図１、５の例では第２のオフセットゲ
ート領域１６のｙ方向の幅を２μｍとしたが、素子の構
造パラメータ、ドレイン耐圧に応じて適当に設定する必
要がある。なお、図１、５の例ではＮチャネルＭＯＳの
例について説明したが、ＰチャネルＭＯＳについても同
様の構成で効果を得ることができる。
【００２９】また、図１、５の例では分離領域１４を片
側のみに示していたが、全体の上面を上から見ると、そ
れぞれ図９（ａ）、（ｂ）に示すようになる。このよう
に、図１、５の例ではドレイン領域４の１方向が直接分
離領域１４と接していたが、図９（ｃ）、（ｄ）に示す
ようにドレイン領域４の全周をオフセットゲート領域で
囲むようにしても良い。
側のみに示していたが、全体の上面を上から見ると、そ
れぞれ図９（ａ）、（ｂ）に示すようになる。このよう
に、図１、５の例ではドレイン領域４の１方向が直接分
離領域１４と接していたが、図９（ｃ）、（ｄ）に示す
ようにドレイン領域４の全周をオフセットゲート領域で
囲むようにしても良い。
【００３０】
【発明の効果】本発明によれば、ドレイン領域の横方向
の外縁部とフィールド領域との間に第２のオフセットゲ
ート領域を形成することにより、ドレイン領域側のオフ
セットゲート領域に生じる電界の強度を低下させること
ができ、従来構造に比べて高いドレイン耐圧を実現する
ことができる。また、第１のオフセットゲート領域をチ
ャネル領域側よりもドレイン領域側で幅が大きくなるよ
うに形成することにより、同様に高いドレイン耐圧を実
現することができると共に、ドレイン領域の面積を広く
とることができる。
の外縁部とフィールド領域との間に第２のオフセットゲ
ート領域を形成することにより、ドレイン領域側のオフ
セットゲート領域に生じる電界の強度を低下させること
ができ、従来構造に比べて高いドレイン耐圧を実現する
ことができる。また、第１のオフセットゲート領域をチ
ャネル領域側よりもドレイン領域側で幅が大きくなるよ
うに形成することにより、同様に高いドレイン耐圧を実
現することができると共に、ドレイン領域の面積を広く
とることができる。
【図１】 本発明の１実施例を示す横形ＭＯＳ電界効果
トランジスタの鳥かん図である。
トランジスタの鳥かん図である。
【図２】 図１の横形ＭＯＳ電界効果トランジスタのオ
フ状態における３次元電位分布を示す図である。
フ状態における３次元電位分布を示す図である。
【図３】 図１の半導体活性領域底面の２次元電位分布
を示す図である。
を示す図である。
【図４】 図１の半導体活性領域底面の電界強度分布を
示す図である。
示す図である。
【図５】 本発明の他の実施例を示す横形ＭＯＳ電界効
果トランジスタの鳥かん図である。
果トランジスタの鳥かん図である。
【図６】 図５の横形ＭＯＳ電界効果トランジスタのオ
フ状態における３次元電位分布を示す図である。
フ状態における３次元電位分布を示す図である。
【図７】 図５の半導体活性領域底面の２次元電位分布
を示す図である。
を示す図である。
【図８】 図５の半導体活性領域底面の電界強度分布を
示す図である。
示す図である。
【図９】 本発明の他の実施例を示す横形ＭＯＳ電界効
果トランジスタの平面図である。
果トランジスタの平面図である。
【図１０】 従来の横形ＭＯＳ電界効果トランジスタの
断面図である。
断面図である。
【図１１】 トレンチ分離技術を適用してセル間分離を
行った従来の横形ＭＯＳ電界効果トランジスタの鳥かん
図である。
行った従来の横形ＭＯＳ電界効果トランジスタの鳥かん
図である。
【図１２】 図１１の横形ＭＯＳ電界効果トランジスタ
のオフ状態における３次元電位分布を示す図である。
のオフ状態における３次元電位分布を示す図である。
【図１３】 半導体活性領域の底面の２次元電位分布を
示す図である。
示す図である。
【図１４】 半導体活性領域の底面の電界強度分布を示
す図である。
す図である。
【図１５】 ＬＯＣＯＳ分離技術を適用してセル間分離
を行った従来の横形ＭＯＳ電界効果トランジスタの鳥か
ん図である。
を行った従来の横形ＭＯＳ電界効果トランジスタの鳥か
ん図である。
１…基板、２…埋め込み絶縁層、３…ソース領域、４…
ドレイン領域、５…チャネル領域、６ａ、６ｂ…第１の
オフセットゲート領域、７…ゲート絶縁膜、１０…ゲー
ト電極、１３…半導体活性領域、１４…分離領域、１６
…第２のオフセットゲート領域。
ドレイン領域、５…チャネル領域、６ａ、６ｂ…第１の
オフセットゲート領域、７…ゲート絶縁膜、１０…ゲー
ト電極、１３…半導体活性領域、１４…分離領域、１６
…第２のオフセットゲート領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 逸中 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 谷内 利明 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 福滿 高雄 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 菅井 昭彦 埼玉県飯能市南町10番13号 新電元工業株 式会社内 (72)発明者 越後谷 天恒 埼玉県飯能市南町10番13号 新電元工業株 式会社内
Claims (2)
- 【請求項１】 ソース領域、このソース領域と接するチ
ャネル領域、このチャネル領域と接するオフセットゲー
ト領域、このオフセットゲート領域と接するドレイン領
域が横方向に配列された半導体活性領域と、各半導体活
性領域を分離するためのフィールド領域とが基板の絶縁
層上に形成された横形ＭＯＳ電界効果トランジスタにお
いて、 前記オフセットゲート領域は、前記チャネル領域とドレ
イン領域との間に形成された第１のオフセットゲート領
域と、この第１のオフセットゲート領域と一体でドレイ
ン領域の前記横方向の外縁部と前記フィールド領域との
間に形成された第２のオフセットゲート領域とからなる
ことを特徴とする横形ＭＯＳ電界効果トランジスタ。 - 【請求項２】 請求項１記載の横形ＭＯＳ電界効果トラ
ンジスタにおいて、 前記第１のオフセットゲート領域は、前記横方向に対す
る直角方向の幅がチャネル領域側よりもドレイン領域側
で大きくなるように形成され、 前記第２のオフセットゲート領域は、前記ドレイン領域
側で前記第１のオフセットゲート領域と連結されること
を特徴とする横形ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13963594A JP3232343B2 (ja) | 1994-05-31 | 1994-05-31 | 横形ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13963594A JP3232343B2 (ja) | 1994-05-31 | 1994-05-31 | 横形ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326758A true JPH07326758A (ja) | 1995-12-12 |
| JP3232343B2 JP3232343B2 (ja) | 2001-11-26 |
Family
ID=15249877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13963594A Expired - Fee Related JP3232343B2 (ja) | 1994-05-31 | 1994-05-31 | 横形ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232343B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
| JP2015043087A (ja) * | 1999-04-12 | 2015-03-05 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
-
1994
- 1994-05-31 JP JP13963594A patent/JP3232343B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015043087A (ja) * | 1999-04-12 | 2015-03-05 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| JP2014011411A (ja) * | 2012-07-03 | 2014-01-20 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3232343B2 (ja) | 2001-11-26 |
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