JPH07303125A - 位相曖昧度除去器 - Google Patents
位相曖昧度除去器Info
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- JPH07303125A JPH07303125A JP6096220A JP9622094A JPH07303125A JP H07303125 A JPH07303125 A JP H07303125A JP 6096220 A JP6096220 A JP 6096220A JP 9622094 A JP9622094 A JP 9622094A JP H07303125 A JPH07303125 A JP H07303125A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 claims abstract description 16
- 238000004891 communication Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000012937 correction Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 claims 11
- 239000002131 composite material Substances 0.000 claims 1
- 102100035087 Ectoderm-neural cortex protein 1 Human genes 0.000 description 16
- 101000877456 Homo sapiens Ectoderm-neural cortex protein 1 Proteins 0.000 description 16
- 101001006871 Homo sapiens Kelch-like protein 25 Proteins 0.000 description 13
- 102100027800 Kelch-like protein 25 Human genes 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000013459 approach Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- OVSKIKFHRZPJSS-UHFFFAOYSA-N 2,4-D Chemical compound OC(=O)COC1=CC=C(Cl)C=C1Cl OVSKIKFHRZPJSS-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ２情報ビットの一方を，符号化率１／２拘束
長７でたたみこみ符号化し，残りの非符号化ビットと合
わせて３ビットとなった符号化ビットを８ＰＳＫ符号化
変調方式で送信する場合，受信側において，送信側との
位相基準の相違により生じる位相不確定性を取り除き，
正しいデータ伝送を行なう。 【構成】 送信側で，直並列変換器１２により得られた
２ビットを決まった法則で差動変換する差動符号器１３
を設ける。受信側で，たたみこみ符号化されたビットは
ビタビ復号器４１で復号し，他の非符号化ビットは，あ
らかじめ候補となるものを４つ選び，ビタビ復号された
ビットを再符号化して得られたものから１つを決める。
この推定された２ビットを決まった法則で差動変換する
差動復号器４２により位相不確定性を取り除き正しいデ
ータを得る。
長７でたたみこみ符号化し，残りの非符号化ビットと合
わせて３ビットとなった符号化ビットを８ＰＳＫ符号化
変調方式で送信する場合，受信側において，送信側との
位相基準の相違により生じる位相不確定性を取り除き，
正しいデータ伝送を行なう。 【構成】 送信側で，直並列変換器１２により得られた
２ビットを決まった法則で差動変換する差動符号器１３
を設ける。受信側で，たたみこみ符号化されたビットは
ビタビ復号器４１で復号し，他の非符号化ビットは，あ
らかじめ候補となるものを４つ選び，ビタビ復号された
ビットを再符号化して得られたものから１つを決める。
この推定された２ビットを決まった法則で差動変換する
差動復号器４２により位相不確定性を取り除き正しいデ
ータを得る。
Description
【０００１】
【産業上の利用分野】本発明は，誤り訂正符号化技術を
用いて信号欄にあらかじめ定まる相関関係を導入するこ
とで通信路の雑音に対して強いディジタル変調方式に関
して，特に，受信側で８ＰＳＫ変調波を同期検波する際
に生じる位相不確定性を取り除く通信システムの位相曖
昧度除去器に関する。
用いて信号欄にあらかじめ定まる相関関係を導入するこ
とで通信路の雑音に対して強いディジタル変調方式に関
して，特に，受信側で８ＰＳＫ変調波を同期検波する際
に生じる位相不確定性を取り除く通信システムの位相曖
昧度除去器に関する。
【０００２】
【従来の技術】従来のディジタル通信システムでは，変
調および誤り訂正符号化機能は別々に設計されていた。
ウンガーベックは，たたみこみ符号を巧みにマッピング
し，簡単なコードで，多値変調形式を用いて著しい性能
ゲインを上げるシステムをつくる技術を提案した（Unge
rboech, "Channel Coding with Multilevel/phase Sign
als", IEEE Transactions on Information Theory, vo
l. IT-28,1982) ウンガーベックの符号化アプローチは
（２ｎ＋１）ポイントある変調信号コンストレーション
を用いてレート「ｎ／ｎ＋１」コードで符号化したシン
ボルあたりの「ｎ」ユーザ情報ビットを送信するもので
ある。例えば，符号化率２／３の符号は２情報ビット
を，８相の位相偏移キーイング（８ＰＳＫ）変調器で送
信するのに，３ビット符号化をする。ウンガーベック
は，このデータ形式の符号の選び方を説明し，多くの拘
束長に対して最良のコードを発表している。これらのコ
ードは伝統的なＢＰＳＫおよびＱＰＳＫ変調に使われた
古典的なバイナリ畳み込み符号と異なっていた。ビタビ
は，衛星通信の誤り訂正としてよく用いられる拘束長
７，符号化率１／２たたみこみ符号が，わずかな性能ロ
スでウンガーベックの最良コードにとって替わることを
提案した。(Viterbi et al, "A Pramatic Approach toT
rellis-Coded Modulation", IEEE Communications Maga
zine, vol. 27,1989)。たたみこみ符号の復号としてよ
く知られた復号法としてビタビアルゴリズムが使用され
る（Forney, "The Vitabi Algorithm", IEEE Transacti
ons on Information Theory, vol. IT-U）。以下，ビタ
ビ（Viterbi ）の提案した方式について説明する。
調および誤り訂正符号化機能は別々に設計されていた。
ウンガーベックは，たたみこみ符号を巧みにマッピング
し，簡単なコードで，多値変調形式を用いて著しい性能
ゲインを上げるシステムをつくる技術を提案した（Unge
rboech, "Channel Coding with Multilevel/phase Sign
als", IEEE Transactions on Information Theory, vo
l. IT-28,1982) ウンガーベックの符号化アプローチは
（２ｎ＋１）ポイントある変調信号コンストレーション
を用いてレート「ｎ／ｎ＋１」コードで符号化したシン
ボルあたりの「ｎ」ユーザ情報ビットを送信するもので
ある。例えば，符号化率２／３の符号は２情報ビット
を，８相の位相偏移キーイング（８ＰＳＫ）変調器で送
信するのに，３ビット符号化をする。ウンガーベック
は，このデータ形式の符号の選び方を説明し，多くの拘
束長に対して最良のコードを発表している。これらのコ
ードは伝統的なＢＰＳＫおよびＱＰＳＫ変調に使われた
古典的なバイナリ畳み込み符号と異なっていた。ビタビ
は，衛星通信の誤り訂正としてよく用いられる拘束長
７，符号化率１／２たたみこみ符号が，わずかな性能ロ
スでウンガーベックの最良コードにとって替わることを
提案した。(Viterbi et al, "A Pramatic Approach toT
rellis-Coded Modulation", IEEE Communications Maga
zine, vol. 27,1989)。たたみこみ符号の復号としてよ
く知られた復号法としてビタビアルゴリズムが使用され
る（Forney, "The Vitabi Algorithm", IEEE Transacti
ons on Information Theory, vol. IT-U）。以下，ビタ
ビ（Viterbi ）の提案した方式について説明する。
【０００３】図３は，ビタビが提案した従来の回路を示
す図であり，８ＰＳＫ符号化変調送信装置のブロック図
である。図３に示すように，８ＰＳＫ符号化変調送信装
置は，入力端子１１に接続された直列・並列変換器（以
下，直並列変換器と呼ぶ）１２と，差動符号器１３と，
たたみこみ符号器１４と，差動符号器１５及び１６と，
セレクタ１７と，出力端子１９に接続された８ＰＳＫ変
調器１８を備えている。これら差動符号器１３とたたみ
こみ符号器１４と差動符号器１５及び１６とセレクタ１
７とで，訂正符号部６を構成している。そして，直並列
変換器１２は，入力されたビット系列を二種のａビット
系列とｂビット系列との信号に変換する。差動符号器１
３は，排他的論理和回路２１とレジスタ２２とを備えｂ
ビット系列の信号に差動を施した差動符号信号ｃを出力
する。たたみこみ符号器１４は，差動符号器１３からの
差動符号信号ｃにたたみこみ符号化を行い，ＥＮＣ０と
ＥＮＣ１のビット系列のたたみこみ符号化信号を出力す
る。差動符号器１５及び１６は，夫々排他的論理和回路
２３及び２５とレジスタ２４及び２６とを備え，ａビッ
ト系列の信号を，ＥＮＣ１の現在の出力に応じて，２つ
の系列のどちらかで差動を施した差動符号信号を出力す
る。セレクタ１７は，選ばられた差動符号器１５又は１
６のビットＥＮＣ２の選択符号化信号を出力する。８Ｐ
ＳＫ変調器１８は，（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）
の組に対応して位相変調を行ない，出力端子１９から変
調波信号を出力する。
す図であり，８ＰＳＫ符号化変調送信装置のブロック図
である。図３に示すように，８ＰＳＫ符号化変調送信装
置は，入力端子１１に接続された直列・並列変換器（以
下，直並列変換器と呼ぶ）１２と，差動符号器１３と，
たたみこみ符号器１４と，差動符号器１５及び１６と，
セレクタ１７と，出力端子１９に接続された８ＰＳＫ変
調器１８を備えている。これら差動符号器１３とたたみ
こみ符号器１４と差動符号器１５及び１６とセレクタ１
７とで，訂正符号部６を構成している。そして，直並列
変換器１２は，入力されたビット系列を二種のａビット
系列とｂビット系列との信号に変換する。差動符号器１
３は，排他的論理和回路２１とレジスタ２２とを備えｂ
ビット系列の信号に差動を施した差動符号信号ｃを出力
する。たたみこみ符号器１４は，差動符号器１３からの
差動符号信号ｃにたたみこみ符号化を行い，ＥＮＣ０と
ＥＮＣ１のビット系列のたたみこみ符号化信号を出力す
る。差動符号器１５及び１６は，夫々排他的論理和回路
２３及び２５とレジスタ２４及び２６とを備え，ａビッ
ト系列の信号を，ＥＮＣ１の現在の出力に応じて，２つ
の系列のどちらかで差動を施した差動符号信号を出力す
る。セレクタ１７は，選ばられた差動符号器１５又は１
６のビットＥＮＣ２の選択符号化信号を出力する。８Ｐ
ＳＫ変調器１８は，（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）
の組に対応して位相変調を行ない，出力端子１９から変
調波信号を出力する。
【０００４】図４は，同様にビタビが提案した図３の８
ＰＫＳ符号化変調送信装置に対応する従来の８ＰＳＫ符
号化変調受信部ブロック図である。図４に示すように，
変調受信装置は，入力端子３１に接続された８ＰＳＫ復
調器３２と，位相変換器３３と，同期判定回路３４と，
第１識別器３５と，第１遅延回路３６と，第２識別器３
７と，第２遅延回路３８と，ブランチメトリック生成器
３９と，ビタビ復号器４１と，差動復号器４２と，たた
みこみ符号器４３と，第１セレクタ４４と，一対の別の
差動復号器４５及び４６と，第２セレクタ４７と，出力
端子４９に接続された並列・直列変換器（以下，並直列
変換器と呼ぶ）４８とを備えている。これら位相変換器
３３と同期判定回路３４と第１識別器３５と第１遅延回
路３６と第２識別器３７と第２遅延回路３８とブランチ
メトリック生成器３９とビタビ復号器４１と差動復号器
４２とたたみこみ符号器４３と第１セレクタ４４と一対
の差動復号器４５及び４６と第２セレクタ４７とによっ
て，訂正復号部７が構成されている。この８ＰＳＫ復調
器３２は，８相位相変調波を同期検波にて復調を行な
い，復調信号を出力する。位相変換器３３は，８ＰＳＫ
復調器３２の出力である復調信号（｛Ｐ0 ，Ｐ1 ，…，
ＰL ｝，｛Ｑ0 ，Ｑ1 ，…ＱL ｝）（L （エル）は３以
上の整数）のベクトルの組をそのまま出すか，論理変換
を加え｛（Ｑ0，Ｑ1 ，…ＱL ），（Ｐ0 ，Ｐ1 ，…，
ＰL ）｝のベクトルの組を出力するかを同期判定回路３
４の制御信号の指示によって選ぶ。第１識別器３５は，
位相変換器３３の位相変換信号出力により（ＥＮＣ１，
ＥＮＣ０）を推定した第１推定信号を出力する。第１遅
延回路３６は，第１識別器３５の２ビットの出力系列の
第１推定信号を適当な時間遅延させて第１遅延信号とし
て同期判定回路３４へ出力する。第２識別器３７は，
（ＥＮＣ１，ＥＮＣ０）の組（０，０）（０，１）
（１，０）（１，１）に対応して可能性の高いＥＮＣ２
を推定して第２推定信号を出力する。第２遅延回路３８
は，第２識別器３７の４ビットの出力系列の第２推定信
号を適当な時間遅延させて第２遅延信号を出力する。ブ
ランチメトリック生成器３９は，位相変換器３３の位相
変換信号に応じて（０，０）（０，１）（１，０）
（１，１）に対応するブランチメトリックｍビットの４
系列（ｍは３以上の整数）であるブランチメトリック信
号を出力する。ビタビ復号器４１は，ブランチメトリッ
ク生成器３９からのブランチメトリック信号を基に送信
ビットｂの推定を行ない第３推定信号を出力する。差動
復号器４２は，排他的論理和回路５２及びレジスタ５１
を備え，ビタビ復号器４１の第３推定信号を差動復号す
る。たたみこみ符号器４３は，ビタビ復号器４１の第３
推定信号を再び符号化した再符号化信号を出力する。セ
レクタ４４は，第２遅延回路３８の４ビットの第２遅延
信号の出力で，たたみこみ符号器４３の再符号化信号の
出力（０，０）（０，１）（１，０）（１，１）の組に
対応したものを選択して選択信号として出力する。差動
復号器４５，４６は，夫々排他的論理和回路５４，５６
及びレジスタ５３，５５を備え，セレクタ４４の選択信
号出力ビット系列をたたみこみ符号器４３からの再符号
化信号の一方の出力に応じて，２つの系列のどちらかで
差動を施す。セレクタ４７は，選ばれた差動符号器のビ
ットを出力する。並直列変換器４８は，セレクタ４７か
らの差動信号と差動復号器４２からの差動復号信号を並
直列変換して出力端子４９から出力する。
ＰＫＳ符号化変調送信装置に対応する従来の８ＰＳＫ符
号化変調受信部ブロック図である。図４に示すように，
変調受信装置は，入力端子３１に接続された８ＰＳＫ復
調器３２と，位相変換器３３と，同期判定回路３４と，
第１識別器３５と，第１遅延回路３６と，第２識別器３
７と，第２遅延回路３８と，ブランチメトリック生成器
３９と，ビタビ復号器４１と，差動復号器４２と，たた
みこみ符号器４３と，第１セレクタ４４と，一対の別の
差動復号器４５及び４６と，第２セレクタ４７と，出力
端子４９に接続された並列・直列変換器（以下，並直列
変換器と呼ぶ）４８とを備えている。これら位相変換器
３３と同期判定回路３４と第１識別器３５と第１遅延回
路３６と第２識別器３７と第２遅延回路３８とブランチ
メトリック生成器３９とビタビ復号器４１と差動復号器
４２とたたみこみ符号器４３と第１セレクタ４４と一対
の差動復号器４５及び４６と第２セレクタ４７とによっ
て，訂正復号部７が構成されている。この８ＰＳＫ復調
器３２は，８相位相変調波を同期検波にて復調を行な
い，復調信号を出力する。位相変換器３３は，８ＰＳＫ
復調器３２の出力である復調信号（｛Ｐ0 ，Ｐ1 ，…，
ＰL ｝，｛Ｑ0 ，Ｑ1 ，…ＱL ｝）（L （エル）は３以
上の整数）のベクトルの組をそのまま出すか，論理変換
を加え｛（Ｑ0，Ｑ1 ，…ＱL ），（Ｐ0 ，Ｐ1 ，…，
ＰL ）｝のベクトルの組を出力するかを同期判定回路３
４の制御信号の指示によって選ぶ。第１識別器３５は，
位相変換器３３の位相変換信号出力により（ＥＮＣ１，
ＥＮＣ０）を推定した第１推定信号を出力する。第１遅
延回路３６は，第１識別器３５の２ビットの出力系列の
第１推定信号を適当な時間遅延させて第１遅延信号とし
て同期判定回路３４へ出力する。第２識別器３７は，
（ＥＮＣ１，ＥＮＣ０）の組（０，０）（０，１）
（１，０）（１，１）に対応して可能性の高いＥＮＣ２
を推定して第２推定信号を出力する。第２遅延回路３８
は，第２識別器３７の４ビットの出力系列の第２推定信
号を適当な時間遅延させて第２遅延信号を出力する。ブ
ランチメトリック生成器３９は，位相変換器３３の位相
変換信号に応じて（０，０）（０，１）（１，０）
（１，１）に対応するブランチメトリックｍビットの４
系列（ｍは３以上の整数）であるブランチメトリック信
号を出力する。ビタビ復号器４１は，ブランチメトリッ
ク生成器３９からのブランチメトリック信号を基に送信
ビットｂの推定を行ない第３推定信号を出力する。差動
復号器４２は，排他的論理和回路５２及びレジスタ５１
を備え，ビタビ復号器４１の第３推定信号を差動復号す
る。たたみこみ符号器４３は，ビタビ復号器４１の第３
推定信号を再び符号化した再符号化信号を出力する。セ
レクタ４４は，第２遅延回路３８の４ビットの第２遅延
信号の出力で，たたみこみ符号器４３の再符号化信号の
出力（０，０）（０，１）（１，０）（１，１）の組に
対応したものを選択して選択信号として出力する。差動
復号器４５，４６は，夫々排他的論理和回路５４，５６
及びレジスタ５３，５５を備え，セレクタ４４の選択信
号出力ビット系列をたたみこみ符号器４３からの再符号
化信号の一方の出力に応じて，２つの系列のどちらかで
差動を施す。セレクタ４７は，選ばれた差動符号器のビ
ットを出力する。並直列変換器４８は，セレクタ４７か
らの差動信号と差動復号器４２からの差動復号信号を並
直列変換して出力端子４９から出力する。
【０００５】次に，従来の８ＰＳＫ符号化変調通信シス
テムの動作について具体的に説明する。
テムの動作について具体的に説明する。
【０００６】図３を参照して，入力端子１１から入力さ
れたビット系列は直並列変換器１２によりａ(n) 及びｂ
(n) の２ビットの系列に分離される。このｂ(n) 系列は
次のような差動符号化が行なわれる。現時刻のｂ(n)
は，一時刻前の排他的論理和回路２１の出力ｃ(n-1) と
再び排他的論理和が施され，演算結果である差動符号化
信号ｃ(n) は，レジスタ２２に格納される。ｃ(n) 系列
の差動符号化信号は，たたみこみ符号器１４によって，
符号化率１／２，拘束長７のたたみこみ符号が施され，
下記数１１式に示されるたたみこみ符号化信号ＥＮＣ０
及びＥＮＣ１を出力する。
れたビット系列は直並列変換器１２によりａ(n) 及びｂ
(n) の２ビットの系列に分離される。このｂ(n) 系列は
次のような差動符号化が行なわれる。現時刻のｂ(n)
は，一時刻前の排他的論理和回路２１の出力ｃ(n-1) と
再び排他的論理和が施され，演算結果である差動符号化
信号ｃ(n) は，レジスタ２２に格納される。ｃ(n) 系列
の差動符号化信号は，たたみこみ符号器１４によって，
符号化率１／２，拘束長７のたたみこみ符号が施され，
下記数１１式に示されるたたみこみ符号化信号ＥＮＣ０
及びＥＮＣ１を出力する。
【０００７】
【数１１】
【０００８】ここで，論理和回路＋はＭＯＤ２の演算を
行なう。ここで注意して置きたいのは，｛ＥＮＣ０(n)
，ＥＮＣ１(n) ｝は符号系列（たたみこみ符号器１４
から出力できる系列）であるのは当り前だが，下記数１
２式で示されるものも符号系列となることであり，この
系列が出力される時のたたみこみ符号器１４の入力は下
記数１３式で示されるものであることである。
行なう。ここで注意して置きたいのは，｛ＥＮＣ０(n)
，ＥＮＣ１(n) ｝は符号系列（たたみこみ符号器１４
から出力できる系列）であるのは当り前だが，下記数１
２式で示されるものも符号系列となることであり，この
系列が出力される時のたたみこみ符号器１４の入力は下
記数１３式で示されるものであることである。
【０００９】
【数１２】
【数１３】
【００１０】一方，ａ(n) 系列は，たたみこみ符号器１
５のたたみこみ符号化信号出力の一つであるＥＮＣ１に
応じて選択された差動符号器１５又は１６で差動符号化
が行なわれ，これらの差動符号器のうちから選択された
差動符号器のＥＮＣ２がセレクタ１７より選択符号化信
号として出力される。差動符号器１５，１６の内部は，
差動符号器１３と同じ構成で，夫々排他的論理和回路２
３及び２５と，レジスタ２４及び２６で構成される。
（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）の組は，図５の８Ｐ
ＳＫ変調に対する符号器出力マッピングポイントに従い
８ＰＳＫ変調器１８によって８ＰＳＫ変調され，出力端
子１９よりこの変調波信号が出力される。
５のたたみこみ符号化信号出力の一つであるＥＮＣ１に
応じて選択された差動符号器１５又は１６で差動符号化
が行なわれ，これらの差動符号器のうちから選択された
差動符号器のＥＮＣ２がセレクタ１７より選択符号化信
号として出力される。差動符号器１５，１６の内部は，
差動符号器１３と同じ構成で，夫々排他的論理和回路２
３及び２５と，レジスタ２４及び２６で構成される。
（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）の組は，図５の８Ｐ
ＳＫ変調に対する符号器出力マッピングポイントに従い
８ＰＳＫ変調器１８によって８ＰＳＫ変調され，出力端
子１９よりこの変調波信号が出力される。
【００１１】図４を参照して，受信装置において変調波
は入力端子３１より入力し，８ＰＳＫ復調器３２によっ
て同期検波が行なわれ，復調信号である受信データを得
る。
は入力端子３１より入力し，８ＰＳＫ復調器３２によっ
て同期検波が行なわれ，復調信号である受信データを得
る。
【００１２】ここで，従来の通信システムのように，絶
対位相基準なしに８ＰＳＫを利用する通信システムの場
合，変調器の位相と復調器の位相は異なり，位相曖昧が
生じてしまう。したがって，この位相曖昧を除去しなが
ら，データの復号を行なわなければならない。８ＰＳＫ
変調の場合，送信装置，受信装置での基準搬送波の位相
の相違により４５°×ｋ（０≦ｋ≦７の整数）の不確定
性が生じる。この従来の方法では，ビタビ復号器４１
は，まず９０°，１８０°，２７０°の不確定性を取り
除くことができる。ここで（０，０，０）を基準にした
場合を考える。９０°では，（０，１，１）は送った符
号系列がすべて反転した状態となっているので，前述の
理由によりこれも符号系列で，ビタビ復号器４１は復号
可能となり，送信装置のたたみこみ符号器１４の入力系
列をすべて反転したものを出力する。たたみこみ符号器
１４の前で差動符号を行なっているので，ビタビ復号器
４１のビタビ復号信号出力を差動復号器４２によって差
動復号すれば，差動復号信号として正しい推定系列ｂ
(n) を得る。
対位相基準なしに８ＰＳＫを利用する通信システムの場
合，変調器の位相と復調器の位相は異なり，位相曖昧が
生じてしまう。したがって，この位相曖昧を除去しなが
ら，データの復号を行なわなければならない。８ＰＳＫ
変調の場合，送信装置，受信装置での基準搬送波の位相
の相違により４５°×ｋ（０≦ｋ≦７の整数）の不確定
性が生じる。この従来の方法では，ビタビ復号器４１
は，まず９０°，１８０°，２７０°の不確定性を取り
除くことができる。ここで（０，０，０）を基準にした
場合を考える。９０°では，（０，１，１）は送った符
号系列がすべて反転した状態となっているので，前述の
理由によりこれも符号系列で，ビタビ復号器４１は復号
可能となり，送信装置のたたみこみ符号器１４の入力系
列をすべて反転したものを出力する。たたみこみ符号器
１４の前で差動符号を行なっているので，ビタビ復号器
４１のビタビ復号信号出力を差動復号器４２によって差
動復号すれば，差動復号信号として正しい推定系列ｂ
(n) を得る。
【００１３】また，１８０°では，（１，０，０）は，
送った符号系列と同じ符号系列なので，０°の場合と等
しい。２７０°では，（１，１，１）は９０°の場合と
同じ処理になる。次に，残る４５°，１３５°２２５°
３１５°の不確定性は，８ＰＳＫ復調器３２の復調信号
の出力（Ｐ，Ｑ）を論理変換して下記数１４式で示され
るようにすれば，取り除くことができる。
送った符号系列と同じ符号系列なので，０°の場合と等
しい。２７０°では，（１，１，１）は９０°の場合と
同じ処理になる。次に，残る４５°，１３５°２２５°
３１５°の不確定性は，８ＰＳＫ復調器３２の復調信号
の出力（Ｐ，Ｑ）を論理変換して下記数１４式で示され
るようにすれば，取り除くことができる。
【００１４】
【数１４】
【００１５】また，（Ｐ，Ｑ）と上記数１４式で示され
る出力の制御は，同期判定回路３４によって行なわれ
る。同期判定回路３４については，参考文献（安田等，
“ヴィダビ復号における符号同期方式に対する検討”，
電子通信学会技術報告 通信方式，cs82-1982 ）に述べ
られている復号データを再符号化して受信データとの相
関をみる方法を利用している。つまり，第１識別器３５
により復元された下記数１５式で示される推定データを
ビタビ復号の復号遅延とたたみこみ符号で生じる遅延分
だけ第１遅延回路３６で調整し，この第１遅延信号を同
期判定回路３４に入力する。同様に，ビタビ復号器４１
の出力をたたみこみ符号器４３により再符号化して下記
数８式で示される再符号化信号を得，同期判定回路３４
に入力する。
る出力の制御は，同期判定回路３４によって行なわれ
る。同期判定回路３４については，参考文献（安田等，
“ヴィダビ復号における符号同期方式に対する検討”，
電子通信学会技術報告 通信方式，cs82-1982 ）に述べ
られている復号データを再符号化して受信データとの相
関をみる方法を利用している。つまり，第１識別器３５
により復元された下記数１５式で示される推定データを
ビタビ復号の復号遅延とたたみこみ符号で生じる遅延分
だけ第１遅延回路３６で調整し，この第１遅延信号を同
期判定回路３４に入力する。同様に，ビタビ復号器４１
の出力をたたみこみ符号器４３により再符号化して下記
数８式で示される再符号化信号を得，同期判定回路３４
に入力する。
【００１６】
【数１５】
【数１６】
【００１７】同期判定回路３４はこの時刻が一致した２
組のデータを一定区間つき合せ，一致度が予め定められ
た閾値より小さいか大きいかのいずれかに応じて，同期
及び非同期を判定している。非同期と判定されれば，位
相変換器３３に別の位相を出力するように制御信号を出
力する。下記数１７式で示される系列に対する位相不定
性は除去できたが，残る数１８式に示される系列に対す
る９０°，１８０°，２７０°の位相不確定性の除去で
ある。
組のデータを一定区間つき合せ，一致度が予め定められ
た閾値より小さいか大きいかのいずれかに応じて，同期
及び非同期を判定している。非同期と判定されれば，位
相変換器３３に別の位相を出力するように制御信号を出
力する。下記数１７式で示される系列に対する位相不定
性は除去できたが，残る数１８式に示される系列に対す
る９０°，１８０°，２７０°の位相不確定性の除去で
ある。
【００１８】
【数１７】
【数１８】
【００１９】第２識別器３７により，下記数１９式で示
される推定データの候補となる４ビットの組を復号して
第２推定信号を得る。
される推定データの候補となる４ビットの組を復号して
第２推定信号を得る。
【００２０】
【数１９】
【００２１】例えば，８ＰＳＫ復調器３２の出力，即
ち，受信点が図５に示したＰ−Ｑ平面の０セレクタ内の
ｒ点にあったとする。このとき，Ａ＝｛（０，０，
０），（１，０，０）｝，Ｂ＝｛（０，０，１），
（１，０，１）｝，Ｃ＝｛（０，１，１），（１，１，
１）｝，Ｄ＝｛（０，１，０），（１，１，０）｝の４
組を考え，Ａ組に関して，送信点（０，０，０）と受信
点ｒとのユークリッド距離と送信点（１，０，０）と受
信点ｒとのユークリッド距離を比較して小さい方を下記
数２０式で示される候補とする。ここでは，数２１式で
示されるようになる。
ち，受信点が図５に示したＰ−Ｑ平面の０セレクタ内の
ｒ点にあったとする。このとき，Ａ＝｛（０，０，
０），（１，０，０）｝，Ｂ＝｛（０，０，１），
（１，０，１）｝，Ｃ＝｛（０，１，１），（１，１，
１）｝，Ｄ＝｛（０，１，０），（１，１，０）｝の４
組を考え，Ａ組に関して，送信点（０，０，０）と受信
点ｒとのユークリッド距離と送信点（１，０，０）と受
信点ｒとのユークリッド距離を比較して小さい方を下記
数２０式で示される候補とする。ここでは，数２１式で
示されるようになる。
【００２２】
【数２０】
【数２１】 以下，Ｂ，Ｃ，Ｄ組に関して同様な操作を行なうと，下
記数２２，数２３，及び数２４式で示されるようにな
る。
記数２２，数２３，及び数２４式で示されるようにな
る。
【００２３】
【数２２】
【数２３】
【数２４】
【００２４】下記数２５式の（ｉ，ｊ）の組は，たたみ
こみ符号器４３の再符号化信号出力２ビットを表してい
る。
こみ符号器４３の再符号化信号出力２ビットを表してい
る。
【００２５】
【数２５】
【００２６】ビタビ復号器４１によって推定されたデー
タ系列ｃ(n) は，再びたたみこみ符号器４３によってた
たみこみ符号化された２ビットの組の再符号化信号を出
力する。この２ビットの組（ｉ，ｊ）が，第１遅延回路
３６によって遅延調整された下記数２６式で示される４
ビットのうちの対応するビットを選択信号としてセレク
タ４４から出力させる。
タ系列ｃ(n) は，再びたたみこみ符号器４３によってた
たみこみ符号化された２ビットの組の再符号化信号を出
力する。この２ビットの組（ｉ，ｊ）が，第１遅延回路
３６によって遅延調整された下記数２６式で示される４
ビットのうちの対応するビットを選択信号としてセレク
タ４４から出力させる。
【００２７】
【数２６】
【００２８】送信装置で，ＥＮＣ１によって，２つある
差動符号器のどちらかで差動符合されているということ
は，それぞれの差動符号で１８０°の不確定性を取り除
くことができ，９０°，１８０°，２７０°の位相不確
定性が取り除けたことになる。このセレクタ４４の選択
信号出力は，現時刻の下記数２７式で示すもののビット
に応じて，差動復号器４５及び４６のどちらかに差動復
号が行なわれ，差動信号として出力される。差動復号器
４５及び４６の内部は，現時刻のデータと一時刻前のデ
ータを保持しているレジスタ５３及び５５の出力を排他
的論理和回路５４，５６によって排他的論理和を取る構
成となっている。差動復号器４５及び４６が選択されて
いる方のビットが差動信号としてセレクタ４７から出力
される。この差動信号における推定データの下記数２７
式，２８式で示される系列は並直列変換器４８によって
並直列変換され出力端子４９から出力される。
差動符号器のどちらかで差動符合されているということ
は，それぞれの差動符号で１８０°の不確定性を取り除
くことができ，９０°，１８０°，２７０°の位相不確
定性が取り除けたことになる。このセレクタ４４の選択
信号出力は，現時刻の下記数２７式で示すもののビット
に応じて，差動復号器４５及び４６のどちらかに差動復
号が行なわれ，差動信号として出力される。差動復号器
４５及び４６の内部は，現時刻のデータと一時刻前のデ
ータを保持しているレジスタ５３及び５５の出力を排他
的論理和回路５４，５６によって排他的論理和を取る構
成となっている。差動復号器４５及び４６が選択されて
いる方のビットが差動信号としてセレクタ４７から出力
される。この差動信号における推定データの下記数２７
式，２８式で示される系列は並直列変換器４８によって
並直列変換され出力端子４９から出力される。
【００２９】
【数２７】
【数２８】
【００３０】
【発明が解決しようとする課題】しかしながら，選択符
号化信号ＥＮＣ２(n) の系列を下記数２９式とした場
合，受信側において，推定した下記数３０式で示される
もののデータが上記の（ｎ＋２）の時刻まで正しく，
（ｎ＋３）の時刻で“０”から“１”へ誤り，再び（ｎ
＋４）以降は，正しくかったとすると，差動復号化後の
下記数３１式で示されるデータ系列は，下記数３２で示
されるようになり，下記数３３式で示されるものの推定
が１ビット誤れば，下記数３４式で示される推定データ
は現時刻より４時刻のデータａ（ｎ＋３），ａ（ｎ＋
４），ａ（ｎ＋５），ａ（ｎ＋６）が誤まってしまう。
号化信号ＥＮＣ２(n) の系列を下記数２９式とした場
合，受信側において，推定した下記数３０式で示される
もののデータが上記の（ｎ＋２）の時刻まで正しく，
（ｎ＋３）の時刻で“０”から“１”へ誤り，再び（ｎ
＋４）以降は，正しくかったとすると，差動復号化後の
下記数３１式で示されるデータ系列は，下記数３２で示
されるようになり，下記数３３式で示されるものの推定
が１ビット誤れば，下記数３４式で示される推定データ
は現時刻より４時刻のデータａ（ｎ＋３），ａ（ｎ＋
４），ａ（ｎ＋５），ａ（ｎ＋６）が誤まってしまう。
【００３１】
【数２９】
【数３０】
【数３１】
【数３２】
【数３３】
【数３４】
【００３２】したがって，この従来の位相曖昧度除去器
は，誤りを増大させ，伝送路のビット・エラー・レイト
を劣化させる問題があった。
は，誤りを増大させ，伝送路のビット・エラー・レイト
を劣化させる問題があった。
【００３３】そこで，本発明の技術的課題は，例えば，
２情報ビットの一方を符号化率１／２拘束長７でたたみ
こみ符号化し，残りの非符号化ビットと合わせて３ビッ
トとなった符号化ビットを８ＰＳＫ符号化変調方式のよ
うなＰＳＫ変調を用いて送信する場合，受信装置におい
て送信装置との位相基準の相違により生じる位相不確定
を取り除き，正しいデータ伝送を行うことができる位相
曖昧度除去器とそれらを用いた送信装置及び受信装置と
を提供することにある。
２情報ビットの一方を符号化率１／２拘束長７でたたみ
こみ符号化し，残りの非符号化ビットと合わせて３ビッ
トとなった符号化ビットを８ＰＳＫ符号化変調方式のよ
うなＰＳＫ変調を用いて送信する場合，受信装置におい
て送信装置との位相基準の相違により生じる位相不確定
を取り除き，正しいデータ伝送を行うことができる位相
曖昧度除去器とそれらを用いた送信装置及び受信装置と
を提供することにある。
【００３４】
【課題を解決するための手段】本発明の位相曖昧度除去
器は，送信側にビット系列をａ(n) 及びｂ(n) 系列に直
並列変換する直並列変換器と，前記ｂ(n) 系列を差動符
号化し，たたみこみ符号化してたたみこみ符号化信号Ｅ
ＮＣ０(n) ，ＥＮＣ１(n) 系列を出力するとともに前記
記ａ(n) 系列をＥＮＣ１の値（０又は１）によって指定
された方で差動符号化を行なう符号化信号ＥＮＣ２を出
力する符号訂正部と，前記たたみこみ符号化信号及び符
号化信号（ＥＮＣ０，ＥＮＣ１，ＥＮＣ２）の組に対応
して位相変調を行ない変調波信号を出力するＰＳＫ変調
器とを備え，受信側に，変調波を同期検波して復調する
ＰＳＫ復調器と，ＰＳＫ復調器のL ビットの出力Ｐ，Ｑ
をそのまま出すか，L ビットの出力Ｐ，Ｑを入れかえて
位相変調信号として出力する位相変換器と，この位相変
換器を制御する制御信号を出力する同期判定回路と，前
記位相変換器の出力よりＥＮＣ０とＥＮＣ１の推定デー
タを復元して第１推定信号を出力する第１識別器と，こ
の第１識別器の第１推定信号を遅延し第１遅延信号とし
て前記同期判定回路に出力する遅延回路と，前記位相変
換信号を元に（０，０）（０，１）（１，０）（１，
１）に対応した４組のブランチメトリックからなるブラ
ンチメトリック信号を生成するブランチメトリック生成
器と，ブランチメトリック生成信号を基にビタビアルゴ
リズムを実行しビタビ復号信号を出力するビタビ復号器
と，前記ビタビ復号信号を再符号化し，前記同期判定回
路へ再復号信号として出力するたたみこみ符号器と，前
記位相変換信号を基に，下記数３５式で示されるものの
４つの候補ビットを復元する第２識別器と，この第２識
別器の出力を遅延させて第２遅延信号を出力する第２遅
延回路と，この第２遅延回路の４つの第２遅延信号出力
を前記再符号化信号を基に下記数３６式で示されるに対
応するビットを選び選択信号として出力するセレクタ
と，この選択信号を下記数３７式で示されるものの値
（０又は１）によって指定された方で差動復号化を行な
い差動信号を出力するとともに，前記ビタビ復号信号を
下記数３８式で示される系列の差動復号信号を出力する
差動復号部と，前記差動復号部の出力を並直列変換する
並直列変換器とを備えた符号化変調通信システムにおい
て，前記差動符号部は，ＥＮＣ２の曖昧度を除去する目
的で直並列変換された２つの系列に下記数３９式で示さ
れる処理も行なう差動符号器を備え，前記差動復号部は
ＥＮＣ２の曖昧度を除去する目的でセレクタの出力系列
とビタビ復号器の出力系列の２つの系列に下記数４０式
で示される処理を行なう差動復号器とを備えていること
を特徴としている。
器は，送信側にビット系列をａ(n) 及びｂ(n) 系列に直
並列変換する直並列変換器と，前記ｂ(n) 系列を差動符
号化し，たたみこみ符号化してたたみこみ符号化信号Ｅ
ＮＣ０(n) ，ＥＮＣ１(n) 系列を出力するとともに前記
記ａ(n) 系列をＥＮＣ１の値（０又は１）によって指定
された方で差動符号化を行なう符号化信号ＥＮＣ２を出
力する符号訂正部と，前記たたみこみ符号化信号及び符
号化信号（ＥＮＣ０，ＥＮＣ１，ＥＮＣ２）の組に対応
して位相変調を行ない変調波信号を出力するＰＳＫ変調
器とを備え，受信側に，変調波を同期検波して復調する
ＰＳＫ復調器と，ＰＳＫ復調器のL ビットの出力Ｐ，Ｑ
をそのまま出すか，L ビットの出力Ｐ，Ｑを入れかえて
位相変調信号として出力する位相変換器と，この位相変
換器を制御する制御信号を出力する同期判定回路と，前
記位相変換器の出力よりＥＮＣ０とＥＮＣ１の推定デー
タを復元して第１推定信号を出力する第１識別器と，こ
の第１識別器の第１推定信号を遅延し第１遅延信号とし
て前記同期判定回路に出力する遅延回路と，前記位相変
換信号を元に（０，０）（０，１）（１，０）（１，
１）に対応した４組のブランチメトリックからなるブラ
ンチメトリック信号を生成するブランチメトリック生成
器と，ブランチメトリック生成信号を基にビタビアルゴ
リズムを実行しビタビ復号信号を出力するビタビ復号器
と，前記ビタビ復号信号を再符号化し，前記同期判定回
路へ再復号信号として出力するたたみこみ符号器と，前
記位相変換信号を基に，下記数３５式で示されるものの
４つの候補ビットを復元する第２識別器と，この第２識
別器の出力を遅延させて第２遅延信号を出力する第２遅
延回路と，この第２遅延回路の４つの第２遅延信号出力
を前記再符号化信号を基に下記数３６式で示されるに対
応するビットを選び選択信号として出力するセレクタ
と，この選択信号を下記数３７式で示されるものの値
（０又は１）によって指定された方で差動復号化を行な
い差動信号を出力するとともに，前記ビタビ復号信号を
下記数３８式で示される系列の差動復号信号を出力する
差動復号部と，前記差動復号部の出力を並直列変換する
並直列変換器とを備えた符号化変調通信システムにおい
て，前記差動符号部は，ＥＮＣ２の曖昧度を除去する目
的で直並列変換された２つの系列に下記数３９式で示さ
れる処理も行なう差動符号器を備え，前記差動復号部は
ＥＮＣ２の曖昧度を除去する目的でセレクタの出力系列
とビタビ復号器の出力系列の２つの系列に下記数４０式
で示される処理を行なう差動復号器とを備えていること
を特徴としている。
【００３５】
【数３５】
【数３６】
【数３７】
【数３８】
【数３９】
【数４０】
【００３６】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例に係る８ＰＳＫ符号
化変調送信装置のブロック図である。以下の説明におい
て，従来例と同じ名称の部分は，同じ符号を用いてい
る。図１に示すように，８ＰＳＫ符号化変調送信装置１
０は，入力端子１１に接続された直並列変換器１２と，
作動符号器１３と，たたみこみ符号器１４と，出力端子
１９に接続された８ＰＳＫ変調器１８とを備えている。
この作動符号器１３とたたみこみ符号器１４とにより訂
正符号部８が構成されている。
て説明する。図１は本発明の実施例に係る８ＰＳＫ符号
化変調送信装置のブロック図である。以下の説明におい
て，従来例と同じ名称の部分は，同じ符号を用いてい
る。図１に示すように，８ＰＳＫ符号化変調送信装置１
０は，入力端子１１に接続された直並列変換器１２と，
作動符号器１３と，たたみこみ符号器１４と，出力端子
１９に接続された８ＰＳＫ変調器１８とを備えている。
この作動符号器１３とたたみこみ符号器１４とにより訂
正符号部８が構成されている。
【００３７】図２は，本発明に実施例に係る８ＰＳＫ符
号化変調受信装置のブロック図である。図２に示すよう
に，入力端子３１に接続した８ＰＳＫ復調器３２と，位
相変換器３３と，同期判定回路３４と，第１識別器３５
と，第１遅延回路３６と，第２識別器３７と，第２遅延
回路３８と，ブランチメトリック生成器３９と，ビタビ
復号器４１と，差動復号器４２と，たたみこみ符号器４
３と，セレクタ４４と，出力端子４９に接続された並直
列変換器４８とを備えている。これら，位相変換器３３
と同期判定回路３４と第１識別器３５と第１遅延回路３
６と第２識別器３７と第２遅延回路３８とブランチメト
リック生成器３９とビタビ復号器４１と作動復号器４２
とによって訂正復号部９が構成されている。
号化変調受信装置のブロック図である。図２に示すよう
に，入力端子３１に接続した８ＰＳＫ復調器３２と，位
相変換器３３と，同期判定回路３４と，第１識別器３５
と，第１遅延回路３６と，第２識別器３７と，第２遅延
回路３８と，ブランチメトリック生成器３９と，ビタビ
復号器４１と，差動復号器４２と，たたみこみ符号器４
３と，セレクタ４４と，出力端子４９に接続された並直
列変換器４８とを備えている。これら，位相変換器３３
と同期判定回路３４と第１識別器３５と第１遅延回路３
６と第２識別器３７と第２遅延回路３８とブランチメト
リック生成器３９とビタビ復号器４１と作動復号器４２
とによって訂正復号部９が構成されている。
【００３８】次に，本発明の実施例に係る通信システム
の送信装置の動作について説明する。図１を参照して，
入力端子１１より入力されたビット系列は，直並列変換
器１２によって，ａ(n) 及びｂ(n) 系列に分離される。
（ａ，ｂ）＝（Ｉn,2 ，Ｉn, 1 ）とすると，（Ｉn,2 ，
Ｉn,1 ）は，差動符号器１３によって，下記数４１式で
示される演算が施され，たたみこみ符号化信号を出力す
る。下記表１に，下記数４２式及び数４３式で示される
ものによって，下記数４４式で示されるたたみこみ符号
化信号がどのような値を取るかを示している。
の送信装置の動作について説明する。図１を参照して，
入力端子１１より入力されたビット系列は，直並列変換
器１２によって，ａ(n) 及びｂ(n) 系列に分離される。
（ａ，ｂ）＝（Ｉn,2 ，Ｉn, 1 ）とすると，（Ｉn,2 ，
Ｉn,1 ）は，差動符号器１３によって，下記数４１式で
示される演算が施され，たたみこみ符号化信号を出力す
る。下記表１に，下記数４２式及び数４３式で示される
ものによって，下記数４４式で示されるたたみこみ符号
化信号がどのような値を取るかを示している。
【００３９】
【数４１】
【数４２】
【数４３】
【数４４】
【表１】
【００４０】下記数４５式で示される出力系列は，たた
みこみ符号器１４によってたたみこみ符号化されたたた
みこみ符号化信号ＥＮＣ１(n) ，ＥＮＣ０(n) の系列を
示している。
みこみ符号器１４によってたたみこみ符号化されたたた
みこみ符号化信号ＥＮＣ１(n) ，ＥＮＣ０(n) の系列を
示している。
【００４１】
【数４５】
【００４２】下記数４６式で示されるようにすると，図
５の示すような（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）の組
に対応した送信点で８ＰＳＫ変調器１８により位相変調
された変調波信号は出力端子１９から出力される。
５の示すような（ＥＮＣ２，ＥＮＣ１，ＥＮＣ０）の組
に対応した送信点で８ＰＳＫ変調器１８により位相変調
された変調波信号は出力端子１９から出力される。
【００４３】
【数４６】
【００４４】次に，本発明の実施例に係る通信システム
の受信装置の動作について説明する。図２を参照して，
受信側において変調波信号は，入力端子３１から入力さ
れた変調波信号は，８ＰＳＫ復調器３２によって同期検
波され，復調信号としてL ビットのＰ，Ｑデータを得
る。位相変換器３３は，同期判定回路３４の制御信号に
よる指示によって｛（Ｐ0 ，Ｐ1 ，…，ＰL ），
（Ｑ0 ，Ｑ1 ，…，ＱL ）｝の組か｛（Ｑ0 ，Ｑ1 ，
…，ＱL ），（Ｐ0 ，Ｐ1 ，…，ＰL ）｝の組かのいず
れかを位相変換信号として出力する。位相変換器３３の
位相変換信号出力によって，第１識別器３５は，下記数
４７式及び数４８式で示される推定データを復元して第
１推定信号を生成する。
の受信装置の動作について説明する。図２を参照して，
受信側において変調波信号は，入力端子３１から入力さ
れた変調波信号は，８ＰＳＫ復調器３２によって同期検
波され，復調信号としてL ビットのＰ，Ｑデータを得
る。位相変換器３３は，同期判定回路３４の制御信号に
よる指示によって｛（Ｐ0 ，Ｐ1 ，…，ＰL ），
（Ｑ0 ，Ｑ1 ，…，ＱL ）｝の組か｛（Ｑ0 ，Ｑ1 ，
…，ＱL ），（Ｐ0 ，Ｐ1 ，…，ＰL ）｝の組かのいず
れかを位相変換信号として出力する。位相変換器３３の
位相変換信号出力によって，第１識別器３５は，下記数
４７式及び数４８式で示される推定データを復元して第
１推定信号を生成する。
【００４５】
【数４７】
【数４８】
【００４６】例えば，図５に示すように受信点ｒがＰ−
Ｑ平面のセクタ０内にあったとすると，下記数４９式で
示されるようになる。
Ｑ平面のセクタ０内にあったとすると，下記数４９式で
示されるようになる。
【００４７】
【数４９】
【００４８】第１識別器３５の第１推定信号出力は，ビ
タビ復号により遅延とたたみこみ符号に要する遅延分調
整する第１遅延回路３６に入力され，第１遅延回路３６
の第１遅延信号出力は同期判定回路３４に入力される。
また，位相変換器３３の移送変換信号出力により，（Ｅ
ＮＣ１，ＥＮＣ０）の送信シンボルが（０，０）（０，
１）（１，１）の場合である確からしさの度合を示すｍ
ビットのブランチメトリック４つをブランチメトリック
生成器３９で生成させる。得られたブランチメトリック
４つを利用して，ビタビ復号器４１でビタビアルゴリズ
ムが実行され，復号データ系列Ｊn,1 (n) を得る。復号
データ系列Ｊn,1 (n) は，たたみこみ符号器４３によっ
て下記数５０式及び下記数５１式で示されるたたみこみ
符号化系列の再符号化信号を得，同期判定回路３４に出
力される。
タビ復号により遅延とたたみこみ符号に要する遅延分調
整する第１遅延回路３６に入力され，第１遅延回路３６
の第１遅延信号出力は同期判定回路３４に入力される。
また，位相変換器３３の移送変換信号出力により，（Ｅ
ＮＣ１，ＥＮＣ０）の送信シンボルが（０，０）（０，
１）（１，１）の場合である確からしさの度合を示すｍ
ビットのブランチメトリック４つをブランチメトリック
生成器３９で生成させる。得られたブランチメトリック
４つを利用して，ビタビ復号器４１でビタビアルゴリズ
ムが実行され，復号データ系列Ｊn,1 (n) を得る。復号
データ系列Ｊn,1 (n) は，たたみこみ符号器４３によっ
て下記数５０式及び下記数５１式で示されるたたみこみ
符号化系列の再符号化信号を得，同期判定回路３４に出
力される。
【００４９】
【数５０】
【数５１】
【００５０】ここで，同期判定回路３４は，時刻が一致
した下記数５２式及び下記数５３式で示される２組のデ
ータを一定区間つき合わせ，一致度が閾値より小さいか
大きいかで同期及び非同期を判定し，その結果を制御信
号として出力している。
した下記数５２式及び下記数５３式で示される２組のデ
ータを一定区間つき合わせ，一致度が閾値より小さいか
大きいかで同期及び非同期を判定し，その結果を制御信
号として出力している。
【００５１】
【数５２】
【数５３】
【００５２】同期判定回路３４によって，非同期と判定
されれば，位相変換器３３が別の位相を出力するように
制御信号を出力する。さらに位相変換器３３の出力によ
って，第２識別器３７は下記数５４式で示される候補と
なる４ビットの組を復号して第２推定信号を出力する。
されれば，位相変換器３３が別の位相を出力するように
制御信号を出力する。さらに位相変換器３３の出力によ
って，第２識別器３７は下記数５４式で示される候補と
なる４ビットの組を復号して第２推定信号を出力する。
【００５３】
【数５４】
【００５４】例えば，図５に示すように受信点ｒがＰ−
Ｑ平面のセクタ０内にあったとする。このとき，
｛（０，０，０），（１，０，０）｝，Ｂ＝｛（０，
０，１），（１，０，１）｝，Ｃ＝｛（０，１，１），
（１，１，１）｝，Ｄ＝｛（０，１，０），（１，１，
０）｝の４組を考え，Ａ組に関して，送信点（０，０，
０）と受信点ｒとのユークリッド距離と送信点（１，
０，０）と受信点ｒとのユークリッド距離を比較して小
さい方を下記数５５式で示される候補とすると，下記数
５６式で示されるようになる。
Ｑ平面のセクタ０内にあったとする。このとき，
｛（０，０，０），（１，０，０）｝，Ｂ＝｛（０，
０，１），（１，０，１）｝，Ｃ＝｛（０，１，１），
（１，１，１）｝，Ｄ＝｛（０，１，０），（１，１，
０）｝の４組を考え，Ａ組に関して，送信点（０，０，
０）と受信点ｒとのユークリッド距離と送信点（１，
０，０）と受信点ｒとのユークリッド距離を比較して小
さい方を下記数５５式で示される候補とすると，下記数
５６式で示されるようになる。
【００５５】
【数５５】
【数５６】
【００５６】同様にＢ，Ｃ，Ｄ組に関して同じ操作を行
なうと，下記数５７式で示されるようになる。
なうと，下記数５７式で示されるようになる。
【００５７】
【数５７】
【００５８】下記数５８式の（ｉ，ｊ）の組は，たたみ
こみ符号器４３の２ビットの再符号化信号出力を表わし
ている。
こみ符号器４３の２ビットの再符号化信号出力を表わし
ている。
【００５９】
【数５８】
【００６０】そこで，下記数５９式で示されるたたみこ
み符号器４３の２ビットの出力と一致する第２遅延回路
３８によって遅延調整された（ｉ，ｊ）の組に対応する
下記数６０式で示される第２遅延信号が，セレクタ４４
により選ばれ，該当する時刻の下記数６１式で表される
ものの推定ビットとなる。
み符号器４３の２ビットの出力と一致する第２遅延回路
３８によって遅延調整された（ｉ，ｊ）の組に対応する
下記数６０式で示される第２遅延信号が，セレクタ４４
により選ばれ，該当する時刻の下記数６１式で表される
ものの推定ビットとなる。
【００６１】
【数５９】
【数６０】
【数６１】
【００６２】ビタビ復号器４１のビタビ復号信号出力Ｊ
n,1 とセレクタ４４の選択信号出力Ｊn,2 は，差動復号
器４２によって下記数５４式で示される演算が施され，
夫々差動復号信号及び差動信号として出力される。下記
表２にビタビ復号信号及び選択信号の組み（Ｊn,2 ，Ｊ
n,1 ）と，差動復号信号及び差動信号の組み
（Ｊn-1, 2 ，Ｊn-1,1 ）によって下記数６２式で示され
るものがどのような値を取るかを示している。
n,1 とセレクタ４４の選択信号出力Ｊn,2 は，差動復号
器４２によって下記数５４式で示される演算が施され，
夫々差動復号信号及び差動信号として出力される。下記
表２にビタビ復号信号及び選択信号の組み（Ｊn,2 ，Ｊ
n,1 ）と，差動復号信号及び差動信号の組み
（Ｊn-1, 2 ，Ｊn-1,1 ）によって下記数６２式で示され
るものがどのような値を取るかを示している。
【００６３】
【数６２】
【００６４】
【表２】
【００６５】差動復号器４２の下記数６３式で示される
差動復号信号及び差動信号出力は並直列変換器４８によ
り並直列変換され，出力端子４９より出力される。
差動復号信号及び差動信号出力は並直列変換器４８によ
り並直列変換され，出力端子４９より出力される。
【００６６】
【数６３】
【００６７】
【発明の効果】以上，説明したように本発明は，ビタビ
が提案した８ＰＳＫ符号化変調通信システムにおいて，
送信側で，ＥＮＣ２の曖昧度を除去する目的で，直並列
変換された２の系列に，下記数６４式で示される処理を
行なう差動符号と，受信側でＥＮＣ２の曖昧度を除去す
る目的でセレクタの出力系列とビタビ復号器の出力系列
の２つの系列に下記数６５式で示される処理を行なう差
動復号を行なうことにより，たとえ，時刻ｎの下記数６
６式で示されるものかが誤った場合でも，差動変換器の
出力は時刻ｎ（ｎ＋１）だけ誤り，他の時刻の影響せ
ず，従来の回路に比べてビットエラーレートの劣化を防
ぐ効果がある。
が提案した８ＰＳＫ符号化変調通信システムにおいて，
送信側で，ＥＮＣ２の曖昧度を除去する目的で，直並列
変換された２の系列に，下記数６４式で示される処理を
行なう差動符号と，受信側でＥＮＣ２の曖昧度を除去す
る目的でセレクタの出力系列とビタビ復号器の出力系列
の２つの系列に下記数６５式で示される処理を行なう差
動復号を行なうことにより，たとえ，時刻ｎの下記数６
６式で示されるものかが誤った場合でも，差動変換器の
出力は時刻ｎ（ｎ＋１）だけ誤り，他の時刻の影響せ
ず，従来の回路に比べてビットエラーレートの劣化を防
ぐ効果がある。
【００６８】
【数６４】
【数６５】
【数６６】
【図１】本発明の実施例に係る位相曖昧度除去器を含む
８ＰＳＫ符号化変調送信装置のブロック図である。
８ＰＳＫ符号化変調送信装置のブロック図である。
【図２】本発明の実施例に係る位相曖昧度除去器を含む
８ＰＳＫ符号化変調受信装置のブロック図である。
８ＰＳＫ符号化変調受信装置のブロック図である。
【図３】従来例に係る８ＰＳＫ符号化変調送信装置のブ
ロック図である。
ロック図である。
【図４】従来例に係る８ＰＳＫ符号化変調受信装置のブ
ロック図である。
ロック図である。
【図５】８ＰＳＫ変調に対する符号器出力写像図であ
る。
る。
１０ ８ＰＳＫ符号化変調送信装置 １１，３１ 入力端子 １２ 直並列変換器 １３，１５，１６ 差動符号器 １４，４３ たたみこみ符号器 １８ ８ＰＳＫ変調器 １９，４９ 出力端子 ２０ ８ＰＳＫ符号化変調受信装置 ２１，２３，２５，５２，５４，５６ 排他的論理和
回路 ２２，２４，２６，５１，５３，５５ レジスタ ３２ ８ＰＳＫ復調器 ３３ 位相変換器 ３４ 同期判定回路 ３５ 第１識別器 ３６ 第１遅延回路 ３７ 第２識別器 ３８ 第２遅延回路 ３９ ブランチメトリック生成器 ４１ ビタビ復号器 ４２ 差動復号器 ４４ セレクタ ４５，４６ 差動復号器 ４８ 並直列変換器
回路 ２２，２４，２６，５１，５３，５５ レジスタ ３２ ８ＰＳＫ復調器 ３３ 位相変換器 ３４ 同期判定回路 ３５ 第１識別器 ３６ 第１遅延回路 ３７ 第２識別器 ３８ 第２遅延回路 ３９ ブランチメトリック生成器 ４１ ビタビ復号器 ４２ 差動復号器 ４４ セレクタ ４５，４６ 差動復号器 ４８ 並直列変換器
Claims (7)
- 【請求項１】 送信側では，入力された第１のビット系
列を第２及び第３のビット系列に分離し，前記第３のビ
ット系列をたたみこみ符号化し，第４及び第５のビット
系列を生成し，前記第２，第４，及び第５のビット系列
の各時刻毎に束ねられた３ビットの組に対応して決めら
れた位相に変調した変調信号を出力し，受信側では，入
力された変調波を同期検波により復調し，各時刻毎に，
２相のｌビットの復調信号Ｐ，Ｑを，制御信号に基づい
て位相変換してなる信号（Ｐ，Ｑ）及び（Ｑ，Ｐ）のう
ちの一方を位相変換信号として得，この位相変換信号か
ら前記第４及び第５のビット系列を推定した第１推定信
号を生成し，前記第１の推定信号を遅延させて第１遅延
信号を生成するとともに，前記位相変換信号を基にブラ
ンチメトリックを生成し，ビタビアルゴリズムを実行し
てビタビ復号信号を生成するとともに，前記ビタビ復号
信号を再符号化した推定信号を生成し，この推定信号
と，前記第１遅延信号とを一定区間つき合わせ，両者の
一致度と予め定められた閾値との関係で，両者の同期及
び非同期を判定して前記制御信号を生成するとともに，
前記制御信号を基に前記第３のビット系列の４つの候補
ビットを推定し第２推定信号を生成し，前記第２の推定
信号を遅延させて第２遅延信号を生成し，前記推定信号
を基に，前記第２遅延信号の内から１ビットを選択した
選択信号を生成し，前記選択信号と前記ビタビ復号信号
と予め定められた演算に基づいて演算して並直列変換す
る通信方法において，前記送信側で，前記変調信号のｎ
時刻の値をＩn,2 ，Ｉn,1 とし，演算後の出力をＩ′
n,2 ，Ｉn,1 とした時に下記数１式で示される演算を施
こすとともに，前記受信側で，前記選択信号のｎ時刻の
値をＪn,2 ，前記ビタビ復号信号をＪn,1 とし，演算後
の出力をＪ′n,2 ，Ｊ′n,1 とした時に，下記数２式で
示される演算を施こすことを特徴とする通信システムの
位相曖昧度除去方法。 【数１】 【数２】 - 【請求項２】 入力された第１のビット系列を第２及び
第３のビット系列に分離し，前記第３のビット系列をた
たみこみ符号化して第４及び第５のビット系列を生成
し，前記第２，第４，及び第５のビット系列の各時刻毎
に束ねられた３ビットの組に対応して決められた位相に
変調した変調波信号を出力する通信システムの送信方法
において，前記変調波のｎ時刻の値をＩn,2 ，Ｉn,1 と
し，演算後の出力をＩ′n,2 ，Ｉn,1 とした時に下記数
３式で示される演算を施こすことを特徴とする送信側位
相曖昧度除去方法。 【数３】 - 【請求項３】 請求項２記載の送信側位相曖昧度除去方
法により送信された変調波信号を同期検波により復調
し，各時刻毎に，２相のｌビットの復調信号Ｐ，Ｑを制
御信号に基づいて位相変換してなる信号（Ｐ，Ｑ）及び
（Ｑ，Ｐ）のうちの一方を位相変換信号として得，前記
位相変換信号によって第４及び第５のビット系列を推定
した第１推定信号を生成し，この第１推定信号を遅延さ
せた第１遅延信号を生成し，前記位相変換信号を基にブ
ランチメトリックを生成し，ビタビアルゴリズムを実行
してビタビ復号信号を生成し，このビタビ復号信号を畳
み込んで再符号化した再符号化信号を生成し，前記再符
号化信号と前記第１遅延信号とを一定区間つき合わせ，
両者の一致度と予め定められた閾値との関係で両者のて
同期及び非同期を判定して前記制御信号を生成し，前記
制御信号を基に，前記第３のビット系列の４つの候補ビ
ットを推定し第２推定信号を生成し，この第２推定信号
を遅延させた第２遅延信号を生成し，前記再符号化信号
を基に前記第２遅延信号の内から１ビットを選択した選
択信号を生成し，前記選択信号と前記ビタビ信号とを並
直列変換する通信システムの受信方法において，前記選
択信号のｎ時刻の値をＪn,2 ，前記ビタビ復号信号をＪ
n,1 とし，演算後の出力をＪ′n,2 ，Ｊ′n,1 とした時
に，下記数４式で示される演算を施こすことを特徴とす
る受信側位相曖昧度除去方法。 【数４】 - 【請求項４】 送信装置と受信装置とを備えた通信シス
テムであって，前記送信装置は，入力された第１のビッ
ト系列を第２，第３のビット系列に分離する直並列変換
器と，前記第２，第３のビット系列に予め定められた演
算を施す差動符号部と，演算を施された前記第３のビッ
ト系列をたたみこみ符号化し，第４，第５のビット系列
のたたみこみ信号を出力する第１のたたみこみ符号器
と，前記演算が施された第２のビット系列と前記第４及
び第５のビット系列との各時刻毎に束ねられた３ビット
の組に対応して，決められた位相に変調した変調波信号
を出力するＰＳＫ変調器とを備え，前記受信装置は，入
力された変調波信号を同期検波により復調した２相のｌ
ビットの復調信号を生成するＰＳＫ復調器と，前記復調
信号をＰ，Ｑとした時，前記制御信号に基づいて，各時
刻毎に位相変換してなる信号（Ｐ，Ｑ）及び（Ｑ，Ｐ）
のうちの一方を位相変調信号として得る位相変換器と，
前記位相変換信号から前記第４及び第５のビット系列を
推定した第１推定信号を生成する第１の識別器と，前記
第１推定信号を遅延させた第１遅延信号を生成する第１
の遅延回路と，前記位相変調信号を基にブランチメトリ
ックを生成するブランチメトリック生成器と，前記ブラ
ンチメトリックを基にビタビアルゴリズムの実行を行い
ビタビ復号信号を出力するビタビ復号器と，前記ビタビ
復号信号を再符号化した再符号化信号を生成する第２の
たたみこみ符号器と，前記再符号化信号と前記第１遅延
信号とを一定区間つき合わせて両者の一致度が予め定め
られた閾値より小さいか大きいかに応じて同期及び非同
期を判定し前記制御信号を生成する同期判定回路と，前
記制御信号を基に前記第３のビット系列の４つの候補ビ
ットを推定した第２推定信号を生成する第２の識別器
と，前記第２推定信号を遅延させた第２遅延信号を出力
する第２の遅延回路と，前記第２遅延信号の４つの出力
から１ビットを前記再符号化信号を基に選択し選択信号
を生成するセレクタと，前記選択信号と前記ビタビ復号
信号とを予め定められた演算により演算して差動信号及
び差動復号信号を出力する差動復号部と，前記差動信号
及び前記差動復号信号を並直列変換する並直列変換器と
を備えたＰＳＫ変調を用いた通信システムにおいて，前
記差動符号部は，前記変調波のｎ時刻の値をＩn,2 ，Ｉ
n,1 とし，演算後の出力をＩ′n,2 ，Ｉn,1 とした時，
下記数５式で示される演算を施こす差動符号器を備え，
前記差動復号は，前記選択信号のｎ時刻の値をＪn,2 及
び前記ビタビ信号の値をＪn,1 とし，演算後の出力を
Ｊ′n,2 ，Ｊ′n,1 とした時，下記数６式で示される演
算を施こす差動復号器を備えていることを特徴とする位
相曖昧度除去器。 【数５】 【数６】 - 【請求項５】 入力された第１のビット系列を第２及び
第３のビット系列に分離する直並列変換器と，前記第２
及び第３のビット系列に予め定められた演算を施す差動
符号部と，演算が施された前記第３のビット系列をたた
みこみ符号化し，第４及び第５のビット系列を出力する
第１のたたみこみ符号器と，演算が施された前記第２の
ビット系列と前記第４及び第５のビット系列との各時刻
毎に束ねられた３ビットの組に対応して決められた位相
に変調するＰＳＫ変調器とを備えたＰＳＫ符号化変調を
用いた通信システムの送信装置において，前記差動符号
部は前記直並列変換器のｎ時刻の出力をＩn,2 ，Ｉn,1
とし，演算後の出力をＩ′n,2 ，Ｉn,1 とした時，下記
数７式で示される演算を施こす差動符号器を備えている
ことを特徴とする送信側位相曖昧度除去器。 【数７】 - 【請求項６】 請求項５記載の送信側位相曖昧度除去器
から送信された変調波を入力し同期検波により復調する
ＰＳＫ復調器と，前記８ＰＳＫ復調器から出力される２
相のｌビットの復調信号Ｐ，Ｑを，各時刻毎に制御信号
に基づいて位相変換してなる信号（Ｐ，Ｑ）及び（Ｑ，
Ｐ）のうちの一方を切り替えた位相変換信号を得，前記
位相変換信号に基づいて第４及び第５のビット系列を推
定して第１推定信号を生成する第１の識別器と，前記第
１推定信号を遅延させて第１遅延信号を生成するする第
１の遅延回路と，前記位相変換信号を基にブランチメト
リックを生成するブランチメトリック生成器と，前記ブ
ランチメトリックを基にビタビアルゴリズムを実行しビ
タビ復号信号を生成するビタビ復号器と，前記ビタビ復
号信号を再符号化した再符号化信号を生成する第２のた
たみこみ符号器と，前記再符号化信号と前記第１遅延信
号とを一定区間つき合わせて一致度が閾値より小さいか
大きいかに応じて同期及び非同期を判定し制御信号を生
成する同期判定回路と，前記制御信号を基に前記第３の
ビット系列の４つの候補ビットを推定した第２推定信号
を生成する第２の識別器と，前記第２推定信号を遅延さ
せた第２遅延信号を生成する第２の遅延回路と，前記第
２遅延信号の４つの出力から１ビットを再符号化信号の
値を基に選択して選択信号を生成するセレクタと，前記
選択信号と前記ビタビ復号信号とを予め定められた演算
を施し差動信号及び差動復号信号を生成する差動復号部
と，前記差動信号及び差動復号信号を並直列変換する並
直列変換器とを備えたＰＳＫ符号化変調を用いた通信シ
ステムの受信装置において，前記差動復号部は，前記選
択信号のｎ時刻の値をＪn,2 ，前記ビタビ信号の値をＪ
n,1 とし，演算後の出力をＪ′n,2 ，Ｊ′n,1 とした
時，下記数８式で示される演算処理を施こす差動復号器
を備えていることを特徴とする受信側位相曖昧度除去
器。 【数８】 - 【請求項７】 送信装置の直並列変換器とＰＳＫ変調器
との間に設けられ前記直並列変換部からの信号のうちの
特定ビット系列に差動を施す差動符号器を有するととも
に，差動を施された特定ビット系列を畳み込み符号化し
前記特定ビット列以外のビット系列信号とともに前記Ｐ
ＳＫ変調器に出力する訂正符号部と，受信装置の並直列
変換器とＰＳＫ復調器との間に設けられ，前記ＰＳＫ変
調器により復調され位相変換されブランチメトリック生
成された信号からビタビ復号信号を生成するビタビ復号
器と，前記ビタビ復号信号を畳み込み再符号化した再符
号化信号を生成する畳み込み符号器と，前記畳み込み符
号器からの再符号化信号をもとに，前記特定ビット列信
号を推定した推定信号を選択して選択信号を生成するセ
レクタと，前記特定ビット系列以外のビット系列を推定
した推定信号と前記ビタビ復号信号とに予め定められた
演算処理を施す差動復号器とを有する訂正複合部とを備
えた位相曖昧度除去器において，前記差動符号器は，前
記直並列変換器のｎ時刻のときの出力をＩn,2 とし，演
算後の出力をＩ´n,2 ，Ｉ´n,1 としたときに，下記数
９式で示される演算処理を施し，前記差動符号器は，前
記セレクタのｎ時刻の出力をＪn,2 及び前記ビタビ複合
器の出力をＪn,1 とし，演算後の出力をＪ´n,2 ，Ｊ´
n,1 としたときに下記数１０式で示される演算を施すこ
とを特徴とする位相曖昧度除去器。 【数９】 【数１０】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096220A JP2900974B2 (ja) | 1994-05-10 | 1994-05-10 | 位相曖昧度除去器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096220A JP2900974B2 (ja) | 1994-05-10 | 1994-05-10 | 位相曖昧度除去器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07303125A true JPH07303125A (ja) | 1995-11-14 |
| JP2900974B2 JP2900974B2 (ja) | 1999-06-02 |
Family
ID=14159161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096220A Expired - Lifetime JP2900974B2 (ja) | 1994-05-10 | 1994-05-10 | 位相曖昧度除去器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900974B2 (ja) |
-
1994
- 1994-05-10 JP JP6096220A patent/JP2900974B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900974B2 (ja) | 1999-06-02 |
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