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JPH0730059A - マルチチップモジュール - Google Patents

マルチチップモジュール

Info

Publication number
JPH0730059A
JPH0730059A JP15326393A JP15326393A JPH0730059A JP H0730059 A JPH0730059 A JP H0730059A JP 15326393 A JP15326393 A JP 15326393A JP 15326393 A JP15326393 A JP 15326393A JP H0730059 A JPH0730059 A JP H0730059A
Authority
JP
Japan
Prior art keywords
semiconductor element
recess
semiconductor
chip module
semiconductor elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15326393A
Other languages
English (en)
Inventor
Ryoichi Nagaoka
亮一 長岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP15326393A priority Critical patent/JPH0730059A/ja
Publication of JPH0730059A publication Critical patent/JPH0730059A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 半導体素子を複数個実装してなるマルチチッ
プモジュールの半導体素子の実装密度の向上及びモジュ
ールの小型化。 【構成】 凹部３の底部と上部に半導体素子接続用電極
４及び５を設けた多層基板１に半導体素子６を凹部に収
容し、凹部を跨ぐように半導体素子８を実装し半導体素
子の実装密度を向上させる。 【効果】 従来に比較し２倍〜３倍の高集積化、または
１／２〜１／３の小型化が実現できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子及びその他
の電子素子を多数表面実装し、所定の電気配線で接続し
て形成されるマルチチップモジュールの構造に関する。
【０００２】
【従来の技術】従来のマルチチップモジュールは図５に
示すように電気配線基板の１平面上に半導体素子を実装
している構造が１般的である。多層基板は半導体素子間
及び外部入出力端子間を接続する電気配線を有し基板の
１平面上に半導体素子を実装し、対抗する面は外部入出
力端子を設けるかまたは放熱用のフィンで構成される。
多層基板の必要な大きさは実装される半導体素子の数と
大きさで決定される（例えば、特開平３−９３２５９号
公報参照）。
【０００３】
【発明が解決しようとする課題】この従来のマルチチッ
プモジュール構造では、基板の１平面で構成する半導体
素子の大きさと個数で基板寸法が決定されるため、高集
積化・小型化の要求に答えることが難しいという問題点
があった。
【０００４】本発明は、このような従来の技術が有する
問題点に着目してなされたもので、半導体素子実装密度
の向上及びモジュールの小型化ができるようにしたマル
チチップモジュールを提供することを目的としている。
【０００５】
【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところは、以下の２項に存す
る。
【０００６】［１］ 半導体素子を含む複数の電子素子
を表面に実装し、該電子素子に接続される電気配線が形
成されているマルチチップモジュールにおいて、半導体
素子（６、８）及び多層基板から成り、多層基板（１）
には、半導体素子（６、８）を嵌合するための凹部
（１）が複数個配設され、半導体素子接続用電極（４、
５）がパタ−ンニングされ、外部と入出力信号の受け渡
しをするための外部入出力端子（２）が複数個配設さ
れ、電気配線が半導体素子（６、８）間及び外部入出力
端子（２）間並びに半導体素子（６、８）と前記外部入
出力端子（２）との間を接続され、半導体素子（６、
８）は、凹部（３）の底部に嵌装されるか、または凹部
（３）を股いで載設されていることを特徴とするマルチ
チップモジュール。
【０００７】［２］ 凹部（３）を樹脂で封止したこと
を特徴とする上記［１］に記載のマルチチップモジュー
ル。
【０００８】
【実施例】本発明を図面を参照して説明する。
【０００９】図１は、本発明の１実施例のマルチチップ
モジュールの縦断面図である。
【００１０】半導体素子６、８及びその他の電子素子を
多数表面実装し、所定の電気配線で接続して形成される
マルチチップモジュールにおいて、半導体素子６、８及
び多層基板１から成る。
【００１１】多層基板は、その底部と上部とに半導体素
子接続用電極４、５がパタ−ンニングされ、半導体素子
６、８を嵌合するための凹部３が複数個配設される。外
部と入出力信号の受け渡しをするための外部入出力端子
２が複数個配設される。半導体素子６、８間、外部入出
力端子２間及び半導体素子６、８・外部入出力端子間の
電気配線がその底部と上部と内部に繞設される。
【００１２】半導体素子６、８は、多層基板１の凹部３
の底部と凹部上部円周を用いて嵌装・載設される。
【００１３】凹部３の底部には半導体素子接続用の電極
４を形成している。また凹部３の上部に当たる部分にも
半導体素子接続用電極５を設けている。
【００１４】まず凹部３に半導体素子６を実装し、半導
体素子６の回路と凹部底部に設けた接続用電極４を接続
する。図１では半導体素子６の回路面を上にし金または
アルミ細線７によるワイヤ−ボンディング法により接続
されている。凹部３内の半導体素子６を実装後、凹部を
跨ぐ様に半導体素子８を実装する。凹部を跨ぐ半導体素
子８は接続用端子９が施されたプラスチックパッケ−ジ
やセラミックパッケ−ジに収容された構造、またはキャ
リアテ−プ（図３の１１）に半導体素子を実装した構造
の半導体素子を使用する。
【００１５】多層基板との接続は、凹部上部に設けられ
た接続用電極５とで行われ半田付けなどの工法を用い
る。
【００１６】図２は、第２の実施例を示す。
【００１７】特許請求の範囲第１項記載のマルチチップ
モジュールにおいて、凹部３を樹脂で封止している。
【００１８】第１の実施例の凹部３に裸の半導体素子６
を使用し、半導体素子６の信頼性を確保するために樹脂
１０にて凹部を封止している。
【００１９】図３は本発明の第３の実施例である。
【００２０】凹部３の底部に半導体素子６を実装した
後、キャリアテ−プ１１に実装した半導体素子６の端子
のみを、凹部上部の接続用電極５２と接続する。
【００２１】更に、半導体素子６を凹部３に落とし込
み、上部電極５２の周囲に設けた半導体素子接続用電極
５２を、半導体素子８を実装する。
【００２２】図４は、凹部３に階段状の段差１２を設け
た第４の実施例である。
【００２３】半導体素子６と多層基板の接続用電極との
接続距離を短くした構造を特徴とする。
【００２４】
【発明の効果】以上説明したように、本発明のマルチチ
ップモジュール構造では、半導体素子を高さ方向に重ね
実装できるため、従来のマルチチップモジュールに比較
し２倍〜３倍の高集積化（高密度化）、または１／２〜
１／３の小型化が実現できる。更に凹部を樹脂で封止し
たことにより、半導体素子６及びモジュールの信頼性を
確保できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の縦断面図である。
【図２】本発明の第２の実施例の部分縦断面図である。
【図３】本発明の第３の実施例の部分縦断面図である。
【図４】本発明の第４の実施例の部分縦断面図。
【図５】従来のマルチチップモジュールの縦断面図。
【符号の説明】
１ 多層基板 ２ 外部入出力端子 ３ 凹部 ４ 半導体素子接続用電極 ５ 半導体素子接続用電極 ６ 半導体素子 ７ 細線 ８ 半導体素子 ９ 接続端子 １０ 樹脂 １１ キャリアテ−プの端子部 １２ 階段状段差部 １３ キャップ １４ 多層基板 ５１ 半導体素子接続用電極 ５２ 半導体素子接続用電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を含む複数の電子素子を表面
    に実装し、該電子素子に接続される電気配線が形成され
    ているマルチチップモジュールにおいて、 半導体素子及び多層基板から成り、 前記多層基板には、前記半導体素子を嵌合するための凹
    部が複数個配設され、半導体素子接続用電極がパタ−ン
    ニングされ、外部と入出力信号の受け渡しをするための
    外部入出力端子が複数個配設され、前記電気配線が前記
    半導体素子間及び前記外部入出力端子間並びに前記半導
    体素子と前記外部入出力端子との間を接続し、 前記半導体素子は、前記凹部の底部に嵌装されるか、ま
    たは前記凹部を股いで載設されていることを特徴とする
    マルチチップモジュール。
  2. 【請求項２】 前記凹部を樹脂で封止したことを特徴と
    する特許請求の範囲第１項記載のマルチチップモジュー
    ル。
JP15326393A 1993-06-24 1993-06-24 マルチチップモジュール Pending JPH0730059A (ja)

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ID=15558638

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19960409