JPH07281952A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH07281952A JPH07281952A JP7345294A JP7345294A JPH07281952A JP H07281952 A JPH07281952 A JP H07281952A JP 7345294 A JP7345294 A JP 7345294A JP 7345294 A JP7345294 A JP 7345294A JP H07281952 A JPH07281952 A JP H07281952A
- Authority
- JP
- Japan
- Prior art keywords
- write
- bus
- signal
- erase
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000006870 function Effects 0.000 claims description 8
- 238000012795 verification Methods 0.000 description 11
- 238000012360 testing method Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【構成】 複数のメモリブロックに分けた電気的一括消
去電気的書き込みが可能な不揮発性半導体記憶装置にお
いて、消去と書き込みと読み出しのうち２機能以上を同
時に、別々のメモリブロックにおいて実行できるよう
に、命令解析及びステータスデータ生成部６と前記メモ
リブロック１０ａ〜１０ｈを接続するバス９、１２に、
前記メモリブロックの動作状態を保持するラッチ回路１
１ａ〜１１ｈを挿入した。 【効果】 製造側では、メモリＩＣの良品／不良品を判
別するテスト時間の短縮が可能である。ユーザ側では、
大容量メモリＩＣを使う場合、実装チップ数が少くて
も、ライト、イレース、リードの同時動作可能なシステ
ムを容易に作ることができる。また、同時動作可能なら
システム全体のスピード（スループット）が向上する。
去電気的書き込みが可能な不揮発性半導体記憶装置にお
いて、消去と書き込みと読み出しのうち２機能以上を同
時に、別々のメモリブロックにおいて実行できるよう
に、命令解析及びステータスデータ生成部６と前記メモ
リブロック１０ａ〜１０ｈを接続するバス９、１２に、
前記メモリブロックの動作状態を保持するラッチ回路１
１ａ〜１１ｈを挿入した。 【効果】 製造側では、メモリＩＣの良品／不良品を判
別するテスト時間の短縮が可能である。ユーザ側では、
大容量メモリＩＣを使う場合、実装チップ数が少くて
も、ライト、イレース、リードの同時動作可能なシステ
ムを容易に作ることができる。また、同時動作可能なら
システム全体のスピード（スループット）が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭなどの
不揮発性半導体記憶装置の構造に関するものである。
不揮発性半導体記憶装置の構造に関するものである。
【０００２】
【従来の技術】複数のメモリＩＣを実装して利用する使
い方では、各メモリＩＣは消去、書き込み、読み出しの
１機能のみ動作可能であっても、システム全体では、複
数の機能が同時に動作可能である。同時に動作させるの
は、消去及び書き込み動作が読み出し動作に比べ５桁〜
２桁も遅いためである。同時に動作させることにより見
かけ上速く動作しているように扱うことができる。とこ
ろが、メモリＩＣが大容量化するに従い実装メモリＩＣ
数が減り上記の使い方が行いにくくなった。
い方では、各メモリＩＣは消去、書き込み、読み出しの
１機能のみ動作可能であっても、システム全体では、複
数の機能が同時に動作可能である。同時に動作させるの
は、消去及び書き込み動作が読み出し動作に比べ５桁〜
２桁も遅いためである。同時に動作させることにより見
かけ上速く動作しているように扱うことができる。とこ
ろが、メモリＩＣが大容量化するに従い実装メモリＩＣ
数が減り上記の使い方が行いにくくなった。
【０００３】従来の不揮発性半導体記憶装置の構成につ
いて図３を参照しながら説明する。図３は、従来の不揮
発性半導体記憶装置の構成を示すブロック図である。
いて図３を参照しながら説明する。図３は、従来の不揮
発性半導体記憶装置の構成を示すブロック図である。
【０００４】図３において、１はＩＣ（不揮発性半導体
記憶装置）の外わく、２は外部から入力される制御信
号、３は同じくデータ、４は同じくアドレス、５は同じ
く電源である。また、６は命令解析及びステータスデー
タ生成部であり、ＩＣ全体の制御を行う。７は消去制御
部、８は書き込み制御部である。７ａは消去制御部７が
動作中であることを命令解析及びステータスデータ生成
部６へ伝えるステータス信号、８ａは書き込み制御部８
が動作中であることを命令解析及びステータスデータ生
成部６へ伝えるステータス信号である。
記憶装置）の外わく、２は外部から入力される制御信
号、３は同じくデータ、４は同じくアドレス、５は同じ
く電源である。また、６は命令解析及びステータスデー
タ生成部であり、ＩＣ全体の制御を行う。７は消去制御
部、８は書き込み制御部である。７ａは消去制御部７が
動作中であることを命令解析及びステータスデータ生成
部６へ伝えるステータス信号、８ａは書き込み制御部８
が動作中であることを命令解析及びステータスデータ生
成部６へ伝えるステータス信号である。
【０００５】また、図３において、９（９ａ〜９ｈ）は
命令解析及びステータスデータ生成部６からのアドレス
信号、データ信号、制御信号を運ぶバス、９ｉはバス９
と消去制御部７をつなぐバス、９ｊはバス９と書き込み
制御部８をつなぐバスである。さらに、１０ａ〜１０ｈ
はメモリブロックであり、内部はロウデコーダ、カラム
デコーダ、センスアンプ及びメモリセルアレイから成
る。
命令解析及びステータスデータ生成部６からのアドレス
信号、データ信号、制御信号を運ぶバス、９ｉはバス９
と消去制御部７をつなぐバス、９ｊはバス９と書き込み
制御部８をつなぐバスである。さらに、１０ａ〜１０ｈ
はメモリブロックであり、内部はロウデコーダ、カラム
デコーダ、センスアンプ及びメモリセルアレイから成
る。
【０００６】つぎに、従来の不揮発性半導体記憶装置の
動作について説明する。まず、読み出し動作について説
明する。
動作について説明する。まず、読み出し動作について説
明する。
【０００７】制御信号２及びアドレス４からなる読み出
し信号が外部から命令解析及びステータスデータ生成部
６へ与えられると、バス９（９ａ〜９ｈ）を通してメモ
リブロック１０ａ〜１０ｈを動かす。そして、メモリブ
ロック１０ａ〜１０ｈからのデータをバス９（９ａ〜９
ｈ）を通して命令解析及びステータスデータ生成部６が
受け取る。命令解析及びステータスデータ生成部６はデ
ータ３を外部へ送り読み出しが完了する。読み出すと
き、どのメモリブロック１０ａ〜１０ｈも動作していな
いので、動作中かどうかの確認は不要である。
し信号が外部から命令解析及びステータスデータ生成部
６へ与えられると、バス９（９ａ〜９ｈ）を通してメモ
リブロック１０ａ〜１０ｈを動かす。そして、メモリブ
ロック１０ａ〜１０ｈからのデータをバス９（９ａ〜９
ｈ）を通して命令解析及びステータスデータ生成部６が
受け取る。命令解析及びステータスデータ生成部６はデ
ータ３を外部へ送り読み出しが完了する。読み出すと
き、どのメモリブロック１０ａ〜１０ｈも動作していな
いので、動作中かどうかの確認は不要である。
【０００８】次に、書き込み動作について説明する。
【０００９】制御信号２、データ３及びアドレス４から
なる書き込み信号及び書き込みデータが外部から命令解
析及びステータスデータ生成部６へ与えられると、命令
解析及びステータスデータ生成部６はバス９ｊを通じて
書き込み制御部８へ動作信号を送り、ステータス信号８
ａが一度オンになり再びオフになるまで命令解析及びス
テータスデータ生成部６は動作を停止する。
なる書き込み信号及び書き込みデータが外部から命令解
析及びステータスデータ生成部６へ与えられると、命令
解析及びステータスデータ生成部６はバス９ｊを通じて
書き込み制御部８へ動作信号を送り、ステータス信号８
ａが一度オンになり再びオフになるまで命令解析及びス
テータスデータ生成部６は動作を停止する。
【００１０】書き込み制御部８はステータス信号８ａを
オンにして、動作中であることを命令解析及びステータ
スデータ生成部６へ伝え、バス９（９ａ〜９ｈ、９ｊ）
を通し、メモリブロック１０ａ〜１０ｈへ信号を送り、
メモリブロックを書き込み状態にする。この状態でメモ
リブロック中のメモリセルは電圧を与え続けられる。書
き込み制御部８は、一定時間後、この状態をオフにして
ベリファイ動作をする。可（ＯＫ）なら書き込み完了と
なりステータス信号８ａをオフにして完了する。不可
（ＮＧ）なら再び書き込みを行って、ベリファイを行
う。この動作を規定回数実施し、不可（ＮＧ）の場合は
命令解析及びステータスデータ生成部６から外部へライ
トエラーのステータスを返す。
オンにして、動作中であることを命令解析及びステータ
スデータ生成部６へ伝え、バス９（９ａ〜９ｈ、９ｊ）
を通し、メモリブロック１０ａ〜１０ｈへ信号を送り、
メモリブロックを書き込み状態にする。この状態でメモ
リブロック中のメモリセルは電圧を与え続けられる。書
き込み制御部８は、一定時間後、この状態をオフにして
ベリファイ動作をする。可（ＯＫ）なら書き込み完了と
なりステータス信号８ａをオフにして完了する。不可
（ＮＧ）なら再び書き込みを行って、ベリファイを行
う。この動作を規定回数実施し、不可（ＮＧ）の場合は
命令解析及びステータスデータ生成部６から外部へライ
トエラーのステータスを返す。
【００１１】次に、消去動作について説明する。
【００１２】基本的に前記書き込み動作と内容は同じで
ある。すなわち、制御信号２、データ３及びアドレス４
からなる消去信号及び消去データが外部から命令解析及
びステータスデータ生成部６へ与えられると、命令解析
及びステータスデータ生成部６はバス９ｉを通じて消去
制御部７へ動作信号を送り、ステータス信号７ａが一度
オンになり再びオフになるまで命令解析及びステータス
データ生成部６は動作を停止する。
ある。すなわち、制御信号２、データ３及びアドレス４
からなる消去信号及び消去データが外部から命令解析及
びステータスデータ生成部６へ与えられると、命令解析
及びステータスデータ生成部６はバス９ｉを通じて消去
制御部７へ動作信号を送り、ステータス信号７ａが一度
オンになり再びオフになるまで命令解析及びステータス
データ生成部６は動作を停止する。
【００１３】消去制御部７はステータス信号７ａをオン
にして、動作中であることを命令解析及びステータスデ
ータ生成部６へ伝え、バス９（９ａ〜９ｈ、９ｉ）を通
し、メモリブロック１０ａ〜１０ｈへ信号を送り、メモ
リブロックを消去状態にする。この状態でメモリブロッ
ク中のメモリセルは電圧を与え続けられる。消去制御部
７は、一定時間後、この状態をオフにしてベリファイ動
作をする。可（ＯＫ）なら消去完了となりステータス信
号７ａをオフにして完了する。不可（ＮＧ）なら再び消
去を行って、ベリファイを行う。この動作を規定回数実
施し、不可（ＮＧ）の場合は命令解析及びステータスデ
ータ生成部６から外部へイレースエラーのステータスを
返す。
にして、動作中であることを命令解析及びステータスデ
ータ生成部６へ伝え、バス９（９ａ〜９ｈ、９ｉ）を通
し、メモリブロック１０ａ〜１０ｈへ信号を送り、メモ
リブロックを消去状態にする。この状態でメモリブロッ
ク中のメモリセルは電圧を与え続けられる。消去制御部
７は、一定時間後、この状態をオフにしてベリファイ動
作をする。可（ＯＫ）なら消去完了となりステータス信
号７ａをオフにして完了する。不可（ＮＧ）なら再び消
去を行って、ベリファイを行う。この動作を規定回数実
施し、不可（ＮＧ）の場合は命令解析及びステータスデ
ータ生成部６から外部へイレースエラーのステータスを
返す。
【００１４】このようにして、消去、書き込み、読み出
し動作を行うため、この３機能のうちどれか１つしか動
作できない。しかし、余分な回路がないため、チップ面
積が小さくなる。つまり、これは小容量のメモリＩＣ向
きである。
し動作を行うため、この３機能のうちどれか１つしか動
作できない。しかし、余分な回路がないため、チップ面
積が小さくなる。つまり、これは小容量のメモリＩＣ向
きである。
【００１５】
【発明が解決しようとする課題】上述したような従来の
不揮発性半導体記憶装置では、消去、書き込み、読み出
し動作のうちどれか１つしか動作できず、良品／不良品
を判別するテストに長時間を要するという問題点があっ
た。
不揮発性半導体記憶装置では、消去、書き込み、読み出
し動作のうちどれか１つしか動作できず、良品／不良品
を判別するテストに長時間を要するという問題点があっ
た。
【００１６】この発明は、前述した問題点を解決するた
めになされたもので、テスト時間を短縮できるととも
に、システム全体のスピードを速くすることができる不
揮発性半導体記憶装置を得ることを目的とする。
めになされたもので、テスト時間を短縮できるととも
に、システム全体のスピードを速くすることができる不
揮発性半導体記憶装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、複数のメモリブロックに
分けた電気的一括消去電気的書き込みが可能な不揮発性
半導体記憶装置において、消去と書き込みと読み出しの
うち２機能以上を同時に、別々のメモリブロックにおい
て実行する消去書き込み読み出し制御部を備えたもので
ある。
る不揮発性半導体記憶装置は、複数のメモリブロックに
分けた電気的一括消去電気的書き込みが可能な不揮発性
半導体記憶装置において、消去と書き込みと読み出しの
うち２機能以上を同時に、別々のメモリブロックにおい
て実行する消去書き込み読み出し制御部を備えたもので
ある。
【００１８】この発明の請求項２に係る不揮発性半導体
記憶装置は、前記消去書き込み読み出し制御部と前記メ
モリブロックを接続する信号線に挿入され、前記メモリ
ブロックの動作状態を保持するラッチ回路をさらに備え
たものである。
記憶装置は、前記消去書き込み読み出し制御部と前記メ
モリブロックを接続する信号線に挿入され、前記メモリ
ブロックの動作状態を保持するラッチ回路をさらに備え
たものである。
【００１９】この発明の請求項３に係る不揮発性半導体
記憶装置は、前記消去書き込み読み出し制御部と前記メ
モリブロックを接続する複数の信号線に挿入され、前記
複数の信号線を選択するセレクタ回路をさらに備えたも
のである。
記憶装置は、前記消去書き込み読み出し制御部と前記メ
モリブロックを接続する複数の信号線に挿入され、前記
複数の信号線を選択するセレクタ回路をさらに備えたも
のである。
【００２０】
【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、複数のメモリブロックに分けた電気的
一括消去電気的書き込みが可能な不揮発性半導体記憶装
置において、消去と書き込みと読み出しのうち２機能以
上を同時に、別々のメモリブロックにおいて実行するの
で、製造側では、テスト時間の短縮が可能である。ま
た、ユーザ側では、実装チップ数が少くても、ライト、
イレース、リードの同時動作可能なシステムを容易に作
ることができ、同時動作可能なのでシステム全体のスピ
ード（スループット）が向上する。
装置においては、複数のメモリブロックに分けた電気的
一括消去電気的書き込みが可能な不揮発性半導体記憶装
置において、消去と書き込みと読み出しのうち２機能以
上を同時に、別々のメモリブロックにおいて実行するの
で、製造側では、テスト時間の短縮が可能である。ま
た、ユーザ側では、実装チップ数が少くても、ライト、
イレース、リードの同時動作可能なシステムを容易に作
ることができ、同時動作可能なのでシステム全体のスピ
ード（スループット）が向上する。
【００２１】この発明の請求項２に係る不揮発性半導体
記憶装置においては、消去と書き込みと読み出しのうち
２機能以上を同時に、別々のメモリブロックにおいて実
行できる。例えば、第１のメモリブロックで消去中、第
２のメモリブロックで書き込み中に、第３のメモリブロ
ックで読み出しを行うことができる。
記憶装置においては、消去と書き込みと読み出しのうち
２機能以上を同時に、別々のメモリブロックにおいて実
行できる。例えば、第１のメモリブロックで消去中、第
２のメモリブロックで書き込み中に、第３のメモリブロ
ックで読み出しを行うことができる。
【００２２】この発明の請求項３に係る不揮発性半導体
記憶装置においては、読み出しは、書き込み中、消去中
以外の全てのメモリブロックでランダムな読み出しが可
能であり、また、読み出しに、フォールトが原理的に発
生しないため、周辺の回路が単純になるという特徴があ
る。
記憶装置においては、読み出しは、書き込み中、消去中
以外の全てのメモリブロックでランダムな読み出しが可
能であり、また、読み出しに、フォールトが原理的に発
生しないため、周辺の回路が単純になるという特徴があ
る。
【００２３】
実施例１．以下、この発明の一実施例の構成について図
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示すブロック図である。以下、従来例と異な
る箇所のみを説明する。各図中、同一符号は同一又は相
当部分を示す。
１を参照しながら説明する。図１は、この発明の実施例
１の構成を示すブロック図である。以下、従来例と異な
る箇所のみを説明する。各図中、同一符号は同一又は相
当部分を示す。
【００２４】図１において、７ｂは消去制御部７がバス
９（９ａ〜９ｈ、９ｉ）を使う前に命令解析及びステー
タスデータ生成部６へ送るリクエスト信号、７ｃは命令
解析及びステータスデータ生成部６がリクエスト信号７
ｂを受け、バス９（９ａ〜９ｈ、９ｉ）の使用可を消去
制御部７へ伝えるアクノリッジ信号である。また、８ｂ
は書き込み制御部８がバス９（９ａ〜９ｈ、９ｊ）を使
う前に命令解析及びステータスデータ生成部６へ送るリ
クエスト信号、８ｃは命令解析及びステータスデータ生
成部６がリクエスト信号８ｂを受けバス９（９ａ〜９
ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノ
リッジ信号である。
９（９ａ〜９ｈ、９ｉ）を使う前に命令解析及びステー
タスデータ生成部６へ送るリクエスト信号、７ｃは命令
解析及びステータスデータ生成部６がリクエスト信号７
ｂを受け、バス９（９ａ〜９ｈ、９ｉ）の使用可を消去
制御部７へ伝えるアクノリッジ信号である。また、８ｂ
は書き込み制御部８がバス９（９ａ〜９ｈ、９ｊ）を使
う前に命令解析及びステータスデータ生成部６へ送るリ
クエスト信号、８ｃは命令解析及びステータスデータ生
成部６がリクエスト信号８ｂを受けバス９（９ａ〜９
ｈ、９ｊ）の使用可を書き込み制御部８へ伝えるアクノ
リッジ信号である。
【００２５】また、図１において、１１ａ〜１１ｈはラ
ッチ回路であり、バス９ａ〜９ｈからのアドレス・デー
タ・制御の信号を一時記憶し、メモリブロック１０ａ〜
１０ｈへ送り、一度ラッチしたデータは命令解析及びス
テータスデータ生成部６からの制御で変更しない限り変
更されない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１
ｈとメモリブロック１０ａ〜１０ｈをつなぐバスであ
る。
ッチ回路であり、バス９ａ〜９ｈからのアドレス・デー
タ・制御の信号を一時記憶し、メモリブロック１０ａ〜
１０ｈへ送り、一度ラッチしたデータは命令解析及びス
テータスデータ生成部６からの制御で変更しない限り変
更されない。１２ａ〜１２ｈはラッチ回路１１ａ〜１１
ｈとメモリブロック１０ａ〜１０ｈをつなぐバスであ
る。
【００２６】つぎに、この実施例１の動作について説明
する。まず、読み出し動作について説明する。
する。まず、読み出し動作について説明する。
【００２７】制御信号２及びアドレス４からなる読み出
し信号が外部から命令解析及びステータスデータ生成部
６へ与えられると、命令解析及びステータスデータ生成
部６は消去動作中または書き込み動作中のメモリブロッ
クにあたるか確認する。動作中ならエラーのステータス
を返し、非動作中なら、バス９、ラッチ回路１１、バス
１２、メモリブロック１０と順に信号を送り、メモリブ
ロック中のメモリセルからデータを読み出す。
し信号が外部から命令解析及びステータスデータ生成部
６へ与えられると、命令解析及びステータスデータ生成
部６は消去動作中または書き込み動作中のメモリブロッ
クにあたるか確認する。動作中ならエラーのステータス
を返し、非動作中なら、バス９、ラッチ回路１１、バス
１２、メモリブロック１０と順に信号を送り、メモリブ
ロック中のメモリセルからデータを読み出す。
【００２８】そして、メモリブロック１０、バス１２、
ラッチ回路１１、バス９、命令解析及びステータスデー
タ生成部６と順にデータを送り、読み出したデータを外
部へ送り読み出しが完了する。なお、動作中のメモリブ
ロックにあたるかの確認は、ラッチ回路１１ａ〜１１ｈ
まで信号を送ったとき、動作中であることを示すビジィ
信号が命令解析及びステータスデータ生成部６へ帰るこ
とにより行える。
ラッチ回路１１、バス９、命令解析及びステータスデー
タ生成部６と順にデータを送り、読み出したデータを外
部へ送り読み出しが完了する。なお、動作中のメモリブ
ロックにあたるかの確認は、ラッチ回路１１ａ〜１１ｈ
まで信号を送ったとき、動作中であることを示すビジィ
信号が命令解析及びステータスデータ生成部６へ帰るこ
とにより行える。
【００２９】次に、書き込み動作について説明する。
【００３０】制御信号２、データ３、アドレス４からな
る書き込み信号及び書き込みデータが外部から命令解析
及びステータスデータ生成部６へ与えられると、命令解
析及びステータスデータ生成部６は動作するメモリブロ
ックが消去中（動作中）でないかを確認後、命令解析及
びステータスデータ生成部６はバス９ｊを通じて書き込
み制御部８へ動作開始信号を送る。
る書き込み信号及び書き込みデータが外部から命令解析
及びステータスデータ生成部６へ与えられると、命令解
析及びステータスデータ生成部６は動作するメモリブロ
ックが消去中（動作中）でないかを確認後、命令解析及
びステータスデータ生成部６はバス９ｊを通じて書き込
み制御部８へ動作開始信号を送る。
【００３１】書き込み制御部８は、リクエスト信号８ｂ
により命令解析及びステータスデータ生成部６へバス９
の利用申請を出し、アクノリッジ信号８ｃとして利用許
可が返ってくると、バス９、ラッチ回路１１、バス１
２、メモリブロック１０と順に信号を伝え、書き込み動
作に入る。
により命令解析及びステータスデータ生成部６へバス９
の利用申請を出し、アクノリッジ信号８ｃとして利用許
可が返ってくると、バス９、ラッチ回路１１、バス１
２、メモリブロック１０と順に信号を伝え、書き込み動
作に入る。
【００３２】書き込みは、一定時間メモリセルへ電圧を
与え続ける必要があるのでラッチ回路１１の働きによ
り、メモリブロック１０をホールド状態にして、バス９
の使用を一時停止して、リクエスト信号８ｂをオフにし
て、命令解析及びステータスデータ生成部６へバス９の
あけ渡しを伝える。
与え続ける必要があるのでラッチ回路１１の働きによ
り、メモリブロック１０をホールド状態にして、バス９
の使用を一時停止して、リクエスト信号８ｂをオフにし
て、命令解析及びステータスデータ生成部６へバス９の
あけ渡しを伝える。
【００３３】書き込み制御部８は内部のタイマーにより
時間を待ち、その後再びリクエスト信号８ｂをオンにし
て、アクノリッジ信号８ｃが帰るのを待つ。アクノリッ
ジ信号８ｃでバス９の使用許可が返ってくると、ライト
ベリファイの動作をメモリセルに行わせるために、バス
９、ラッチ回路１１、バス１２、メモリブロック１０と
順に信号を伝え、ライトを停止し、ライトベリファイの
動作に入る。ベリファイ可（ＯＫ）の場合は、ステータ
ス信号８ａでライト完了を命令解析及びステータスデー
タ生成部６へ伝え、書き込み制御部８は動作を停止し、
ライト完了となる。ベリファイ不可（ＮＧ）の場合は、
再びメモリセルを書き込み状態にし、ライトベリファイ
を行う。この動作を規定回数実施し、不可（ＮＧ）の場
合は、命令解析及びステータスデータ生成部６から外部
へライトエラーのステータスを返す。
時間を待ち、その後再びリクエスト信号８ｂをオンにし
て、アクノリッジ信号８ｃが帰るのを待つ。アクノリッ
ジ信号８ｃでバス９の使用許可が返ってくると、ライト
ベリファイの動作をメモリセルに行わせるために、バス
９、ラッチ回路１１、バス１２、メモリブロック１０と
順に信号を伝え、ライトを停止し、ライトベリファイの
動作に入る。ベリファイ可（ＯＫ）の場合は、ステータ
ス信号８ａでライト完了を命令解析及びステータスデー
タ生成部６へ伝え、書き込み制御部８は動作を停止し、
ライト完了となる。ベリファイ不可（ＮＧ）の場合は、
再びメモリセルを書き込み状態にし、ライトベリファイ
を行う。この動作を規定回数実施し、不可（ＮＧ）の場
合は、命令解析及びステータスデータ生成部６から外部
へライトエラーのステータスを返す。
【００３４】次に、消去動作について説明する。
【００３５】基本的に前記書き込み動作と内容は同じで
あり、メモリセルへ与える電圧とその時間が異なるだけ
である（現量産品種は３桁長い。）。すなわち、制御信
号２、データ３、アドレス４からなる消去信号及び消去
データが外部から命令解析及びステータスデータ生成部
６へ与えられると、命令解析及びステータスデータ生成
部６は動作するメモリブロックが書き込み中（動作中）
でないかを確認後、命令解析及びステータスデータ生成
部６はバス９ｉを通じて消去制御部７へ動作開始信号を
送る。
あり、メモリセルへ与える電圧とその時間が異なるだけ
である（現量産品種は３桁長い。）。すなわち、制御信
号２、データ３、アドレス４からなる消去信号及び消去
データが外部から命令解析及びステータスデータ生成部
６へ与えられると、命令解析及びステータスデータ生成
部６は動作するメモリブロックが書き込み中（動作中）
でないかを確認後、命令解析及びステータスデータ生成
部６はバス９ｉを通じて消去制御部７へ動作開始信号を
送る。
【００３６】消去制御部７は、リクエスト信号７ｂによ
り命令解析及びステータスデータ生成部６へバス９の利
用申請を出し、アクノリッジ信号７ｃとして利用許可が
返ってくると、バス９、ラッチ回路１１、バス１２、メ
モリブロック１０と順に信号を伝え、消去動作に入る。
り命令解析及びステータスデータ生成部６へバス９の利
用申請を出し、アクノリッジ信号７ｃとして利用許可が
返ってくると、バス９、ラッチ回路１１、バス１２、メ
モリブロック１０と順に信号を伝え、消去動作に入る。
【００３７】消去は、一定時間メモリセルへ電圧を与え
続ける必要があるのでラッチ回路１１の働きにより、メ
モリブロック１０をホールド状態にして、バス９の使用
を一時停止して、リクエスト信号７ｂをオフにして、命
令解析及びステータスデータ生成部６へバス９のあけ渡
しを伝える。
続ける必要があるのでラッチ回路１１の働きにより、メ
モリブロック１０をホールド状態にして、バス９の使用
を一時停止して、リクエスト信号７ｂをオフにして、命
令解析及びステータスデータ生成部６へバス９のあけ渡
しを伝える。
【００３８】消去制御部７は内部のタイマーにより時間
を待ち、その後再びリクエスト信号７ｂをオンにして、
アクノリッジ信号７ｃが帰るのを待つ。アクノリッジ信
号７ｃでバス９の使用許可が返ってくると、イレースベ
リファイの動作をメモリセルに行わせるために、バス
９、ラッチ回路１１、バス１２、メモリブロック１０と
順に信号を伝え、イレースを停止し、イレースベリファ
イの動作に入る。ベリファイ可（ＯＫ）の場合は、ステ
ータス信号７ａでイレース完了を命令解析及びステータ
スデータ生成部６へ伝え、消去制御部７は動作を停止
し、イレース完了となる。ベリファイ不可（ＮＧ）の場
合は、再びメモリセルを消去状態にし、イレースベリフ
ァイを行う。この動作を規定回数実施し、不可（ＮＧ）
の場合は、命令解析及びステータスデータ生成部６から
外部へイレースエラーのステータスを返す。
を待ち、その後再びリクエスト信号７ｂをオンにして、
アクノリッジ信号７ｃが帰るのを待つ。アクノリッジ信
号７ｃでバス９の使用許可が返ってくると、イレースベ
リファイの動作をメモリセルに行わせるために、バス
９、ラッチ回路１１、バス１２、メモリブロック１０と
順に信号を伝え、イレースを停止し、イレースベリファ
イの動作に入る。ベリファイ可（ＯＫ）の場合は、ステ
ータス信号７ａでイレース完了を命令解析及びステータ
スデータ生成部６へ伝え、消去制御部７は動作を停止
し、イレース完了となる。ベリファイ不可（ＮＧ）の場
合は、再びメモリセルを消去状態にし、イレースベリフ
ァイを行う。この動作を規定回数実施し、不可（ＮＧ）
の場合は、命令解析及びステータスデータ生成部６から
外部へイレースエラーのステータスを返す。
【００３９】このようにして、消去、書き込み、読み出
し動作を行うため、例えばメモリブロック１０ａで消去
中、メモリブロック１０ｂで書き込み中に、メモリブロ
ック１０ｃで読み出しを行うことができる。もちろん連
続的に読み出しを行っていると、リクエスト信号７ｂ、
アクノリッジ信号７ｃの割り込みが時々、間に入るた
め、部分的に、アクセスタイムが伸びることになる。こ
れは一般に、メモリアクセスにウエイトが入る、ビジィ
が長い、アクノリッジを返すのが遅いということだけな
ので、システムの運用上問題はない。
し動作を行うため、例えばメモリブロック１０ａで消去
中、メモリブロック１０ｂで書き込み中に、メモリブロ
ック１０ｃで読み出しを行うことができる。もちろん連
続的に読み出しを行っていると、リクエスト信号７ｂ、
アクノリッジ信号７ｃの割り込みが時々、間に入るた
め、部分的に、アクセスタイムが伸びることになる。こ
れは一般に、メモリアクセスにウエイトが入る、ビジィ
が長い、アクノリッジを返すのが遅いということだけな
ので、システムの運用上問題はない。
【００４０】この実施例１は、以下の効果を奏する。第
１に製造側では、メモリＩＣの良品／不良品を判別する
テスト工程において書き込み、消去時間は長い時間を必
要とするブロックライト及びブロックイレースを同時に
行うとともに、他のライト済み、イレーズ済のブロック
をテストすることによりテスト時間の短縮が可能であ
る。第２にユーザ側では、大容量メモリＩＣを使う場
合、実装チップ数が少くても、ライト、イレース、リー
ドの同時動作可能なシステムを容易に作ることができ
る。また、同時動作可能ならシステム全体のスピードが
（スループットが）向上する。
１に製造側では、メモリＩＣの良品／不良品を判別する
テスト工程において書き込み、消去時間は長い時間を必
要とするブロックライト及びブロックイレースを同時に
行うとともに、他のライト済み、イレーズ済のブロック
をテストすることによりテスト時間の短縮が可能であ
る。第２にユーザ側では、大容量メモリＩＣを使う場
合、実装チップ数が少くても、ライト、イレース、リー
ドの同時動作可能なシステムを容易に作ることができ
る。また、同時動作可能ならシステム全体のスピードが
（スループットが）向上する。
【００４１】実施例２．以下、この発明の他の実施例の
構成について図２を参照しながら説明する。図２は、こ
の発明の実施例２の構成を示すブロック図である。以
下、従来例と異なる箇所のみを説明する。各図中、同一
符号は同一又は相当部分を示す。
構成について図２を参照しながら説明する。図２は、こ
の発明の実施例２の構成を示すブロック図である。以
下、従来例と異なる箇所のみを説明する。各図中、同一
符号は同一又は相当部分を示す。
【００４２】図２において、１４は消去制御部７からメ
モリブロック１０ａ〜１０ｈへ送るアドレス・データ・
制御信号を伝える消去用バス、１５は書き込み制御部８
からメモリブロック１０ａ〜１０ｈへ送るアドレス・デ
ータ・制御信号を伝える書き込み用バスである。また、
１３ａ〜１３ｈは消去用バス１４、書き込み用バス１５
及びバス９からの信号から１つを選択してメモリブロッ
ク１０ａ〜１０ｈへ送るセレクタ回路である。
モリブロック１０ａ〜１０ｈへ送るアドレス・データ・
制御信号を伝える消去用バス、１５は書き込み制御部８
からメモリブロック１０ａ〜１０ｈへ送るアドレス・デ
ータ・制御信号を伝える書き込み用バスである。また、
１３ａ〜１３ｈは消去用バス１４、書き込み用バス１５
及びバス９からの信号から１つを選択してメモリブロッ
ク１０ａ〜１０ｈへ送るセレクタ回路である。
【００４３】つぎに、この実施例２の動作について説明
する。基本的には前述した実施例１の動作と同じである
が、バスが消去用バス１４、書き込み用バス１５及びバ
ス９と３系統あるため、消去制御部７及び書き込み制御
部８がメモリブロック１０ａ〜１０ｈに対して、長時間
電圧を与える動作の開始制御及びベリファイ動作を行う
ときに、読み出し動作とは全く干渉しないということが
特徴である。図２のようにバスが３本あると書き込みと
消去の動作も干渉がない。
する。基本的には前述した実施例１の動作と同じである
が、バスが消去用バス１４、書き込み用バス１５及びバ
ス９と３系統あるため、消去制御部７及び書き込み制御
部８がメモリブロック１０ａ〜１０ｈに対して、長時間
電圧を与える動作の開始制御及びベリファイ動作を行う
ときに、読み出し動作とは全く干渉しないということが
特徴である。図２のようにバスが３本あると書き込みと
消去の動作も干渉がない。
【００４４】まず、読み出し動作について説明する。
【００４５】制御信号２、アドレス４からなる読み出し
信号が外部から命令解析及びステータスデータ生成部６
へ与えられると、命令解析及びステータスデータ生成部
６は消去動作中または書き込み動作中のメモリブロック
にあたるか確認する。動作中ならエラーのステータスを
返し、非動作中なら、バス９、セレクタ回路１３、バス
１２、メモリブロック１０と順に信号を送り、メモリセ
ルからデータを読み出す。そして、メモリブロック１
０、バス１２、セレクタ回路１３、バス９、命令解析及
びステータスデータ生成部６と順にデータを送り、デー
タを外部へ送り読み出しが完了する。
信号が外部から命令解析及びステータスデータ生成部６
へ与えられると、命令解析及びステータスデータ生成部
６は消去動作中または書き込み動作中のメモリブロック
にあたるか確認する。動作中ならエラーのステータスを
返し、非動作中なら、バス９、セレクタ回路１３、バス
１２、メモリブロック１０と順に信号を送り、メモリセ
ルからデータを読み出す。そして、メモリブロック１
０、バス１２、セレクタ回路１３、バス９、命令解析及
びステータスデータ生成部６と順にデータを送り、デー
タを外部へ送り読み出しが完了する。
【００４６】動作中のメモリブロックにあたるかの確認
は、セレクタ回路１３まで信号を送ったとき、別のバス
により動作中であることを示すビジィ信号が命令解析及
びステータスデータ生成部６へ帰ることにより行える。
は、セレクタ回路１３まで信号を送ったとき、別のバス
により動作中であることを示すビジィ信号が命令解析及
びステータスデータ生成部６へ帰ることにより行える。
【００４７】次に、書き込み動作について説明する。
【００４８】制御信号２、データ３、アドレス４からな
る書き込み信号及び書き込みデータが外部から命令解析
及びステータスデータ生成部６へ与えられると、命令解
析及びステータスデータ生成部６は動作するメモリブロ
ックが消去中（動作中）でないかを確認後（セレクタ回
路１３からビジィ信号が帰らず、レディ信号が帰ること
を確認後）、命令解析及びステータスデータ生成部６は
バス９ｊを通じて書き込み制御部８へ動作開始信号を送
る。
る書き込み信号及び書き込みデータが外部から命令解析
及びステータスデータ生成部６へ与えられると、命令解
析及びステータスデータ生成部６は動作するメモリブロ
ックが消去中（動作中）でないかを確認後（セレクタ回
路１３からビジィ信号が帰らず、レディ信号が帰ること
を確認後）、命令解析及びステータスデータ生成部６は
バス９ｊを通じて書き込み制御部８へ動作開始信号を送
る。
【００４９】書き込み制御部８はステータス信号８ａを
オンにする。書き込み制御部８は書き込み用バス１５を
使用してセレクタ回路１３、バス１２、メモリブロック
１０と順に信号を伝え、書き込み動作に入る。一定時間
メモリセルへ電圧を与えたあと、ベリファイを行い、可
（ＯＫ）なら書き込み完了となり、書き込み制御部８は
ステータス信号８ａをオフにして命令解析及びステータ
スデータ生成部６へ完了を伝える。
オンにする。書き込み制御部８は書き込み用バス１５を
使用してセレクタ回路１３、バス１２、メモリブロック
１０と順に信号を伝え、書き込み動作に入る。一定時間
メモリセルへ電圧を与えたあと、ベリファイを行い、可
（ＯＫ）なら書き込み完了となり、書き込み制御部８は
ステータス信号８ａをオフにして命令解析及びステータ
スデータ生成部６へ完了を伝える。
【００５０】ベリファイ不可（ＮＧ）なら、再び書き込
み動作に入る。これを規定回数まで実施し、不可（Ｎ
Ｇ）の場合、命令解析及びステータスデータ生成部６か
らライトエラーのステータスが外部へ伝えられる。ま
た、前記一定時間メモリセルへ電圧を与えるとあるがこ
のタイマーは書き込み制御部８内にあるものを使う。
み動作に入る。これを規定回数まで実施し、不可（Ｎ
Ｇ）の場合、命令解析及びステータスデータ生成部６か
らライトエラーのステータスが外部へ伝えられる。ま
た、前記一定時間メモリセルへ電圧を与えるとあるがこ
のタイマーは書き込み制御部８内にあるものを使う。
【００５１】この実施例２の特徴として、書き込み制御
部８が書き込み開始から完了までの制御を全て行い、セ
レクタ回路１３とメモリブロック１０を専有し、外部も
全く干渉しないため、スピードがはやいということがあ
げられる。
部８が書き込み開始から完了までの制御を全て行い、セ
レクタ回路１３とメモリブロック１０を専有し、外部も
全く干渉しないため、スピードがはやいということがあ
げられる。
【００５２】次に、消去動作について説明する。
【００５３】基本的に前記書き込み動作と内容は同じで
ある。すなわち、制御信号２、データ３、アドレス４か
らなる消去信号及び消去データが外部から命令解析及び
ステータスデータ生成部６へ与えられると、命令解析及
びステータスデータ生成部６は動作するメモリブロック
が書き込み中（動作中）でないかを確認後（セレクタ回
路１３からビジィ信号が帰らず、レディ信号が帰ること
を確認後）、命令解析及びステータスデータ生成部６は
バス９ｉを通じて消去制御部７へ動作開始信号を送る。
ある。すなわち、制御信号２、データ３、アドレス４か
らなる消去信号及び消去データが外部から命令解析及び
ステータスデータ生成部６へ与えられると、命令解析及
びステータスデータ生成部６は動作するメモリブロック
が書き込み中（動作中）でないかを確認後（セレクタ回
路１３からビジィ信号が帰らず、レディ信号が帰ること
を確認後）、命令解析及びステータスデータ生成部６は
バス９ｉを通じて消去制御部７へ動作開始信号を送る。
【００５４】消去制御部７はステータス信号７ａをオン
にする。消去制御部７は消去用バス１４を使用してセレ
クタ回路１３、バス１２、メモリブロック１０と順に信
号を伝え、消去動作に入る。一定時間メモリセルへ電圧
を与えたあと、ベリファイを行い、可（ＯＫ）なら書き
込み完了となり、消去制御部７はステータス信号７ａを
オフにして命令解析及びステータスデータ生成部６へ完
了を伝える。
にする。消去制御部７は消去用バス１４を使用してセレ
クタ回路１３、バス１２、メモリブロック１０と順に信
号を伝え、消去動作に入る。一定時間メモリセルへ電圧
を与えたあと、ベリファイを行い、可（ＯＫ）なら書き
込み完了となり、消去制御部７はステータス信号７ａを
オフにして命令解析及びステータスデータ生成部６へ完
了を伝える。
【００５５】ベリファイ不可（ＮＧ）なら、再び消去動
作に入る。これを規定回数まで実施し、不可（ＮＧ）の
場合、命令解析及びステータスデータ生成部６からイレ
ースエラーのステータスが外部へ伝えられる。
作に入る。これを規定回数まで実施し、不可（ＮＧ）の
場合、命令解析及びステータスデータ生成部６からイレ
ースエラーのステータスが外部へ伝えられる。
【００５６】このようにして、消去、書き込み、読み出
し動作を行うため、例えば書き込み制御部８、書き込み
用バス１５、１５ａ、セレクタ回路１３ａ、バス１２
ａ、メモリブロック１０ａで消去中、消去制御部７、消
去用バス１４、１４ｂ、セレクタ回路１３ｂ、バス１２
ｂ、メモリブロック１０ｂで書き込み中の状態で、命令
解析及びステータスデータ生成部６、バス９、９ｃ、セ
レクタ回路１３ｃ、バス１２ｃ、メモリブロック１０ｃ
で読み出し動作が可能である。
し動作を行うため、例えば書き込み制御部８、書き込み
用バス１５、１５ａ、セレクタ回路１３ａ、バス１２
ａ、メモリブロック１０ａで消去中、消去制御部７、消
去用バス１４、１４ｂ、セレクタ回路１３ｂ、バス１２
ｂ、メモリブロック１０ｂで書き込み中の状態で、命令
解析及びステータスデータ生成部６、バス９、９ｃ、セ
レクタ回路１３ｃ、バス１２ｃ、メモリブロック１０ｃ
で読み出し動作が可能である。
【００５７】この実施例２の読み出しは、書き込み中、
消去中以外の全てのメモリブロックでランダムに可能で
あり、また上記実施例１と異なる特徴として、読み出し
に、フォールトが原理的に発生しないため、周辺の回路
が単純になるという効果を奏する。
消去中以外の全てのメモリブロックでランダムに可能で
あり、また上記実施例１と異なる特徴として、読み出し
に、フォールトが原理的に発生しないため、周辺の回路
が単純になるという効果を奏する。
【００５８】
【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、複数のメモリブロ
ックに分けた電気的一括消去電気的書き込みが可能な不
揮発性半導体記憶装置において、消去と書き込みと読み
出しのうち２機能以上を同時に、別々のメモリブロック
において実行する消去書き込み読み出し制御部を備えた
ので、良品／不良品を判別するテスト時間を短縮するこ
とができるという効果を奏する。また、ライト、イレー
ス、リードの同時動作可能なシステムを容易に作ること
ができ、システム全体のスピード（スループット）を向
上することができるという効果を奏する。
体記憶装置は、以上説明したとおり、複数のメモリブロ
ックに分けた電気的一括消去電気的書き込みが可能な不
揮発性半導体記憶装置において、消去と書き込みと読み
出しのうち２機能以上を同時に、別々のメモリブロック
において実行する消去書き込み読み出し制御部を備えた
ので、良品／不良品を判別するテスト時間を短縮するこ
とができるという効果を奏する。また、ライト、イレー
ス、リードの同時動作可能なシステムを容易に作ること
ができ、システム全体のスピード（スループット）を向
上することができるという効果を奏する。
【００５９】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、前記消去書き込み読
み出し制御部と前記メモリブロックを接続する信号線に
挿入され、前記メモリブロックの動作状態を保持するラ
ッチ回路をさらに備えたので、良品／不良品を判別する
テスト時間を短縮することができるという効果を奏す
る。また、ライト、イレース、リードの同時動作可能な
システムを容易に作ることができ、システム全体のスピ
ード（スループット）を向上することができるという効
果を奏する。
記憶装置は、以上説明したとおり、前記消去書き込み読
み出し制御部と前記メモリブロックを接続する信号線に
挿入され、前記メモリブロックの動作状態を保持するラ
ッチ回路をさらに備えたので、良品／不良品を判別する
テスト時間を短縮することができるという効果を奏す
る。また、ライト、イレース、リードの同時動作可能な
システムを容易に作ることができ、システム全体のスピ
ード（スループット）を向上することができるという効
果を奏する。
【００６０】この発明の請求項３に係る不揮発性半導体
記憶装置は、以上説明したとおり、前記消去書き込み読
み出し制御部と前記メモリブロックを接続する複数の信
号線に挿入され、前記複数の信号線を選択するセレクタ
回路をさらに備えたので、上記請求項１及び２の効果以
外に、読み出しにフォールトが原理的に発生しないた
め、周辺の回路を単純にすることができるという効果を
奏する。
記憶装置は、以上説明したとおり、前記消去書き込み読
み出し制御部と前記メモリブロックを接続する複数の信
号線に挿入され、前記複数の信号線を選択するセレクタ
回路をさらに備えたので、上記請求項１及び２の効果以
外に、読み出しにフォールトが原理的に発生しないた
め、周辺の回路を単純にすることができるという効果を
奏する。
【図１】 この発明の実施例１の構成を示すブロック図
である。
である。
【図２】 この発明の実施例２の構成を示すブロック図
である。
である。
【図３】 従来の不揮発性半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
６ 命令解析及びステータスデータ生成部、７ 消去制
御部、８ 書き込み制御部、９ バス、１０ メモリブ
ロック、１１ ラッチ回路、 １２ バス、１３ セレ
クタ回路、１４ 消去用バス、１５ 書き込み用バス。
御部、８ 書き込み制御部、９ バス、１０ メモリブ
ロック、１１ ラッチ回路、 １２ バス、１３ セレ
クタ回路、１４ 消去用バス、１５ 書き込み用バス。
Claims (3)
- 【請求項１】 複数のメモリブロックに分けた電気的一
括消去電気的書き込みが可能な不揮発性半導体記憶装置
において、消去と書き込みと読み出しのうち２機能以上
を同時に、別々のメモリブロックにおいて実行する消去
書き込み読み出し制御部を備えたことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記消去書き込み読み出し制御部と前記
メモリブロックを接続する信号線に挿入され、前記メモ
リブロックの動作状態を保持するラッチ回路をさらに備
えたことを特徴とする請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 前記消去書き込み読み出し制御部と前記
メモリブロックを接続する複数の信号線に挿入され、前
記複数の信号線を選択するセレクタ回路をさらに備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07345294A JP3464271B2 (ja) | 1994-04-12 | 1994-04-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07345294A JP3464271B2 (ja) | 1994-04-12 | 1994-04-12 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07281952A true JPH07281952A (ja) | 1995-10-27 |
| JP3464271B2 JP3464271B2 (ja) | 2003-11-05 |
Family
ID=13518647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07345294A Expired - Fee Related JP3464271B2 (ja) | 1994-04-12 | 1994-04-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3464271B2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998028749A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| WO1998039773A1 (en) * | 1997-03-05 | 1998-09-11 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| JP2001297316A (ja) * | 2000-04-14 | 2001-10-26 | Mitsubishi Electric Corp | メモリカード及びその制御方法 |
| US6469928B2 (en) | 2000-03-29 | 2002-10-22 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device with concurrent memory access and data locking |
| JP2003512697A (ja) * | 1999-10-19 | 2003-04-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 同時動作フラッシュメモリデバイスのためのメタルオプション無しで異なるバンクの組合せが可能な２ｖ／３ｖ用の低電圧読出しカスコード |
| US6563734B2 (en) | 2000-08-30 | 2003-05-13 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory device capable of executing erasable, writable and readable functions simultaneously |
| JP2003517168A (ja) * | 1999-12-17 | 2003-05-20 | クゥアルコム・インコーポレイテッド | 集積化埋込型フラッシュ及びｓｒａｍメモリを有する移動通信装置 |
| JP2003527724A (ja) * | 2000-03-15 | 2003-09-16 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュ・メモリの複数バンク同時操作 |
| US6753868B2 (en) | 2000-06-06 | 2004-06-22 | Renesas Technology Corp. | Single-chip microcomputer and method of modifying memory contents of its memory device |
| JP2006065928A (ja) * | 2004-08-25 | 2006-03-09 | Renesas Technology Corp | 不揮発性半導体記憶装置および半導体集積回路装置 |
| JP2006517708A (ja) * | 2002-11-14 | 2006-07-27 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページ、ブロック書き込みおよび同時読み書き作業能力を備え、整合技術を使用した組合せ式不揮発メモリ |
| US7301834B2 (en) | 2002-10-30 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2008016183A (ja) * | 1999-06-03 | 2008-01-24 | Toshiba Corp | 半導体メモリ |
| JP2008293648A (ja) * | 2008-08-05 | 2008-12-04 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009528609A (ja) * | 2006-03-28 | 2009-08-06 | ノキア コーポレイション | 不揮発性メモリの読み出し待ち時間を減少させる方法及びデバイス |
| US7586783B2 (en) | 2006-08-22 | 2009-09-08 | Samsung Electronics Co., Ltd. | Block status storage unit of flash memory device |
| JP2010165457A (ja) * | 2010-05-06 | 2010-07-29 | Ricoh Co Ltd | フラッシュメモリ装置 |
| JP2012014433A (ja) * | 2010-06-30 | 2012-01-19 | Toshiba Corp | 半導体記憶装置及びデータ書き込み読み出し方法 |
-
1994
- 1994-04-12 JP JP07345294A patent/JP3464271B2/ja not_active Expired - Fee Related
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| WO1998028749A1 (en) * | 1996-12-20 | 1998-07-02 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| WO1998039773A1 (en) * | 1997-03-05 | 1998-09-11 | Advanced Micro Devices, Inc. | Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path |
| JP2008016183A (ja) * | 1999-06-03 | 2008-01-24 | Toshiba Corp | 半導体メモリ |
| JP2003512697A (ja) * | 1999-10-19 | 2003-04-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 同時動作フラッシュメモリデバイスのためのメタルオプション無しで異なるバンクの組合せが可能な２ｖ／３ｖ用の低電圧読出しカスコード |
| JP2003517168A (ja) * | 1999-12-17 | 2003-05-20 | クゥアルコム・インコーポレイテッド | 集積化埋込型フラッシュ及びｓｒａｍメモリを有する移動通信装置 |
| JP4795598B2 (ja) * | 1999-12-17 | 2011-10-19 | クゥアルコム・インコーポレイテッド | 集積化埋込型フラッシュ及びｓｒａｍメモリを有する移動通信装置 |
| JP2011192290A (ja) * | 1999-12-17 | 2011-09-29 | Qualcomm Inc | 集積化埋込型フラッシュ及びｓｒａｍメモリを有する移動通信装置 |
| JP4744765B2 (ja) * | 2000-03-15 | 2011-08-10 | スパンション エルエルシー | フラッシュ・メモリの複数バンク同時操作 |
| JP2003527724A (ja) * | 2000-03-15 | 2003-09-16 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュ・メモリの複数バンク同時操作 |
| US6469928B2 (en) | 2000-03-29 | 2002-10-22 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device with concurrent memory access and data locking |
| JP2001297316A (ja) * | 2000-04-14 | 2001-10-26 | Mitsubishi Electric Corp | メモリカード及びその制御方法 |
| US6753868B2 (en) | 2000-06-06 | 2004-06-22 | Renesas Technology Corp. | Single-chip microcomputer and method of modifying memory contents of its memory device |
| US6563734B2 (en) | 2000-08-30 | 2003-05-13 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory device capable of executing erasable, writable and readable functions simultaneously |
| US7301834B2 (en) | 2002-10-30 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JP2006517708A (ja) * | 2002-11-14 | 2006-07-27 | アプラス・フラッシュ・テクノロジー・インク． | バイト、ページ、ブロック書き込みおよび同時読み書き作業能力を備え、整合技術を使用した組合せ式不揮発メモリ |
| JP2006065928A (ja) * | 2004-08-25 | 2006-03-09 | Renesas Technology Corp | 不揮発性半導体記憶装置および半導体集積回路装置 |
| JP2009528609A (ja) * | 2006-03-28 | 2009-08-06 | ノキア コーポレイション | 不揮発性メモリの読み出し待ち時間を減少させる方法及びデバイス |
| US7586783B2 (en) | 2006-08-22 | 2009-09-08 | Samsung Electronics Co., Ltd. | Block status storage unit of flash memory device |
| JP2008293648A (ja) * | 2008-08-05 | 2008-12-04 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010165457A (ja) * | 2010-05-06 | 2010-07-29 | Ricoh Co Ltd | フラッシュメモリ装置 |
| JP2012014433A (ja) * | 2010-06-30 | 2012-01-19 | Toshiba Corp | 半導体記憶装置及びデータ書き込み読み出し方法 |
| US8627031B2 (en) | 2010-06-30 | 2014-01-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of reading data from and writing data into a plurality of storage units |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3464271B2 (ja) | 2003-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3464271B2 (ja) | 不揮発性半導体記憶装置 | |
| US5825783A (en) | Semiconductor integrated circuit device with large-scale memory and controller embedded on one semiconductor chip and method of testing the device | |
| US5530828A (en) | Semiconductor storage device including a controller for continuously writing data to and erasing data from a plurality of flash memories | |
| KR100661419B1 (ko) | 불휘발성 반도체 기억 장치 및 반도체 디스크 장치 | |
| US8874843B2 (en) | Systems with programmable heterogeneous memory controllers for main memory | |
| KR101363766B1 (ko) | 논리 유닛 동작 | |
| US5844843A (en) | Single chip data processing apparatus having a flash memory which is rewritable under the control of built-in CPU in the external write mode | |
| JP3699890B2 (ja) | 不揮発性半導体記憶装置 | |
| US5920884A (en) | Nonvolatile memory interface protocol which selects a memory device, transmits an address, deselects the device, subsequently reselects the device and accesses data | |
| KR100411849B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US6198663B1 (en) | Non-volatile semiconductor memory IC | |
| US20030149832A1 (en) | Semiconductor storage device | |
| JPH08306195A (ja) | Ｄｒａｍバスに接続可能な不揮発性半導体メモリ装置 | |
| KR100726361B1 (ko) | 메모리 장치들과의 통신을 위한 시스템 및 방법 | |
| US5650967A (en) | Method and apparatus for writing and erasing flash memory | |
| US6523755B2 (en) | Semiconductor memory device | |
| JP2003015948A (ja) | データ転送制御装置、半導体記憶装置および情報機器 | |
| JP3441055B2 (ja) | 不揮発性メモリ内蔵マイクロコンピュータの検査システム | |
| CN106649137B (zh) | 一种Nand Flash坏块管理方法、装置及存储器 | |
| CN115080471A (zh) | 基于FPGA的nand flash接口控制器及读写方法 | |
| JP2001266579A (ja) | 不揮発性半導体記憶装置および半導体ディスク装置 | |
| KR100936149B1 (ko) | 복수의 비휘발성 메모리를 갖는 메모리 시스템 그것의 메모리 억세스 방법 | |
| JPH03226852A (ja) | データ処理装置 | |
| JP3635996B2 (ja) | 情報処理システム | |
| US11742004B2 (en) | Memory supporting multiple types of operations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |