JP2008293648A

JP2008293648A - 半導体記憶装置

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Publication number: JP2008293648A
Application number: JP2008201883A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-08-05
Filing date: 2008-08-05
Publication date: 2008-12-04

Abstract

【課題】不揮発性半導体記憶装置のデータ転送処理効率を改善する。
【解決手段】それぞれが複数の不揮発性メモリセルを有するメモリブロック（ＭＢ０−ＭＢ３）それぞれに対応してデータの書込／読出を行なうためのローカルバス（ＨＢ０−ＨＢ３）を設け、また各メモリブロックに対応してデータの書込／読出を行なうための回路（ＳＡ０−ＳＡ３，ＨＳＷ０−ＨＳＷ３）を設ける。さらに、これらのメモリブロックに共通に双方向でデータを転送するデータ転送線（ＢＴＸ０，ＢＴＸ１）と、メモリブロック間でデータ転送を行なうための転送スイッチゲート（ＴＸ０−ＴＸ３）を設ける。これらのメモリブロックをバンク（ＢＮＫＡ，ＢＮＫＢ）に分割し、メモリブロック個々にデータの書込／読出をバンク単位で行ない、書込／読出の並行実行および書込／読出と内部転送を行なう。
【選択図】図６

Description

この発明は、半導体記憶装置に関し、特に、データを不揮発的に記憶する不揮発性半導体記憶装置に関する。より特定的には、この発明は、同一ビット線に行方向において隣接する２列のメモリセルが接続するバーチャルグランドアレイを有する不揮発性半導体記憶装置のデータアクセスのための構成に関する。

データを不揮発的に記憶する不揮発性半導体記憶装置において、コントロールゲート下の絶縁膜に電荷をトラップして情報を記憶する絶縁膜電荷トラップ型メモリが知られている。

図２５は、従来の絶縁膜電荷トラップ型メモリセルの断面構造を概略的に示す図である。図２５において、絶縁膜電荷トラップ型メモリセルは、半導体基板領域９００表面に形成される埋込拡散層９０１ａおよび９０１ｂと、これらの埋込拡散層９０１ａおよび９０１ｂの間の基板領域上に形成される多層絶縁膜９０３と、多層絶縁膜９０３上に形成される導電層９０４を含む。

埋込拡散層９０１ａおよび９０１ｂは、列方向に延在して形成され、ビット線として用いられる。導電層９０４は、行方向に延在して形成され、ワード線として用いられて行選択信号を伝達し、また、メモリセルのコントロールゲートとして用いられる。

多層絶縁膜９０３は、導電層９０４と平行に、ワード線方向に延在して配置される。この多層絶縁膜９０３は、酸化膜９０３ａ、窒化膜９０３ｂおよび酸化膜９０３ｃの多層構造を有し、酸化膜９０３ａおよび９３０ｃの間の窒化膜９０３ｂの領域に電荷を蓄積する。

なお、以下の説明においては、データのプログラムは、絶縁膜９０３ｂに電荷（電子）を蓄積する動作を示す。この状態においては、Ｈレベルのデータが書込まれるものとする。Ｌレベルデータ格納時においては、電子は蓄積されない。この絶縁膜電荷とラップ型メモリセルにおいては、電荷蓄積領域として、２つの領域、すなわち右ビット領域ＢＴ１と左ビット領域ＢＴ２が存在する。

右ビット領域ＢＴ１に対しプログラムを行なう場合には、コントロールゲート（ゲート電極層）９０４に、９Ｖの電圧を印加し、拡散ビット線領域（不純物領域）９０１ｂに４．５ないし６Ｖの電圧を印加する。拡散ビット線領域（不純物領域）９０１ａを、接地電圧レベルに設定する。この状態においては、ゲート電極層９０４に印加される電圧に従って、基板領域９００表面にチャネルが形成され、図２５において左向きの矢印で示すように、拡散ビット線領域９０１ｂから拡散ビット線領域９０１ａに電流Ｉが流れる。

このチャネル領域を流れる電流Ｉが、ゲート電極層９０４に印加される電圧に従って垂直方向に加速され、電子（チャネルホットエレクトロン）が窒化膜９０３ｂに格納され、右ビット領域ＢＴ１に電子が蓄積される。窒化膜９０３ｂにおいては、電子の移動度は小さいため、この右ビット領域ＢＴ１は、ドレイン領域近傍の領域においてのみ、このドレイン領域に対して自己整合的に形成される（チャネルホットエレクトロンが、ドレイン高電界により生成されて、次いで加速されて窒化膜９０３ｂに蓄積されるため）。

一方、左ビット領域ＢＴ２に電子を蓄積する場合には、拡散ビット線領域９０１ａに、４．５から６Ｖの電圧を印加し、拡散ビット線領域９０１ｂを接地電圧れに設定する。ゲート電極層９０４に対しては、９Ｖの電圧を印加する。この場合には、図２５において右向きの矢印で示すように、拡散ビット線領域９０１ａから拡散ビット線領域９０１ｂに電流Ｉが流れ、ドレイン高電界により生成されたチャネルホットエレクトロンがゲート電極層９０４に印加される電圧により加速されて窒化膜９０３ｂに格納される。これにより、左ビット領域ＢＴ２に電子が蓄積される。

すなわち、プログラム動作時においては、チャネルホットエレクトロン（ＣＨＥ）が生成されて窒化膜９０３ｂにトラップされる。この電荷蓄積領域に電子が注入された状態をプログラム状態（書込状態）と称する。このプログラム状態においては、実行電荷蓄積領域に電子が注入されているため、この領域においてメモリセルのトランジスタのしきい値電圧が高くなる。

データ読出時においては、図２５において矢印に示すように、プログラム動作時と逆方向に電流Ｉをメモリセルに流す。すなわち、右ビット領域ＢＴ１の記憶データを読出す場合には、拡散ビット線領域９０１ａに、たとえば、１．５から２Ｖの電圧を印加し、拡散ビット線領域９０１ｂを接地電圧レベルに設定する。ゲート電極層９０４へは、たとえば４Ｖの読出電圧を印加する。この場合、左ビット領域ＢＴ２においては、空乏層の広がりによりパンチスルーが生じており、この左ビット領域ＢＴ２の近傍領域におけるしきい値電圧は、読出電流に対しては何ら影響は及ぼさない。すなわち、データ読出動作時には、拡散ビット線領域９０１ａから拡散ビット線領域９０１ｂに電流が流れるときに、右ビット領域ＢＴ１に蓄積される電子量に応じてこのチャネル領域を流れる電流量が決定される。この電流量を検出することにより、右ビット領域ＢＴ１に格納されたデータを読出すことができる。

一方、左ビット領域ＢＴ２に格納されたデータを読出す場合には、拡散ビット線領域９０１ｂに１．５から２Ｖの電圧を与え、拡散ビット線領域９０１ａを接地電圧レベルに設定する。ゲート電極層９０４に対しては、４Ｖ程度の電圧を印加する。右ビット領域ＢＴ１の近傍領域においては、基板表面領域にパンチスルーが生じており、空乏層が広がっているだけであり、拡散ビット線９０１ｂおよび９０１ａの間には、左ビット領域ＢＴ２に蓄積される電子の量に応じた電流が流れる。この電流量を検出することにより、左ビット領域ＢＴ２に格納されたデータを読出す。

通常、メモリセルにおいてプログラム時に電流が流れる方向をフォワード方向と称し、データ読出時に電流が流れる方向をリバース方向と称する。したがって、図２５において矢印で示すように、右ビット領域ＢＴ１と左ビット領域ＢＴ２とでは、フォワード方向およびリバース方向が反対方向となる。

記憶データを消去する方法としては、種々の消去方法が提案されている。１つは、リバース方向に電流を流してチャネルホットホールを生成し、このチャネルホットホールを窒化まくに注入して、蓄積電子とホットホールとを再結合させて、蓄積電子を中性化する方法である。第２の方法は、窒化膜９０３ｂとゲート電極層９０４との間に電圧を印加し、窒化膜９０３ｂに蓄積された電子を、ゲート電極層９０４を介して引き抜く方法である。ゲート電極層９０４は、後に説明するように、ワード線を構成しており、図示しない行選択回路により駆動されるため、この第２の方法においては、行選択回路により電子が結果的に引き抜かれる。

第３の方法は、窒化膜９０３ｂとドレイン領域（拡散ビット線）との間で（バンド間）トンネリング電流により電流を流して、電子を窒化膜９０３ｂから引き抜く方法である。消去動作については、いずれの消去方法が用いられてもよい。この消去動作時においても、右ビット領域ＢＴ１および左ビット領域ＢＴ２それぞれにおいて個々に消去が実行される。

図２６は、メモリセルの電気的等価回路およびプログラム動作時の印加電圧を示す図である。図２６においては、２行３列に配列されるメモリセルを代表的に示す。図２６において、メモリセルＭＣは、フローティングゲート型トランジスタで構成されるように示す。この絶縁膜電荷トラップ型メモリセルにおいては、フローティングゲート型トランジスタは、フローティングゲートが、ポリシリコンではなく窒化膜（９０３ｂ）で形成される。

メモリセル行に対応してワード線ＷＬａおよびＷＬｂが配置され、それぞれに対応の行のメモリセルのゲート電極層（コントロールゲート）が接続される。メモリセル列に対応してビット線ＢＬａ−ＢＬｃがそれぞれ配置される。ビット線ＢＬａ−ＢＬｃは、それぞれ、行方向において隣接するメモリセルＭＣに共有される。

今、ワード線ＷＬｂとビット線ＢＬｂおよびＢＬｃの交差部に対応して配置されるメモリセルＭＣ１の右ビット領域ＢＴ１に対するプログラム動作を考える。データの書込（プログラム）は、フォワード方向に電流を流すことにより行なわれる。したがって、この場合には、ビット線ＢＬｃに、４．５から６Ｖの電圧が印加され、ビット線ＢＬｂは、接地電圧レベルに保持される。ビット線ＢＬａはフローティング状態に維持される。ワード線ＷＬａおよびＷＬｂが、それぞれ、０Ｖおよび９Ｖに設定される。この状態においては、メモリセルＭＣ１において、ビット線ＢＬｃからビット線ＢＬｂに電流が流れ、チャネルホットエレクトロンｅが発生し、右ビット領域ＢＴ１に格納される。

メモリセルＭＣ１に行方向において隣接するメモリセルＭＣ３においては、ビット線ＢＬａがフローティング状態にあり、チャネル電流が流れないため、チャネルホットエレクトロンは生成されず、プログラムは行なわれない。

また、メモリセルＭＣ１に列方向において隣接するメモリセルＭＣ３においては、ワード線ＷＬａが接地電圧レベルに維持されており、メモリセルトランジスタが非導通状態を維持し、チャネル電流が流れず、プログラムは行なわれない。

したがって、ビット線が行方向において隣接するメモリセルにより共有される構成においても、正確にプログラム対象のメモリセルに対してのみプログラムを行なうことができる。

図２７は、データ読出時の印加電圧を示す図である。図２７において、メモリセルＭＣ１の右ビット領域ＢＴ１に記憶されるデータを読出す場合には、ビット線ＢＬｂに、１．５から２Ｖの電圧が印加され、ビット線ＢＬｃが接地電圧レベルに維持される。ワード線ＷＬａおよびＷＬｂが、それぞれ、０Ｖおよび４Ｖに設定される。この状態においては、ビット線ＢＬｂからビット線ＢＬｃにメモリセルＭＣ１の右ビット領域ＢＴ１に蓄積される電子量に応じた電流Ｉが流れる。この電流Ｉの大きさを検出して、右ビット領域ＢＴ１に格納されたデータを読出す。読出動作時において、ビット線ＢＬａがフローティング状態であり、メモリセルＭＣ２においては、ビット線ＢＬｂに読出電圧１．５から２Ｖが印加されても、メモリセルＭＣ２には電流は流れず、正確に、メモリセルＭＣ１の右ビット領域ＢＴ１に記憶されたデータに応じた大きさの電流Ｉを流すことができる。

メモリセルＭＣ１の左ビット領域ＢＴ２のデータを読出す場合には、ビット線ＢＬｃに１．５から２Ｖの電圧が印加され、ビット線ＢＬｂに対し接地電圧が印加される。その場合、ビット線ＢＬｃの右側のビット線に対してフローティング状態に維持される。

図２８は、従来の不揮発性半導体記憶装置のデータ読出部の構成を概略的に示す図である。図２８において、データ読出部は、データ読出時、列選択ゲート９１５を介して選択列に対応するビット線ＢＬに結合され、読出電圧を定電流ＩＲとともに選択ビット線ＢＬに供給する定電流源９２０と、定電流源９２０からの分流Ｉｓにより充電される容量素子９２１と、容量素子９２１の充電電圧に従って内部読出データＲＴを生成する増幅回路９２２を含む。この増幅回路９２２は、たとえば差動増幅回路で構成され、容量素子９２１の充電電圧を所定の基準電圧と比較し、２値読出データＲＤを生成する。

ビット線ＢＬは、メモリセルＭＣを介して仮想ソース線ＶＳＬに接続される。この仮想ソース線ＶＳＬは、隣接列のビット線ＢＬで構成され、データ読出時には、この仮想ソース線ＶＳＬは接地電圧レベルに維持される。列選択ゲート９１５へは、列選択線ＣＳＬ上の列選択信号が与えられる。

この図２８に示す内部データ読出部の構成においては、メモリセルＭＣの記憶データに応じて、このビット線ＢＬから仮想ソース線ＶＳＬに流れる電流Ｉｂの大きさが異なる応じて、容量素子９１２へ供給される電流Ｉｓの大きさも異なる。したがって、メモリセルＭＣの記憶データに応じて一定期間内での容量素子９２１の充電電圧が異なる。この容量素子９２１の充電電圧を増幅回路９２２で検知し増幅することにより内部読出データＲＤを生成する。

ここで、容量素子９２１は、図示しない放電スイッチを介して、データ読出前に、一旦、接地電圧レベルに放電される。

上述のように、ビット線が隣接メモリセルで共有される構成においては、プログラムモード時およびデータ読出モード時、選択メモリセルに応じて、ビット線が仮想ソース線として用いられて、接地電圧レベルに維持される。このようなアレイ構成を、「バーチャルＧＮＤ（グラウンド）アレイ」構成と称する。

このようなバーチャルＧＮＤアレイ構成においては、ビット線が行方向において隣接する２ビットのメモリセルにより共有されるため、プログラム時においては、プログラム高電圧が印加されるビット線に関して、フローティング状態のビット線と接地電圧状態のビット線が配置される。したがって、プログラム対象のメモリセルが接続するビット線を流れる電流が、隣接メモリセルを介してフローティング状態のビット線へ流れる可能性が生じる。このような場合、プログラム対象のメモリセルの絶縁膜（窒化膜）の電子注入量が不十分となり、正確にデータをプログラムすることができない。

また、確実にプログラムをするためにはプログラム期間を長くすることが考えられるが、この場合、不必要にフローティング状態のビット線に電流が流れ、消費電流が増大する可能性がある。

また、データ読出時においても、同様、読出電圧が印加されるビット線に関して接地電圧レベルのビット線とフローティング状態のビット線とが配置される。したがって、この状態においても、読出対象のメモリセルが接続するビット線からフローティング状態のビット線へ電流が流れる可能性が生じ、読出対象のメモリセルの記憶データが書込状態に対応するデータのとき、誤って消去状態にあると判定される可能性があり、正確なデータ読出を行なうことができなくなる可能性がある。

また、プログラム／リード対象のビット線が行方向において隣接するメモリセルにより共有されるため、プログラム／読出対象のビット線に関して接地電圧レベルおよびフローティング状態のビット線が対向して配置される。従って、１つのメモリブロックにおいては、１つのメモリセルに対しプログラム／データ読出を行なうことができるだけであり、高速でデータ書込／読出を行なうことができない。また、読出データビット幅が小さく、データバンド幅が小さく、効率的に処理を実行する処理システムを構築するのが困難になるという問題が生じる。

また、プログラム時においては、外部からのアクセスを禁止して内部でデータの書込に必要な電圧が生成されて、書込みが行われる。プログラムには絶縁膜に電荷を注入する必要があり、データ書込のサイクル時間は、データ読出のサイクル時間より長い。従って、データ書込のサイクルタイムが、この半導体記憶装置のアクセス時間を決定することになり、高速アクセスを実現することができない。

それゆえ、この発明の目的は、効率的にデータの書込および読出を行なうことのできる半導体記憶装置を提供することである。

この発明の他の目的は、データ転送効率の優れた半導体記憶装置を提供することである。

この発明のさらに他の目的は、データ処理効率の優れた処理システムを構築することのできる不揮発性半導体記憶装置を提供することである。

この発明の第１の観点に係る半導体記憶装置は、各々が複数の不揮発性メモリセルを有する複数のメモリブロックと、各メモリブロックに対応して配置され、各々が対応のメモリブロックに対するデータの書込および読出を行なうための電圧を伝達する複数のローカルバスと、複数のメモリブロックに共通に配置され、複数のメモリブロックの選択されたメモリブロック間でデータの転送を行なうためのデータ転送バスを備える。

好ましくは、複数のローカルバスの各々は、複数の信号線を含み、各メモリブロックにおいて複数の不揮発性メモリセルは行列状に配列され、各メモリブロックにおいては、メモリセル列に対応して、かつ隣接列のメモリセルに共有されるように配列され、各々に対応の列の不揮発性メモリセルが接続する複数のビット線と、メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルが接続する複数のワード線とが設けられる。この構成において、好ましくは、さらに、各メモリブロックに対応して配置され、少なくともアドレス信号と動作モード指示信号と動作モード指示信号のデータ書込指示時の書込データとに従ってローカルバスの電圧を設定する電圧供給制御回路と、各メモリブロックに対応して配置され、少なくともアドレス信号に従ってローカルデータバスの選択された信号線のデータを検知して内部読出データを生成する内部読出回路と、各メモリブロックに対応して配置され、アドレス信号に従って対応のローカルバスの各信号線を対応のメモリブロックのビット線に結合するビット線選択回路とが設けられる。

好ましくは、データ転送バスは、各メモリブロックの電圧制御回路および読出回路に選択的に結合される。

好ましくは、複数のメモリブロックは、各々が、少なくとも１個のメモリブロックを含む複数のメモリ群に分割される。この構成において、電圧供給制御回路および内部読出回路およびビット線選択回路は、メモリ群単位で互いに独立に動作可能とされる。

メモリブロックに対応してローカルバスを配置し、複数のメモリブロックに共通にデータ転送バスを配置する。したがって、１つのメモリブロックにおいて書込またはデータ読出を行なっているときに、そのデータ転送バスを介してアクセス中のデータを別のメモリブロックへ転送することができ、データの退避およびバックアップを容易に行なうことができる。また、バンク構成を利用する場合、バンク間でデータ転送を行なうことにより、１バンクへの書込時、別バンクから転送データを読出すことにより、処理効率を改善することができる。

また、１または複数のメモリブロック単位で、データの書込／読出を行なうことにより、同時に、メモリブロックにおいてデータの書込または読出を行なうことができ、データビット幅を広くすることができ、転送データのバンド幅を拡張することができ、処理効率が改善される。

［実施の形態１］
図１は、この発明の従う不揮発性半導体記憶装置の要部の基本的構成を概略的に示す図である。図１において、１つのメモリブロック内に配置されるビット線に共通に電位供給線ＨＢＬａおよびＨＢＬｂが配設される。この電位供給線ＨＢＬａおよびＨＢＬｂは、ＨＢＬ切換回路ＨＳＷにより、その電圧レベルが設定される。ＨＢＬ切換回路ＨＳＷは、アドレス信号、書込／読出指示信号、リバース／フォワード方向指示信号、および書込データに従って、電位供給線ＨＢＬａおよびＨＢＬｂの電圧レベルを設定する。

電位供給線ＨＢＬの数は、任意であるが、ここでは説明を簡単にするために、電位供給バスＨＢに含まれる電位供給線の数を２本とする。電位供給バスが、メモリブロック単位で配置される。このバスの配置については後に詳細に説明する。

電位供給線ＨＢＬａおよびＨＢＬｂに対応して設けられるメモリブロックにおいては、不揮発性メモリセルＭＣが行列状に配列される。図１においては、ビット線ＢＬａおよびＢＬｂの間に接続されるメモリセルＭＣを代表的に示す。このメモリセルＭＣは、絶縁膜電荷トラップ型メモリセルであり、２つの記憶領域（電荷蓄積領域）、すなわち右ビット領域ＢＴ１と左ビット領域ＢＴ２とを有する。図１においては、左ビット領域ＢＴ２を示す。

これらのビット線ＢＬａおよびＢＬｂは、ともに列選択線ＣＳＬ上の列選択信号に従ってそれぞれ電位供給線ＨＢＬａおよびＨＢＬｂに結合される。所定数のビット線を組として、各組のビット線を同時に互いに異なる電位供給線に結合する。ＨＢＬ切換回路ＨＳＷは、単に、この電位供給線ＨＢＬａおよびＨＢＬｂの電圧レベルを決定して設定するだけであり、各ビット線ごとに電圧を制御することは要求されないため、書込／読出時の電圧制御が容易となる。

図１においては、メモリセルＭＣの左ビット領域ＢＴ２に対するプログラム時の電流Ｉの流れを示す。このメモリセルＭＣの左ビット領域ＢＴ２に対するプログラム動作時においては、電位供給線ＨＢＬａおよびＨＢＬｂに、それぞれ書込高電圧ＶＣＣＷおよび接地電圧ＧＮＤが与えられる。列選択ゲートＣＳＧａおよびＣＳＧｂが、列選択信号ＣＳＬに従って導通し、ビット線ＢＬａおよびＢＬｂが、それぞれ電位供給線ＨＢＬａおよびＨＢＬｂに結合される。この状態においては、電位供給線ＨＢＬａからビット線ＢＬａ、メモリセルＭＣおよびビット線ＢＬｂを介して電位供給線ＨＢＬｂに電流Ｉが流れる。したがって、メモリセルＭＣにおいては、この左ビット領域ＢＴ２に対しチャネルホットエレクトロンが蓄積され、プログラムが実行される。これにより、左ビット領域ＢＴ２においてＨレベルデータが格納される。Ｌレベルデータ格納時においては、記憶領域は消去状態に維持される。

図２は、メモリセルＭＣの左ビット領域ＢＴ２の記憶データを読出す際の電流Ｉの流れを示す図である。この左ビット領域ＢＴ２の記憶データを読出す場合には、ＨＢＬ切換回路ＨＳＷは、電位供給線ＨＢＬａおよびＨＢＬｂに、それぞれ、接地電圧ＧＮＤおよび読出電圧ＶＣＣＲを供給する。列選択ゲートＣＳＧａおよびＣＳＧｂが、列選択線ＣＳＬ上の列選択信号に従って導通する。

この状態においては、電位供給線ＨＢＬｂからビット線ＢＬｂを介してメモリセルＭＣに電流Ｉが供給され、このメモリセルＭＣの左ビット領域ＢＴ２の記憶データに応じた電流が、ビット線ＢＬａを介して電位供給線ＨＢＬａに流れる。データ読出時においては、この読出電圧ＶＣＣＲを受ける電位供給線ＨＢＬｂを流れる電流量を図示しないセンスアンプにより検出する。このセンスアンプと電位供給線の接続も、ＨＢＬ切換回路ＨＳＷにより実行される。この電流Ｉは、読出動作時においては、数十μＡ程度である。

図３は、メモリセルＭＣの右ビット領域ＢＴ１のプログラム時の電流Ｉの流れを示す図である。この右ビット領域ＢＴ１のプログラム時においては、電位供給線ＨＢＬａおよびＨＢＬｂが、それぞれ接地電圧ＧＮＤおよび書込高電圧ＶＣＣＷに設定される。この状態においては、電位供給線ＨＢＬｂからビット線ＢＬｂを介してメモリセルＭＣに電流Ｉが供給され、さらに電流Ｉがビット線ＢＬａを介して電位供給線ＨＢＬａに流れる。したがって、このメモリセルＭＣにおけるチャネル電流により、ホットエレメントが生成されて、右ビット領域ＢＴ１に蓄積される。

図４は、メモリセルＭＣの右ビット領域ＢＴ１の蓄積データの読出時の電流Ｉの流れを示す図である。このメモリセルＭＣの右ビット領域ＢＴ１の記憶データ読出時においては、電位供給線ＨＢＬａおよびＨＢＬｂが、それぞれ読出電圧ＶＣＣＲおよび接地電圧ＧＮＤに設定される。この状態においては、メモリセルＭＣの右ビット領域ＢＴ１においては、リバース方向に電流Ｉが流れ、右ビット領域ＢＴ１の格納データに応じた電流が電位供給線ＨＢＬｂに流れる。図示しないセンスアンプにより、この電位供給線ＨＢＬａを流れる電流を検出して、メモリセルＭＣの右ビット領域ＢＴ１の記憶データを検出する。

この電位供給線ＨＢＬａおよびＨＢＬｂの電圧レベルを、ＨＢＬ切換回路ＨＳＷにより、選択メモリセルの位置および動作モードに応じて設定することにより、ビット線ＢＬａおよびＢＬｂそれぞれにおいて、動作モードに応じて、接続される電位供給ノードを変更する構成に比べて、ビット線それぞれ電位ノード切換えのためのスイッチングトランジスタを配置する必要がなく、素子数を低減することができる。

図５は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図５に示す不揮発性半導体記憶装置においては、２つのバンクＢＮＫＡおよびＢＮＫＢが設けられる。バンクＢＮＫＡは、メモリセルアレイ１ａおよび周辺回路２ａを含み、バンクＢＡＫＢは、メモリセルアレイ１ｂおよび周辺回路２ｂを含む。メモリセルアレイ１ａおよび１ｂそれぞれにおいて、不揮発性メモリセルが行列状に配列される。

周辺回路２ａおよび２ｂそれぞれは、メモリセル行を選択するための行選択回路、メモリセル列（ビット線）を選択するための列選択回路、データの書込／読出に必要な電圧を生成するＨＢＬ切換回路、およびデータの読出を行なうセンスアンプを含む。

バンクＢＮＫＡおよびＢＮＫＢの間で双方向でデータの転送を行なうための転送回路３が設けられる。転送回路３は、バンクＢＮＫＡおよびＢＮＫＢの一方のバンクへのデータアクセス時（書込／読出）、この一方のバンクのデータを他方のバンクに転送する。または、単に１つのバンクから他方のバンクへ内部でデータを転送する。

不揮発性半導体記憶装置は、さらに、外部からの動作モードを指示するコマンドＣＭＤを受けるコマンドポート４と、読出アドレスＲＡＤＤを受けかつ外部出力データＱを出力するリードポート５と、書込アドレスＲＡＤＤおよび書込データＤを受けるライトポート６を含む。

コマンドポート４は、外部からのコマンドＣＭＤを受けるコマンド入力回路４ａを含む。コマンド入力回路４ａは、コマンドＣＭＤの形態に応じて、その回路構成が定められる。たとえばコマンドＣＭＤが、複数の信号で与えられる場合、このコマンド入力回路４ａは、与えられたコマンドをデコードするデコード回路を含み、このデコード結果に従って、内部動作モード指示信号を生成する。またコマンドＣＭＤが、１つの信号により動作モードを指示する場合には、このコマンド入力回路４ａは、バッファ回路で構成される。

リードポート５は、外部からのリードアドレスＲＡＤＤを受けて内部リードバンクアドレス信号ＲＢＡＤを含む内部リードアドレスを生成するリードアドレス入力回路５ａと、選択バンクから読出されたデータをバッファ処理して外部へ出力するデータ出力回路５ｂを含む。外部へ出力されるデータＱは、複数ビットで構成される。

ライトポート６は、外部からのライトアドレス信号ＷＡＤＤを受けて内部ライトバンクアドレス信号ＷＢＡＤを含む内部ライトアドレス信号を生成するライトアドレス入力回路６ａと、外部からの書込データＤを受けて内部書込データを生成するデータ入力回路６ｂを含む。

リードポート５およびライトポート６を別々に設けることにより、１つのバンクに対し、データ書込を行なうのと並行して、データの読出を別バンクに対して実行する。比較的に長時間を要するデータの書込時に、別バンクにアクセスしてデータを読み出すことにより、データアクセス効率を改善する。

この不揮発性半導体記憶装置の内部動作を制御するために、コマンド入力回路４ａからの内部コマンド（動作モード指示信号）と、リードポート５からのリードバンクアドレス信号ＲＢＡＤとライトポート６からのライトバンクアドレス信号ＷＢＡＤを受けるメイン制御回路７と、メイン制御回路７からの選択信号ＳＥＬＲに従って、バンクＢＮＫＡおよびＢＮＫＢから読出されたデータの一方を選択する選択回路８と、メイン制御回路７からの選択信号ＳＥＬＷに従ってライトポート６から与えられたデータをバンクＢＮＫＡおよびＢＮＫＢの一方へ伝達する選択回路９が設けられる。

リードポート５およびライトポート６からの内部アドレス信号は、それぞれバンクＢＮＫＡおよびＢＮＫＢに与えられる。このメイン制御回路７は、バンクアドレス信号ＲＢＡＤおよびＷＢＡＤに従って、アドレス指定されたバンクに対し、コマンドポート４を介して与えられる内部動作モード指示信号に従って、選択されたバンクを活性化する。

図６は、図５に示すバンクＢＮＫＡおよびＢＮＫＢの構成の一例を示す図である。図６において、バンクＢＮＫＡのメモリアレイ１ａは、２つのメモリブロックＭＢ０およびＭＢ１を含み、バンクＢＮＫＢのメモリアレイ１ｂは、メモリブロックＭＢ２およびＭＢ３を含む。メモリブロックＭＢ０およびＭＢ１それぞれにおいて、１つのメモリセルが選択され、またメモリブロックＭＢ２およびＭＢ３それぞれにおいて、１つのメモリセルが選択される。したがって、この図６に示す構成においては、選択バンクに対し２ビットのデータの書込／読出が行なわれる。

メモリブロックＭＢ０−ＭＢ３それぞれに対応して電位供給バスＨＢ０−ＨＢ３が設けられる。これらの電位供給バスＨＢ０−ＨＢ３それぞれに対して、ＨＢＬ切換回路ＨＳＷ０−ＳＷ３が配置される。ＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１が隣接して配置され、またＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３が隣接して配置されるように示す。しかしながら、これらの電位供給回路ＨＳＷ０およびＨＳＷ１は、メモリブロックＭＢ０およびＭＢ１において反対方向に電流が流れるようにメモリブロックＭＢ０およびＭＢ１の対向端部に配置される。電位供給回路ＨＳＷ２およびＨＳＷ３についても同様である。

これらのＨＢＬ切換回路ＨＳＷ０−ＨＳＷ３は、それぞれ、選択回路９に結合される。データ書込時においては、これらのＨＢＬ切換回路ＨＳＷ０−ＨＳＷ３は、書込データに応じて、対応の電位供給バスＨＢ０−ＨＢ３の電圧レベルを設定する。これらのＨＢＬ切換回路ＨＳＷ０−ＨＳＷ３それぞれに対しては、図５に示すリードポート５およびライトポート６からのリードアドレスおよびライトアドレスが与えられ、また、メイン制御回路７からの制御信号が与えられる。

電位供給バスＨＢ０−ＨＢ３それぞれに対応して、センスアンプＳＡ０−ＳＡ３が設けられる。これらのセンスアンプＳＡ０−ＳＡ３は、データ読出時、対応の電位供給バスＨＢ０−ＨＢ３の読出電圧を受ける電位供給線に結合され、この電流量に従って内部読出データを生成する。センスアンプＳＡ０−ＳＡ３は、選択回路８に結合されるセンスアンプＳＡ０ないしＳＡと電位供給バスＨＢ０ないしＨＢ３の電位供給線との接続は、電位供給回路ＨＳＷ０ないしＨＳＷ３に含まれるデコーダの出力信号に従って行われる。

図５に示す転送回路３として、メモリブロックＭＢ０−ＭＢ３に共通に双方向データ転送線ＢＴＸ０およびＢＴＸ１が設けられる。双方向データ転送線ＢＴＸ０は、メモリブロックＭＢ０に対して設けられる転送スイッチ回路ＴＸ０およびメモリブロックＭＢ２に対して設けられる転送スイッチ回路ＴＸ２に結合される。双方向データ転送線ＢＴＸ１は、メモリブロックＭＢ１およびＭＢ３にそれぞれ対して設けられる転送スイッチ回路ＴＸ１およびＴＸ３に結合される。

これらの転送スイッチ回路ＴＸ０−ＴＸ３の各々は、対応のセンスアンプに接続されるリード転送スイッチＴＸＲと、対応のＨＢＬ切換回路に結合されるライト転送スイッチＴＸＷを含む。

書込動作時においては、入力データＤが、選択バンクに分配され、選択バンクのメモリブロックに並行して書込まれる。データ読出動作時においては、選択バンクのメモリブロックから読出されたデータが、選択回路８により選択されて出力される。

図５に示すように、リードポート５およびライトポート６を別々に設け、リードアドレスＲＡＤＤおよびライトアドレスＷＡＤＤを与えており、データ書込期間中に、別のバンクに対し、リードアクセスを行ない、動作効率を改善する。これは、データ書込時においては、右ビット領域ＢＴ１または左ビット領域ＢＴ２に電子を注入する必要があり、データ読出時よりも、時間を要する。従って、この書込動作中に、データのリード動作を別バンクに対して行なうことにより、効率的に、データを外部の処理装置へ転送することができる。

ＨＢＬ切換回路ＨＳＷ０−ＨＳＷ３が、メモリブロックＭＢ０−ＭＢ３それぞれに対応して配置されているのは以下の理由による。メモリブロックＭＢ０−ＭＢ３は、バーチャルＧＬＤアレイ構成を有しており、行方向において隣接するメモリセルがビット線を共有している。したがって、選択メモリセルのアドレスに従って、ビット線がドレイン線およびソース線のいずれにもなり得る。ビット線がソース線であるかドレイン線であるかに応じて、ビット線に対するセンスアンプの接続、およびビット線の電位制御を行なう必要がある。また、書込時においてはプログラムの有無によって、ビット線の電位制御が異なる。メモリブロック単位で、これらのビット線とセンスアンプの接続およびビット線の供給電圧の設定を行なうことにより、メモリブロック単位で正確にデータの書込／読出を行なうことができる。

図７は、図６に示すメモリブロックＭＢ０およびＭＢ１および周辺部の構成を具体的に示す図である。図７において、メモリブロックＭＢ０においては、複数のメモリセルＭＣが行列状に配列され、メモリブロックＭＢ１においても、不揮発性メモリセルＭＣが行列状に配列される。図７においては、メモリブロックＭＢ０において３行４列に不揮発性メモリセルＭＣが配列され、メモリブロックＭＢ１において、不揮発性メモリセル（以下、単にメモリセルと称す）が３行５列に配列する部分を代表的に示す。

メモリブロックＭＢ０においては、隣接列のメモリセルに共有されるようにメモリセル列に対応してビット線ＢＬ１ないしＢＬ５が配置され、またメモリブロックＭＢ１においては、隣接列のメモリセルにより共有されるように各メモリセル列に対応してビット線ＢＬ６ないしＢＬ１１が配列される。メモリブロックＭＢ０およびＭＢ１の境界領域においては、ダミーセル列が配列され、各メモリセル行に対応してダミーセルＤＭＣ１、ＤＭＣ２、およびＤＭＣ３が配設される。ダミーセルＤＭＣは、メモリブロックＭＢ０およびＭＢ１において境界領域のメモリセルにアクセスする際に、メモリブロック間でのビット線電圧の競合および電流の流入／流出を防止するための分離素子として用いられる。

このメモリブロックＭＢ０およびＭＢ１のメモリセル行それぞれに対応してワード線ＷＬ１ないしＷＬ３が配列される。

メモリブロックＭＢ０およびＭＢ１それぞれに対応して、ビット線選択回路ＢＳ０およびＢＳ１が設けられる。ビット線選択回路ＢＳ０およびＢＳ１の各々は、ビット線ＢＬそれぞれに対応して配置され、選択時、予め定められた電位供給線ＨＢＬに対応のビット線を接続するコラム選択スイッチＳＷと、このコラム選択スイッチの導通／非導通を制御するスイッチ制御回路３０を含む。

スイッチ制御回路３０は、コラムプリデコーダ１０１からのプリデコード信号ＡＬ０−ＡＬｎに従って４本のビット線を同時に選択するデコーダＤＣと、選択メモリセル位置を示す信号Ｃ０およびＣ１に従って選択的に隣接デコーダを活性化するＡＮＤゲートＡＧとを含む。

４つのコラム選択スイッチＳＷが、１つのデコーダＤＣに対して配置される。このコラム選択スイッチにより、デコーダＤＣの出力信号に従って、選択されたビット線を最大合計８本を、電位供給バスＨＢの電位供給線に１対１に結合する。

図７においては、ビット線選択回路ＢＳ０に含まれるスイッチ制御回路３０において、デコーダＤＣ１と、デコーダＤＣ１の出力信号とメモリセル位置指示信号Ｃ０を受けるＡＮＤゲートＡＧ１を代表的に示す。このＡＮＤゲートＡＧ１は、デコーダＤＣ１のデコード結果がＨレベルの選択状態を示し、かつメモリセル位置指示信号Ｃ０が、選択メモリセルが、４つのメモリセルのうちの左半分に位置していることを示すときには、デコーダＤＣ１に隣接するデコーダを活性化する。

電位供給バスＨＢ０は、８本の電位供給線ＨＢＬ１−ＨＢＬ８を含み、ＨＢＬ切換回路ＨＳＷ０により、選択メモリセル位置情報および動作モードに応じて、それぞれの電圧レベルが設定される。これらの８本の電位供給線ＨＢＬ１−ＨＢＬ８に対し、選択的に８本のビット線が接続されるため、ビット線ＢＬ１−ＢＬ５それぞれに対応してコラム選択スイッチＳＷ１−ＳＷ５が設けられる。メモリブロックＭＢ０の端部を除いて、２つのデコーダＤＣの出力信号が選択状態となり、８本のビット線が、１対１対応で電位供給線ＨＢＬ１−ＨＢＬ８に結合される。ビット線ＢＬが接続する電位供給線ＨＢＬは、コラム選択スイッチＳＷにより、一意的に定められる。

ビット線選択回路ＢＳ１においても、同様の構成が配置される。スイッチ制御回路３１においては、ビット線ＢＬ６−ＢＬ９を同時に選択するデコーダＤＣ２と、ビット線ＢＬ１０−ＢＬ１３（図示せず）を同時に選択するデコーダＤＣ３と、デコーダＤＣ２の出力信号とメモリ位置指示信号Ｃ１を受けてデコーダＤＣ３を選択的に活性化するＡＮＤゲートＡＧ２と、デコーダＤＣ３の出力信号とメモリセル位置指示信号Ｃ０とを受けて、デコーダＤＣ２を選択的に活性化するＡＮＤゲートＡＧ３を代表的に示す。

ビット線選択回路ＢＳ１において、ＨＢＬ切換回路ＨＳＷ１から電位供給線ＨＢＬ１１−ＨＢＬ１８に動作モードおよび選択メモリセル位置に応じた電圧が伝達され、これらの電位供給線ＨＢＬ１１−ＨＢＬ１８が、メモリブロック端部領域をのぞいて、１対１にビット線に結合される。ビット線ＢＬが接続する電位供給線ＨＢＬは、コラム選択スイッチＳＷにより一意的に定められている。

図７に示す構成において、メモリセルの列アドレスは、ブロック境界領域に関して対称的に配置される。また、ビット線ＢＬと電位供給線ＨＢＬとの接続も、メモリブロックＭＢ０およびＭＢ１において、ブロック境界に関して対称的に行なわれる。この対称配置により、電流の流れる方向がメモリブロックＭＢ０およびＭＢ１においてブロック境界において対称的となる。

図８は、図７に示すＨＢＬ切換回路ＨＳＷ０の構成を概略的に示す図である。図８において、ＨＢＬ切換回路ＨＳＷ０は、データ書込時、電位供給線ＨＢＬ１−ＨＢＬ８の電圧レベルを設定する書込電位供給回路４１と、読出動作時に、この電位供給線ＨＢＬ１−ＨＢＬ８の電圧レベルを設定しかつセンスアンプＳＡ０に、読出電圧が印加された電位供給線を結合する読出電位供給回路を含む。

書込電位供給回路４１は、３ビットのアドレス信号ＡＣ−ＡＣ３とフォワード信号ＦＷＤと、リバース信号ＲＥＶと、書込信号ＷＩＴＥとを受ける。アドレス信号ＡＣ１−ＡＣ３は、下位３ビットのコラムアドレス信号である。

フォワード信号ＦＷＤは、フォワードライトまたはフォワードリード時に、外部からのモード指示信号に従って生成される。リバース信号ＲＥＶは、リバースライトまたはリバースリード時に、活性化される。これらのフォワード信号ＦＷＤおよびリバース信号ＲＥＶは、外部からのモード指示信号に代えて、特定のコラムアドレスビットをデコードして活性化されてもよい。フォワード信号ＦＷＤおよびリバース信号ＲＥＶがモード指示信号に従って生成される場合には、これらの信号は、メイン制御回路において生成される。特定のコラムアドレスビットに従ってこれらのフォワード信号ＦＷＤおよびリバース信号ＲＥＶが生成される場合には、これらの信号は、コラムアドレスデコーダから生成されてもよく、また、周辺回路内の専用のフォワード／リバースデコード回路により生成されてもよい。

書込信号ＷＩＴＥは、データ書込動作時に、外部からのコマンドに従って、選択バンクに対して活性化される。

読出電位供給回路４２は、同様、３ビットのアドレス信号ＡＣ１−ＡＣ３と、フォワード信号ＦＷＤと、リバース信号ＲＥＶと読出信号ＲＥＤとを受ける。読出信号ＲＥＡＤは、読出動作時に、外部からのコマンドに従って選択バンクに対して活性化される。

メモリブロックＭＢ１に対して設けられるＨＢＬ切換回路ＨＳＷ１の構成も、この図８に示すＨＢＬ切換回路ＨＳＷ０の構成と同じである。

これらのＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１の構成においては、８本の電位供給線ＨＢＬ１−ＨＢＬ８およびＨＢＬ１１−ＨＢＬ１８の電圧レベルが設定され、したがって、８本の連続するビット線を１つの単位として、それらの電位を制御する。したがって、ビット線選択回路ＢＳ０およびＢＳ１の構成においては、デコーダに対応して配置される４本のビット線およびそれに隣接するビット線を単位として、８本の連続するビット線が電位供給線ＨＢＬ１−ＨＢＬ８に１対１対応で接続される。

仮に、電位供給線ＨＢＬ１に、ビット線ＢＬ１が対応して配置され、電位供給線ＨＢＬ２にビット線ＢＬ２が対応して配置される状態を考える。この場合、１つの電位供給線ＨＢＬｎ（ｎは自然数）に対して、メモリブロックＭＢ０内の複数のビット線ＢＬ（８ｍ＋ｎ）が選択的に結合される。書込電位供給回路４１および読出電位供給回路４２は、複数の電位供給線ＨＢＬを介して複数のビット線ＢＬに電位を供給することができ、したがって、それらの回路構成を簡略化することができる。すなわち、書込電位供給回路４１および読出電位供給回路４２は、各ビット線ＢＬごとの電位を制御する必要がなく、入力アドレス信号ＡＣ１−ＡＣ３に従ってビット線ＢＬの数よりも少ない数の電位供給線を有する電位供給バスＨＢの電位を制御するだけで、各ビット線ＢＬの電位を制御することができる。

以下、図７および図８を参照して、この不揮発性半導体記憶装置のデータ書込時のプログラム動作について説明する。

今、図７において、メモリブロックＭＢ０のメモリセルＭＣ１０の記憶領域（左ビット領域）Ｌ１にＨレベルのデータを書込み、メモリブロックＭＢ１のメモリセルＭＣ２０の記憶領域Ｌ２に、Ｈレベルのデータを書込む場合について説明する。ここで、Ｈレベルのデータの書込とは、記憶領域に電子を注入する（プログラムする）動作を示す。Ｌレベルデータ書込時においては、消去が実行される。

まず、ビット線選択回路ＢＳ０内においてデコーダＤＣ１が、コラムアドレスプリデコード信号を受け、その出力信号をＨレベルに立上げる。同様、ビット線選択回路ＢＳ１においても、デコーダＤＣ２が与えられたコラムプリデコード信号に従って、その出力信号をＨレベルに立上げる。デコーダＤＣ３では、デコーダＤＣ２と異なる組合せのコラムプリデコード信号が与えられており、また、メモリセル位置指示信号Ｃ０もＬレベルであり、ＡＮＤゲートＡＧ２の出力信号もＬレベルであり、その出力信号はＬレベルである。

同様、ビット線選択回路ＢＳ１内においても、デコーダＤＣ２から出力されるデコード信号に従って、コラム選択スイッチＳＷ６からＳＷ９が導通状態となる。応じて、ビット線ＢＬ６−ＢＬ９が、それぞれ、電位供給線ＨＢＬ１１−ＨＢＬ１４に結合される。電位供給線ＨＢＬ１５からＨＢＬ１８はビット線から分離される。

続いて、ＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１は、それぞれ所定の電位を、対応の電位供給線に供給する。具体的に、メモリブロックＭＢ０に対しては、電位供給線ＨＢＬ１およびＨＢＬ２に接地電位ＧＮＤが供給され、電位供給線ＨＢＬ３およびＨＢＬ４に書込電位ＶＣＣＷが供給される。それ以外の電位供給線ＨＢＬ５−ＨＢＬ８は、フローティング状態に維持される。

この結果、ビット線ＢＬ２およびＢＬ３が、書込電位ＶＣＣＷに維持され、ビット線ＢＬ４およびＢＬ４が接地電位に維持される。ワード線ＷＬ１が選択されると、メモリセルＭＣ１０においてビット線ＢＬ３からビット線ＢＬ４へ電流が流れ、記憶領域（右ビット領域）Ｌ１に、Ｈレベルのデータが記憶される（電子が絶縁膜に注入される）。

このとき、ビット線ＢＬ２は、書込電位ＶＣＣＷに維持されている。したがって、ビット線ＢＬおよびＢＬ３に接続されるメモリセルＭＣ１０に隣接したメモリセルＭＣにおいては電流は流れない。また、ビット線ＢＬ５の電位は接地電位ＧＮＤに維持される。したがって、メモリセルＭＣ１０に隣接するビット線ＢＬ４およびＢＬ５に接続されるメモリセルＭＣにおいても電流は流れない。

メモリブロックＭＢ１においては、ＨＢＬ切換え回路ＨＳＷ１より、電位供給線ＨＢＬ１１およびＨＢＬ１２が接地電位ＧＮＤに維持され、電位供給線ＨＢＬ１３およびＨＢＬ１４は、書込電位ＶＣＣＷに維持される。それにより電位供給線ＨＢＬ１５からＨＢＬ１８は、フローティング状態に維持される。したがって、ビット線ＢＬ８およびＢＬ９が書込電位ＶＣＣＷに維持され、ビット線ＢＬ６およびＢＬ７は、接地電位ＧＮＤに維持される。

ワード線ＷＬ１が選択されると、メモリセルＭＣ２０のビット線ＢＬ８側からビット線ＢＬ７側に電流が流れ、記憶領域（右ビット領域）Ｌ２にＨレベルのデータが格納される（プログラムが行なわれる）。メモリセルＭＣ２０に隣接するメモリセルの両端は、それぞれ書込電位ＶＣＣＷまたは接地電位ＧＮＤに維持され、電流は流れない。

したがって、書込対象のメモリセルに対し書込動作を行なっても、書込対象のメモリセルに隣接するメモリセルにおいては電流は流れない。

なお、この書込動作において、メモリセルＭＣ１０が、単位を構成する４ビットのメモリセルにおいて右側に配置されており、メモリセル位置指示信号Ｃ０はＬレベルであり、ＡＮＤゲートＡＧ１の出力信号はデコーダＤＣ１が出力信号ＨレベルとなってもＬレベルを維持する。したがって、ビット線ＢＬ１に対して設けられるデコーダからの出力信号はＬレベルであり、コラム選択スイッチＳＷ１はオフ状態を維持する。

メモリブロックＭＢ１に対しても、選択メモリセルＭＣ２０は、デコーダＤＣ２に対して配置される４ビットのメモリセルのうち、左側に配置されており、ＡＮＤゲートＡＧ２の出力信号はＬレベルとなる。したがって、ビット線選択回路ＢＳ０およびＢＳ１において境界領域に関して対称的に、ビット線と電位供給線の接続が形成されるようにコラム選択スイッチを配置することにより、この境界領域においてメモリセルが選択されても、正確にメモリセルに対する書込を行なうことができる。

境界領域と異なるメモリセルが選択された場合には、２つのデコーダが選択され、各ビット線がそれぞれ対応の電位供給線に結合される。この場合、４ビットのビット線に対しては電位供給線が、フローティング（ＦＬＡＯＴＩＮＧ）状態とされるため、電流の流れる経路は遮断され、選択メモリセルに対する書込動作に対して悪影響は生じない。

８本のビット線を単位として、電位供給線とビット線との接続を行っているのは以下の理由による。例えば、図７において、ビット線ＢＬ２とビット線ＢＬ１との間のメモリセルに対して書込みをする場合、ビット線ＢＬ１およびＢＬ２の電位を書込みデータに応じて設定する必要がある。この場合、メモリセル位置指示信号Ｃ０がＨレベルとなり、ＡＮＤゲートＡＧ１の出力信号をＨレベルに設定して、ビット線ＢＬ１を電位供給線ＨＢＬ５に結合して、その電位を設定する。従って、１つのデコーダにより４本のビット線が選択される場合においても、その単位の端のビット線に接続するメモリセルに対してアクセスする場合には、隣接単位のビット線を選択して、電位供給線に接続して、その電位を設定する必要があり、８本の電位供給線が必要となる。

図９は、１つのメモリブロックにおける境界領域と異なる領域のビット線選択回路の構成を概略的に示す図である。図９において、ビット線選択回路は、それぞれ４ビットのビット線を選択するデコーダＤＥＣａおよびＤＥＣｂを含む。このデコーダＤＥＣａのデコード結果は、両側に配置されるＡＮＤゲートＡＧａおよびＡＧｂに与えられる。デコーダＤＥＣｂのデコード結果は、その両側に配置されるＡＮＤゲートＡＧｃおよびＡＧｄへ与えられる。ＡＮＤゲートＡＧａおよびＡＧｃは、メモリ位置指示信号Ｃ０を受け、またＡＮＤゲートＡＧｂおよびＡＧｄが、メモリ位置指示信号Ｃ１を受ける。

デコーダＤＥＣａおよびＤＥＣｂそれぞれに対応して、メモリセルＭＣ０−ＭＣ３が配置される。メモリセルＭＣ０またはＭＣ１が指定されたときには、メモリ位置指示信号Ｃ０がＨレベルとなり、メモリセルＭＣ２またはＭＣ３が指定されたときには、メモリ位置指示信号Ｃ１がＨレベルとなる。

デコーダＤＥＣａおよびＤＥＣｂはそれぞれ、プリデコード信号ＡＬ０−ＡＬｎの所定の組合せを受けており、プリデコード信号ＡＬ０−ＡＬｎにより、１つのデコーダが選択される。このデコード結果が両側に配置されるＡＮＤゲートへ与えられる。したがって、たとえば、デコーダＤＥＣａが選択されたときには、その出力信号はＨレベルとなる。そのとき、メモリセルＭＣ２またはＭＣ３が選択された場合には、メモリ位置指示信号Ｃ１がＨレベルとなるため、ＡＮＤゲートＡＧｂの出力信号はＨレベルとなる。

デコーダＤＥＣｂは、ＡＮＤゲートＡＧｂの出力信号がＨレベルのときには、その出力信号を強制的にＨレベルに立下げる。一方、メモリ位置指示信号Ｃ０がこの状態ではＬレベルであり、ＡＮＤゲートＡＧａの出力信号はＬレベルである。したがって、デコーダＤＥＣａが選択され、メモリセルＭＣ２またはＭＣ３が選択されたときには、デコーダＤＥＣｂが選択される。

一方、デコーダＤＥＣｂの選択時においてメモリセルＭＣ０またはＭＣ１が選択された場合には、メモリ位置指示信号Ｃ０がＨレベルとなる。したがって、デコーダＤＥＣｂの出力信号がＨレベルとなり、またＡＮＤゲートＡＧｃの出力信号がＨレベルとなり、応じてデコーダＤＥＣａの出力信号もＨレベルとなる。したがって、境界領域と異なる領域においては、８本のビット線が同時に選択され、電位供給バスの電位供給線にそれぞれ結合される。

たとえばデコーダＤＥＣａが選択されかつメモリセルＭＣ３が選択されたとき、このメモリセルＭＣ３に接続するビット線に書込電圧を印加した場合、デコーダＤＥＣｂに対応して配置されるメモリセルＭＣ０に接続するビット線をフローティング状態に設定する。デコーダＤＥＣｂに対応して配置されるメモリセルＭＣ０に接続するビット線をフローティング状態に設定することにより、このメモリセルＭＣ０を介して電流が、メモリセルＭＣ３が接続するビット線から流れるのを確実に防止する。

これにより、選択メモリセルとビット線を共有するメモリセルが接続する他方側ビット線を、常にフローティング状態または一方ビット線と同一電位に設定することができ、電流が不必要に流れるのを防止することができる。すなわち、同一単位内においては、選択メモリセルとビット線を共有するメモリセルは、ソースおよびドレイン領域がともに同一電位とされ、電流が流れるのを防止される。単位外のメモリセルについては、フローティング状態または書込時の印加電圧が与えられる。いずれにおいても、非選択メモリセルの電流の経路は遮断される。個々のビット線ごとに電位を制御する必要がなく、隣接ビット線間の電圧を考慮するだけでよく、電位供給線において選択メモリセル位置に応じて電圧をサイクリックに印加するだけでよく、ビット線電位の制御が容易となる。

デコーダＤＥＣａにおいてメモリセルＭＣ１が選択される場合、メモリセルＭＣ２およびＭＣ３に電流が流れないように、同一電圧およびフローティング状態に各ビット線が設定される。８本の電位供給線において、隣接する２本の電位供給線の組が、それぞれ同一電圧とされ、残りの４本の電位供給線がフローティング状態とされる。

次に、図７および図８に示す構成におけるデータ読出動作について、図１０を参照して説明する。データ読出時において、ビット線選択回路ＢＳ０およびＢＳ１のデコーダＤＣ１からＤＣ３およびコラム選択スイッチＳＷ１ないしＳＷ１１の動作は、書込動作時のそれと同じであり、その説明は繰返さない。

読出動作時においては、読出信号ＲＥＡＤが活性化され、ＨＢＬ切換回路ＨＳＷ内の読出電位供給回路４２が活性化され、電位供給線ＨＢＬ１からＨＢＬ８に対して電位を供給する。書込信号ＷＲＩＴＥはＬレベルであり、書込電位供給回路４１は非活性状態にある。

メモリセルＭＣ１０の記憶領域（左ビット領域）Ｌ１の記憶データを読出す場合には、読出電位供給回路４２は、電位供給線ＨＢＬ１およびＨＢＬ２に読出電位ＶＣＣＲを供給し、電位供給線ＨＢＬ３およびＨＢＬ４に接地電位ＧＮＤを供給する。その他の電位供給線ＨＢＬ５からＨＢＬ８はフローティング状態に維持される。

したがって、ビット線ＢＬ２およびＢＬ３が接地電位ＧＮＤに維持され、ビット線ＢＬ４およびＢＬ５が読出電位ＶＣＣＲに維持される。応じて、メモリセルＭＣ１０においては、ビット線ＢＬ４からビット線ＢＬ３方向に電流が流れ、記憶領域Ｌ１のデータをセンスアンプにより読出すことができる。

センスアンプ４３は、電位供給線ＨＢＬ３を流れる電流を受けて増幅することにより、内部読出データを生成する。センスアンプ４３と電位供給線ＨＢＬ３との接続は、読出電位供給回路４２内のセンスデコーダにより電位供給線を選択することにより行なわれる。このセンスデコーダは、列アドレス信号ＡＣ１−ＡＣ３とフォワード信号ＦＷＤとリバース信号ＲＥＶとに従って、選択メモリセルに対応して配置されるドレインビット線を選択する。３ビットの列アドレスＡＣ１からＡＣ３により、８個のメモリセルのうち１つのメモリセルを選択し、対応の２本の電位供給線を識別し、フォワード信号ＦＷＤおよびリバース信号ＲＥＶにより、選択メモリセルのドレインビット線に接続する電位供給線を選択する。

これに代えて、列アドレス信号ＡＣ１からＡＣ３の最下位ビットが、メモリセルの記憶領域、すなわち、右ビット領域および左ビット領域を特定する場合には、データ読出時においてはリバース方向に電流が流れるため、３ビットのアドレス信号ＡＣ１からＡＣ３のデコード結果に従って電位供給線が選択されてセンスアンプに接続されてもよい。

ビット線ＢＬ２およびＢＬ３は、接地電位に維持されており、ビット線ＢＬ４およびＢＬ５が、読出電位ＶＣＣＲに維持される。したがって、メモリセルアレイＭＣ１０に隣接するメモリセルにおいては、その両側の電位は同じであり、電流は流れない。

ビット線ＢＬ１はコラム選択スイッチＳＷ１がオフ状態であり、フローティング状態にある。

メモリブロックＭＢ１のメモリセルＭＣ２０の記憶領域（右ビット領域）Ｌ２のデータの読出動作についても同じである。

この場合、メモリブロックＭＢ１においては、電位供給線ＨＢＬ１１およびＨＢＬ１２に読出電位ＶＣＣＲが、電位供給線ＨＢＬ１３およびＨＢＬ１４に接地電位ＧＮＤがそれぞれＨＢＬ切換回路ＨＳＷ１より供給される。ビット線ＢＬ６およびＢＬ７が、読出電位ＶＣＣＲに維持され、ビット線ＢＬ８およびＢＬ９が接地電位ＧＮＤに維持される。したがって、メモリセルＭＣ２０においてはビット線ＢＬ７からビット線ＢＬ８方向に電流が流れ、記憶領域Ｌ２の記憶データが読出される。

ビット線ＢＬ１０は対応のコラム選択スイッチＳＷ１０がオフ状態であり、フローティング状態にある。

メモリセルＭＣ２０の両側のメモリセルは、その導通ノードが読出電位ＶＣＣＲまたは接地電位ＧＮＤに維持されており、電流は流れない。したがって、上述のようにＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１をそれぞれ設けることにより、各メモリブロックごとにメモリセルを選択して、同時に書込動作または読出動作を行なうことができる。

この場合、メモリブロックＭＢ０およびＭＢ１間においてはダミーセルＤＭＣ１からＤＭ３が配置されており、これらのダミーセルＤＭＣのソースおよびドレインが同一電位に維持されており、これらのダミーセルＤＭＣにおいて電流が流れるのを防止することができ、メモリブロックＭＢ０およびＭＢ１それぞれにおいて正確にメモリセルのデータの読出を行うことができる。

特に、図７に示すメモリセルの配置においては、メモリブロックＭＢ０およびＭＢ１において、記憶領域を含めて対称的にメモリセルが選択され手電位供給線ＨＢＬに接続されるように、ビット線選択回路ＢＳ０およびＢＳ１にそれぞれデコーダが配置されている。したがって、ビット線ＢＬ４およびＢＬ５の間のメモリセルとビット線ＢＬ６およびＢＬ７の間のメモリセルがともに選択される場合が存在する。

この場合、プログラム時において、たとえばビット線ＢＬ５に書込電圧ＶＣＣＷが印加され、ビット線ＢＬ６に接地電位ＧＮＤが供給される場合が生じる。フォワード信号ＦＷＤおよびリバース信号ＲＥＶは、これらのＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１に共通に与えられている。したがって、メモリブロックＭＢ０およびＭＢ１において、それぞれ、右ビット領域および左ビット領域へのアクセスが常に並行して行なわれることになる。したがって、ビット線ＢＬ５およびＢＬ６においては、同じ電圧レベルの電圧が伝達され、ダミーセルＤＭＣ１−ＤＭＣ３におけるリーク電流を確実に抑制することができ、ブロック間貫通電流が生じるのを防止することができる。

データ読出時において、ビット線ＢＬ２およびＢＬ３に読出電圧ＶＣＣＲが伝達され、ビット線ＢＬ４およびＢＬ５に対して接地電圧ＧＮＤが伝達される場合において、読出電流がビット線ＢＬ３からビット線ＢＬ５へ流れることが考えられる。しかしながら、この場合においても、ビット線ＢＬ４およびＢＬ５の間のメモリセルは、ソースおよびドレインがともに接地電圧レベルであり、また、ビット線ＢＬ５にはダミーセルが接続されるため、メモリブロックＭＢ０からメモリブロックＭＢ１に電流が流れこむのは確実に防止することができる。

メモリブロックＭＢ１からメモリブロックＭＢ０に流れる電流についても同様である。従って、メモリブロック単位で正確にメモリセルのデータの書込および読出を行うことができる。

［ビット線選択回路およびメモリブロックの構成の変更例］
図１１は、この発明の実施の形態１に従う不揮発性半導体記憶装置のビット線選択回路およびメモリブロックの変更例の構成を示す図である。図１１を参照して、メモリブロックＭＢ０において、メモリセルＭＣが行列状に配列される。図１１において、３行１０列に配列されるメモリセルを代表的に示す。このメモリセル行に対応してワード線ＷＬ１−ＷＬ３が配設され、メモリセル列に対応して、隣接メモリセルに共有されるようにビット線ＢＬ１−ＢＬ１０が配設される。

このメモリアレイ構造において、さらに、１つのビット線を間においた２本のビット線に対応してメインビット線ＭＢが配置される。図１１において、ビット線ＢＬ１およびＢＬ３に対応してメインビット線ＭＢ０が配置され、ビット線ＢＬ２およびＢＬ４に対応してメインビット線ＭＢ１が配置される。ビット線ＢＬ５およびＢＬ７に対応してメインビット線ＭＢ２が配置され、ビット線ＢＬ６およびＢＬ８に対応してメインビット線ＭＢ３が配置される。ビット線ＢＬ９およびＢＬ１１に対応してメインビット線ＭＢ４が配置され、ビット線ＢＬ１０および図示しないビット線ＢＬ１２に対応して、図示しないメインビット線ＭＢ５が配置される。

このメモリアレイ構造において、４つのメモリセルを単位として、２つのメインビット線が配置される。このメインビット線により、４本のビット線の組から２つのビット線が選択されて、電位供給線ＬＡおよびＬＢに結合される。

メインビット線ＭＢ０は、サブコラム選択スイッチＳＷ５３およびＳＷ５４を介してビット線ＢＬ１およびＢＬ３に結合され、メインビット線ＭＢ１は、サブコラム選択ゲートＳＷ４６およびＳＷ４７を介してビット線ＢＬ２およびＢＬ４にそれぞれ結合される。メインビット線ＭＢ２は、サブコラム選択スイッチＳＷ５５およびＳＷ５６を介してビット線ＢＬ５およびＢＬ７に結合される。メインビット線ＭＢ３は、サブコラム選択スイッチＳＷ４８およびＳＷ４９を介してビット線ＢＬ６およびＢＬ８に結合される。メインビット線ＭＢ４は、サブコラム選択スイッチＳＷ５７およびＳＷ５８を介してビット線ＢＬ９およびＢＬ１１へそれぞれ結合される。

メインビット線ＭＢ０、ＭＢ２およびＭＢ４は、それぞれ、メインコラム選択スイッチＭＳＣ０、ＭＳＣ２、およびＭＳＣ４を介して電位供給線ＬＢに結合され、メインビット線ＭＢ１およびＭＢ３がメインコラム選択スイッチＭＳＣ１およびＭＳＣ３を介して電位供給線ＬＡに結合される。

これらのメインコラム選択スイッチＭＳＣ０−ＭＳＣ４の導通および非導通を制御するために、スイッチ制御回路３４が設けられる。このスイッチ制御回路３４においては、メインコラム選択スイッチＭＳＣ０−ＭＳＣ４それぞれに対応してデコーダＤＣ２０−ＤＣ２４が設けられる。これらのデコーダＤＣ２０−ＤＣ２４へは、プリデコード信号ＡＬ０−ＡＬｎの所定の組がそれぞれ与えられる。これらのプリデコード信号ＡＬ０−ＡＬｎは、３つのプリデコード信号により、２つのビット線を指定する。すなわち、プリデコード信号ＡＬ０−ＡＬｎにより１つのメインビット線が指定される。

２つのメインビット線を同時に選択するために、さらに、ＡＮＤゲートＡＧ２０−ＡＧ２９が設けられる。ＡＮＤゲートＡＧ２０は、デコーダ２０のデコード結果とメモリ位置指示信号ＬＣ１とを受け、その出力信号をデコーダＤＣ２１へ与える。ＡＮＤゲートＡＧ２１は、デコーダＤＣ２１のデコーダ結果とメモリ位置指示信号ＬＣ０とを受け、その出力信号をデコーダＤＣ２０へ与える。ＡＮＤゲートＡＧ２２は、デコーダＤＣ２１のデコーダ結果とメモリ位置指示信号ＬＣ１とを受け、その出力信号をデコーダＤＣ２２へ与える。ＡＮＤゲートＡＧ２３は、デコーダＤＣ２２のデコード結果とメモリ位置指示信号ＬＣ０とを受け、その出力信号をデコーダＤＣ２１へ与える。

ＡＮＤゲートＡＧ２４は、デコーダＤＣ２２のデコード結果とメモリ位置指示信号ＬＣ１とを受け、その出力信号をデコーダＤＣ２３へ与える。ＡＮＤゲートＡＧ２５は、デコーダＤＣ２３のデコード結果とメモリ位置指示信号ＬＣ０とを受け、その出力信号をデコーダＤＣ２２へ与える。

ＡＮＤゲートＡＧ２６は、メモリ位置指示信号ＬＣ１とデコーダＤＣ２３のデコード結果とを受け、その出力信号をデコードＤＣ２４へ与える。ＡＮＤゲートＡＧ２７は、デコーダＤＣ２４のデコード結果とメモリ位置指示信号ＬＣ０とを受け、その出力信号をデコーダＤＣ２３へ与える。ＡＮＤゲートＡＧ２８は、デコーダＤＣ２４のデコード結果とメモリ位置指示信号ＬＣ１とを受け、その出力信号を図示しないデコーダ（ＤＣ２５）へ与える。ＡＮＤゲートＡＧ２９は、図示しないデコーダ（ＤＣ２５）のデコード結果とメモリ位置指示信号ＬＣ０とを受け、その出力信号をデコーダＤＣ２４へ与える。

デコーダＤＣ２０−ＤＣ２４は、その構成は、先の図７に示す構成におけるメモリセルデコーダＤＣ１−ＤＣ３と同様であり、そのプリデコード信号の組が対応のメインビット線を指定するときには、デコード結果をＨレベルとし、その両側に配置されたＡＮＤゲートの出力信号およびデコード結果のいずれかがＨレベルとなると、その出力信号をＨレベルに設定する。

メモリ位置指示信号ＬＣ１およびＬＣ０は、最下位アドレス信号をプリデコードして生成される。２つの隣接メモリセルのうちの右および左のメモリセルのいずれをアクセスするかが、このメモリ位置指示信号ＬＣ０およびＬＣ１により指定される。

電位供給線ＬＢおよびＬＡへの電位供給およびメインビット線とビット線との接続を制御するために、ＨＢＬ切換回路ＨＳＷ１１が設けられる。ＨＢＬ切換回路ＨＳＷ１１は、書込動作時に、電位供給線ＬＡおよびＬＢに書込電圧を供給する書込電位供給回路４６と、読出動作時にこれらの電位供給線ＬＡおよびＬＢに所定の電位を供給する読出電位供給回路４７と、２ビットのアドレス信号ＡＣ１およびＡＣ２をデコードして、スイッチ選択線ＳＷＬ１−ＳＷＬ４を駆動するデコーダＤＣ３０を含む。

書込電位供給回路４６は、アドレス信号ＡＣ１およびＡＣ２と、フォワード信号ＦＷＤと、リバース信号ＲＥＶと、書込信号ＷＲＩＴＥとを受ける。読出電位供給回路４７は、アドレス信号ＡＣ１およびＡＣ２と、フォワード信号ＦＷＶと、リバース信号ＲＥＶと、読出信号ＲＥＡＢとを受ける。

デコーダＤＣ３０は、アドレス信号ＡＣ１およびＡＣ２に従って、スイッチ選択線ＳＷＬ１およびＳＷＬ２の一方を選択状態、スイッチ選択線ＳＷＬ３およびＳＷＬ４の一方を選択状態へ駆動する。このとき、４本のビット線に対して設けられる２本のメインビット線に、それぞれ、ビット線が１つ接続される。

メインコラム選択スイッチＭＳＣ０−ＭＳＣ４それぞれには、デコーダＤＣ２０−ＤＣ２４の出力信号が与えられる。サブコラム選択スイッチＳＷ４７およびＳＷ４９には、スイッチ選択線ＳＷＬ１上のサブコラム選択信号が与えられる。サブコラム選択スイッチＳＷ４６およびＳＷ４８には、スイッチ選択線ＳＷＬ２上のサブコラム選択信号が与えられる。スイッチ選択線ＳＷＬ３上のサブコラム選択信号は、サブコラム選択スイッチＳＷ５４、ＳＷ５６およびＳＷ５８へ与えられる。スイッチ選択線ＳＷＬ４上のサブコラム選択信号は、サブコラム選択スイッチＳＷ５３、ＳＷ５５およびＳＷ５７へ与えられる。次に、図１１に示すビット線選択回路ＢＳ０の動作を、メモリブロックＭＢ０内のメモリセルＭＣ４０の記憶領域（左ビット領域）Ｌ１にデータを書込む場合の動作について説明する。

まず、読出信号ＲＥＡＤはＬレベルであり、書込信号ＷＲＩＴＥがＨレベルとなる。読出電位供給回路４７は、動作が停止され、一方、書込電位供給回路４６が電位供給線ＬＡおよびＬＢに選択メモリセル位置に応じた書込電圧を供給する。メモリセルＭＣ４０の記憶領域Ｌ１にＨレベルのデータを書込む（プログラムする）ときには、書込電位供給回路４６は、電位供給線ＬＡに接地電位ＧＮＤを供給し、電位供給線ＬＢに書込電位ＶＣＣＷを供給する。またデコーダＤＣ３０は、アドレス信号ＡＣ１およびＡＣ２に従ってスイッチ選択線ＳＷＬ１およびＳＷＬ３にＨレベルの信号を伝達する。

スイッチ制御回路３４内においては、デコーダＤＣ２１が選択されその出力信号がＨレベルとなる。デコーダＤＣ２１のデコード結果が選択状態を示しており、また、メモリ位置指示信号ＬＣ０がＨレベルであり、ＡＮＤゲートＡＧ２１の出力信号がＨレベルとなり、応じて、デコーダＤＣ２０の出力信号がＨレベルとなる。

メインコラム選択スイッチＭＳＣ０およびＭＳＣ１が、デコーダＤＣ０およびＤＣ２１の出力信号に従って導通し、メインビット線ＭＢ０およびＭＢ１がそれぞれ電位供給線ＬＢおよびＬＡに結合される。メインビット線ＭＢ０に書込電圧ＶＣＣＷが供給され、メインビット線ＭＢ１に接地電圧ＧＮＤが供給される。

スイッチ選択線ＳＷＬ１およびＳＷＬ３がＨレベルであるため、サブコラム選択スイッチＳＷ５４およびＳＷ４７が導通し、メインビット線ＭＢ０およびＭＢ１がそれぞれビット線ＢＬ３およびＢＬ４に結合され、これらのビット線ＢＬ３およびＢＬ４に書込電圧ＶＣＣＷおよび接地電位ＧＮＤが供給される。ビット線ＢＬ２は、サブコラム選択スイッチＳＷ４６が非導通状態であり、フローティング状態を維持する。

この状態においては、メインセルＭＣ４０に接続されるビット線ＢＬ３からビット線ＢＬ４に電流が流れ、その記憶領域Ｌ１にＨレベルのデータを書込むことができる（プログラムすることができる）。この場合、ビット線ＢＬ２はフローティング状態であり、ビット線ＢＬ３の電流がビット線ＢＬ２へ流れ込むのを防止することができる。

したがって、同様の動作を行なうことにより、特定のメモリセルに対して書込動作を行なうことができる。書込電位供給回路４６において、アドレス信号ＡＣ１およびＡＣ２とフォワード信号ＦＷＤとリバース信号ＲＥＶとに従って、電位供給線ＬＡおよびＬＢの電位を順方向および逆方向のいずれかに設定する。書込電位供給回路４６においては、書込データが与えられており、この書込データに従って電位供給線ＬＡおよびＬＢに書込高電圧を印加するかの判定が行なわれる。Ｈレベルデータの書込時において書込高電圧が電位供給線ＬＡまたはＬＢに印加される。

デコーダＤＣ３０は、アドレス信号ＡＣ１およびＡＣ２に従って、４ビットのメモリセルから１つのメモリセルを選択し、この選択メモリセルが接続する２本のビット線を対応のメインビット線対にそれぞれ接続する。

読出動作時において、メモリセルＭＣ４０の記憶領域Ｌ１のデータを読出す場合には、ビット線ＢＬ４に読出電位ＶＣＣＲが供給され、ビット線ＢＬ３が接地電位に供給保持される。読出電位供給回路４７により、読出電圧レベルの電位供給線ＬＡがセンスアンプＳＡ０に結合される。この場合、メモリセルデータの読出を行なうためのメインビット線およびビット線の選択動作は書込時と同じである。

図１１に示す構成の場合、メインビット線ＭＢに、電位供給線ＨＢＬと同様の機能を持たせることができる。したがって、電位供給線とワード線とを平行に配置するだけでなく、メインビット線を利用して、電位供給線とビット線とを平行に配線することもできる。

メモリブロックにおいて、図１１においては、メインビット線／ビット線の階層構造を用いている。しかしながら、ビット線は非階層構造であり、デコーダの動作により選択された４本のビット線を電位供給線により強制的にフローティング状態とする階層デコード構成の場合、ビット線の組がビット線４本で構成され、電位供給線の数は４本であってもよく、また電位供給線の数が６本の場合でも、同様に構成することができる。

したがって、メモリブロックの面積の許容範囲に応じて、電位供給線ＨＢＬの配置と、階層デコード方式または階層ビット線構造を適宜決定することができる。これにより、面積利用効率に優れた正確にデータの書込／読出をメモリセルブロック単位で実行することができる半導体記憶装置を実現することができる。

本実施の形態１において、このメモリブロックのデータ書込またはデータ読出時において、別バンクに対してデータアクセスを並行して実行する。

図１２は、この発明の実施の形態１に従う不揮発性半導体記憶装置における第１のデータ転送処理態様におけるデータの流れを示す図である。図１２においては、バンクＢＮＫＡに対してデータ書込を行ない、バンクＢＮＫＢにおいてはデータ読出を行なう。これらの動作を並行して実行する。第１のデータ転送処理態様において、バンクＢＮＫＡのＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１に対して、選択回路９を介して書込データが与えられる。ＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１は、この書込データと、図示しないアドレス信号およびリバース／フォワード信号および書込指示信号に従って、電位供給バスＨＢ０およびＨＢ１に所定の電圧を供給し、メモリブロックＭＢ０およびＭＢ１の選択メモリセルへ並行してデータを書込む。

メモリブロックＭＢ０からＭＢ３の構成は先に示した構成のいずれが用いられてもよい。従って、電位供給バスＨＢ０からＨＢ３の構成もメモリブロックＭＢ０からＭＢ３の構成に応じて、適当に定められる。

一方、バンクＢＮＫＢにおいては、メモリブロックＭＢ２およびＭＢ３に対して、ＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３により、読出電圧および接地電圧が電位供給バスＨＢ２およびＨＢ３を介して選択メモリセルに供給され、センスアンプＳＡ２およびＳＡ３により、選択メモリセルの記憶データが読出される。選択回路８は、これらのセンスアンプＳＡ２およびＳＡ３の読出データを選択して外部へリードポート５を介して出力する。

メモリブロックＭＢ０−ＭＢ３に対し、それぞれセンスアンプＳＡ０−ＳＡ３およびＨＢＬ切換回路ＨＳＷ０−ＨＳＷ３を配置しており、バンク単位でデータの書込およびデータの読出を並行して実行することができる。データ書込に要する時間が長い（たとえばバースト書込などの動作モードで大量のデータを書込む）場合、１つのバンクに対する書込を行なっている際に、別のバンクにアクセスしてデータを読出すことができ、データ処理効率が向上する。

また、ビット単位でデータの書込／読出が行なわれる場合においても、データの書込に要する時間は、絶縁膜に電荷を注入する必要があり、データ読出に要する時間より長い。従って、データ書込を指示するライトコマンドを与えた次のサイクルにおいてデータの読出を指示するリードコマンドを別バンクに与えることにより、ライトコマンド印加時の待ち時間を利用してデータの転送を行うことができ、データ転送効率を改善することができる。

図１３は、図１２に示す第１のデータ転送処理態様のシーケンスの一例を示す図である。図１３において、システムクロックＣＬＫに同期して、コマンドＣＭＤが発行される場合を一例として示す。

サイクル０において、データ読出を示すリードコマンドＲＥが、アドレス信号とともに与えられる。図１３においては、バンクアドレスＢＡＤＤを示す。サイクル０においては、バンクＡに対するリードコマンドＲＥが与えられる。バンクＢＮＫＡにおいては、リードコマンドＲＥに従ってデータ読出動作が行なわれ、データＱ０が出力される。

次のサイクル１において、データ書込を示すライトコマンドＷＲがバンクＢＮＫＢに対して与えられる。今、１例として、このデータ書込は、システムクロックＣＬＫの２クロックサイクル期間必要とされ、またデータ読出は、１クロックサイクルで完了する場合を想定する。この場合、バンクＢＮＫＢにおいてサイクル１からサイクル２においてデータの書込が実行される。

サイクル２において、バンクＢＮＫＡに対し、データ書込を指示するライトコマンドＷＲが与えられる。したがって、この場合、バンクＢＮＫＡにおいては、リード動作は既に完了しているため、データの書込が実行される。

サイクル３において、バンクＢに対するリードコマンドＲＥが与えられる。サイクル３において、バンクＢＮＫＢからデータＤ１が読出される。このサイクル３においては、バンクＢＮＫＡにおいてはデータ書込が実行されている。

サイクル４において、バンクＢＮＫＡに対しライトコマンドＷＲが書込データＤ２とともに与えられ、またサイクル６において、バンクＡに対しライトコマンドＷＲがそれぞれ書込データＤ２およびＤ３とともに与えられる。

サイクル７において、バンクＢに対しリードコマンドＲＥが与えられ、バンクＢＮＫＢにおいてデータ読出が行なわれ、データＱ２がバンクＢＮＫＢから読出される。このサイクルにおいては、バンクＢＮＫＡにおいてはデータ書込が実行されている。

したがって、たとえばデータ書込に２クロックサイクルを要し、データ読出には１クロックサイクルで行なわれる場合、被書込状態のバンクと異なるバンクへリードアクセス（データの読出）を行なうことにより、効率的にデータを外部のプロセッサなどの処理装置との間で転送することができる。

図１４は、図５に示すメイン制御回路７の構成の並列アクセスに関連する部分の構成の一例を示す図である。バンクＢＮＫＡおよびＢＮＫＢにおいては、それぞれ周辺回路２ａおよび２ｂが設けられている。これらの周辺回路２ａおよび２ｂは、先に説明したセンスアンプおよびＨＢＬ切換回路を、各メモリブロックごとに含む。周辺回路２ａおよび２ｂは、内部での書込動作の実行中、書込活性化信号ＷＡＣＴＡおよびＷＡＣＴＢを活性化する。書込活性化信号ＷＡＣＴＡおよびＷＡＣＴＢの活性化中、対応のバンクに対する外部アクセスが禁止される。

これらの書込活性化信号ＷＡＣＴＡおよびＷＡＣＴＢは、ポリシリコンフローティングゲートに電荷を蓄積するフラッシュメモリにおいて用いられているステータスレジスタに格納される書込状態指示フラグと同様にして生成されてもよい。また、単に、フリップフロップなどを用いて、バンクに対する書込信号ＷＲＩＴＥの活性化に応答して書込完了まで活性状態に維持されてもよい。

メイン制御回路７は、図５に示すコマンド入力回路４ａと、コマンドをデコードするコマンドデコーダ６０と、コマンドデコーダ６０からの動作モード指示信号ＯＰＭに従ってリードアドレス信号ＲＡＤＤおよびライトアドレス信号ＷＡＤＤの一方を選択するアドレス選択回路６２と、アドレス選択回路６２からのバンクアドレス信号ＢＡＤと書込活性化信号ＷＡＣＴＡおよびＷＡＣＴＢに従って、選択バンクへのアクセスの可否を判定する競合回避回路６４を含む。

この競合回避回路６４は、アクセス可能時においてはイネーブル信号ＥＮＡおよびＥＮＢを周辺回路２ａおよび２ｂへそれぞれ与える。周辺回路２ａおよび２ｂは、イネーブル信号ＥＮＡおよびＥＮＢの活性化時、コマンドデコーダ６０から与えられるリード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、リバース信号ＲＥＶ、およびフォワード信号ＦＷＤとアドレス選択回路６２からのアドレス信号ＡＤＤに従ってメモリセルの選択およびデータの書込／読出を実行する。

コマンドデコーダ６０へは、制御信号の組合せでコマンドが与えられてもよくまた、リードコマンドＲＥＡＤ、ライトコマンドＷＲＥＴＥ、リバース信号ＲＥＶおよびフォワード信号ＦＷＤがそれぞれ個々の信号として与えられてもよい。動作モード指示信号ＯＰＭは、データの読出を示すリードモード指示信号およびデータの書込を示すライトモード指示信号を含む。

アドレス選択回路６２は、この動作モード指示信号ＯＰＭが指定する動作モードに応じたアドレス信号を、リードアドレス信号ＲＡＤＤおよびライトアドレス信号ＷＡＤＤから選択する。

この図１４に示すメイン制御回路７の構成において、書込動作が行なわれているバンクに対するアクセスが禁止され、正確にデータ書込動作およびデータ読出動作を並行して実行することができる。

なお、この図１４に示すメイン制御回路７の構成においては、コマンドデコーダ６０がデータ書込モードおよびデータ読出モードに対して共通に設けられている。しかしながら、コマンドポートをリードポートおよびライトポートそれぞれに対応して設けた場合、同一サイクルに、リードコマンドおよびライトコマンドを異なるバンクＢＮＫＡおよびＢＮＫＢに対して並行して与えることができる。この構成の場合には、競合回避回路６４において、同じサイクルにおいて与えられたリードアドレスおよびライトアドレスが異なるバンクを示していることを検出し、かつ各バンクがアクセス可能（書込活性化信号ＷＡＣＴの非活性状態）のときに、周辺回路を活性化する。ただし、この場合には、内部のコマンドを伝達する信号配線を、リードポート用およびライトポート用それぞれに設ける必要があり、図１４に示す構成に比べて配線レイアウト面積が増大する。

図１５は、この発明の実施の形態１に従う不揮発性半導体記憶装置における第２のデータ転送処理態様を示す図である。図１５に示すデータ転送処理においては、バンクＢＮＫＡからデータＱが読出され、かつバンクＢＮＫＡのメモリブロックＭＢ０およびＭＢ１から読出されたデータビットが、並行してバンクＢＮＫＢに転送されて書込まれる。

すなわち、バンクＢＮＫＡのメモリブロックＭＢ０およびＭＢ１それぞれに対して設けられたセンスアンプＳＡ０およびＳＡ１の出力する内部読出データが転送スイッチ回路ＴＸ０およびＴＸ１のリード転送スイッチＴＸＲを介して双方向データ転送線ＢＴＸ０およびＢＴＸ１上に転送される。双方向データ転送線ＢＴＸ０およびＢＴＸ１に転送されたデータは、転送スイッチ回路ＴＸ２およびＴＸ３がライト転送スイッチＴＸＷを介してＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３へそれぞれ与えられる。

ＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３は、転送されたデータに従ってメイン供給バスＨＢ２およびＨＢ３へ書込データおよび選択メモリセルの位置に応じた電位を供給し、メモリブロックＭＢ２およびＭＢ３の選択メモリセルに転送データを書込む。この場合、アドレス信号としては、読出データと同一の内部アドレス信号が書込アドレス信号として用いられるても良く、また、転送動作時においては、リード／転送コマンドと同時に与えられるライトアドレス信号を、転送先アドレスとして用いてもよい。

この図１５に示すデータ転送処理態様においては、バンクＢＮＫＡのデータを外部へ読出すと同時にバンクＢＮＫＢに退避させる。この場合、内部でデータの転送を行なってデータ退避を行なっており、外部へ一旦読出した後、再び外部から書込データを与えて退避させる必要はなく、処理効率が向上する。

また、ある処理シーケンスにおいて、バンクＢＮＫＡから読出したデータを外部の処理装置で加工し、加工後のデータをバンクＢＮＫＡの元の位置に書込みその後再び加工前のデータを用いて処理を行なう場合、バンクの切換だけで効率的に処理を行なうことができる。たとえば画像処理において、画像を重ね合わせるαブレンド演算などの処理を効率的に行なうことができる。

バンクＢＮＫＡからのデータ読出と並行してバンクＢＮＫＢにこの読出データを転送して書込む場合、書込時間がデータ読出時間よりも長いため、転送データを順次保持し、この保持転送データに従って書込を実行する。１つのバンクからデータを他方のバンクに転送させて退避させ、同一データを異なるバンクに位置付ける。この後、これらのバンクに対しデータの読出および書込を並行して行なうことにより、同一バンクに対するデータの書込および読出を等価的に同時に実行することができる。

図１６は、この発明の実施の形態１における第３のデータ転送処理態様を概略的に示す図である。図１６に示すデータ転送処理態様においては、バンクＢＮＫＡへのデータ書込時、この書込データをバンクＢＮＫＢに転送してバンクＢＮＫＢのメモリブロックＭＢ２およびＭＢ３にそれぞれ書込む。

すなわち、選択回路９から転送された書込データが、バンクＢＮＫＡに対して設けられたＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１に転送されて、メモリブロックＭＢ０およびＭＢ１に書込まれる。この選択回路９から転送された書込データは、転送スイッチ回路ＴＸ０およびＴＸ１に含まれるライト転送スイッチＴＸＷを介して双方向データ転送線ＢＴＸ０およびＢＴＸ１上に転送される。この双方向データ転送線ＢＴＸ０およびＢＴＸ１上の書込データは、転送スイッチ回路ＴＸ２およびＴＸ３に含まれるライト転送スイッチＴＸＷを介してＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３に与えられる。

ＨＢＬ切換回路ＨＳＷ２およびＨＳＷ３が、転送モード時活性化され、与えられたデータおよびアドレス信号に従って電位供給バスＨＢ２およびＨＢ３を駆動し、メモリブロックＭＢ２およびＭＢ３に転送データを書込む。転送先を指定するアドレスとしてはライトポートに与えられたアドレスが用いられる。この場合、バンクＢＮＫＡおよびＢＮＫＢの同一アドレスに同じデータが書込まれる。

したがって、第３のデータ転送処理態様においては、バンクＢＮＫＡおよびＢＮＫＢにおいては、同じデータが書込まれる。したがって、バンクＢＮＫＡおよびＢＮＫＢの一方にデータ書込が行なわれている場合、他方バンクからデータを読出すことができ、例えば、キャッシュメモリにおけるコピーバック動作時に、必要なデータを高速で転送することができる。

また、転送先のバンクをバックアップメモリとして利用することもできる。
図１７は、第４のデータ転送処理態様を概略的に示す図である。この図１７に示すデータ処理転送態様においては、内部でバンクＢＮＫＢからバンクＢＮＫＡへデータが転送されて格納される。すなわち、バンクＢＮＫＢにおいてメモリブロックＭＢ２およびＭＢ３の選択メモリセルの記憶データが、センスアンプＳＡ２およびＳＡ３により検出されて転送スイッチ回路ＴＸ２およびＴＸ３へ与えられる。転送スイッチ回路ＴＸ２およびＴＸ３において、リード転送スイッチＴＸＲにより、これらのセンスアンプＳＡ２およびＳＡ３から読出されたデータが、双方向データ転送線ＢＴＸ０およびＢＴＸ１上に伝達される。

この双方向データ転送線ＢＴＸ０およびＢＴＸ１に与えられたデータは、転送スイッチ回路ＴＸ０およびＴＸ１に含まれるライト転送スイッチＴＸＷを介してＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１へ与えられる。ＨＢＬ切換回路ＨＳＷ０およびＨＳＷ１は、図示しないアドレス信号および転送データに従って対応の電位供給バスＨＢ０およびＨＢ１の電圧レベルを設定し、メモリブロックＭＢ０およびＭＢ１の選択メモリセルにデータを書込む。

バンクＢＮＫＡからバンクＢＮＫＢへのデータ転送は、上述のデータの流れを逆にして行なわれる。内部で、バンク間でデータを転送しており、外部へ一旦データを読出してから別バンクへ書込む必要がなく、データの退避を行なう場合に有効である。また、バンクＢＮＫＡおよびＢＮＫＢ間のデータ転送が内部で実行され、外部のバスは用いられない。したがって、外部のバスに接続する他のデバイスの動作と並行して内部データ転送を行なうことができる。

図１８は、メモリブロックＭＢ０に対して設けられる転送スイッチ回路ＴＸ０の構成の一例を概略的に示す図である。転送スイッチ回路ＴＸ０は、センスアンプＳＡ０に結合されるリード転送スイッチＴＸＲと、ＨＢＬ切換回路ＨＳＷ０に結合されるライト転送スイッチＴＸＷを含む。

リード転送スイッチＴＸＲは、データ転送元指示信号ＳＯＵＲＣＥＡの活性化に応答して活性化され、センスアンプＳＡ０からのデータを双方向データ転送線ＢＴＸ０に転送するトライステートバッファ８０ａを含む。センスアンプＳＡ０の処理データは、選択回路９に含まれるトライステートバッファ回路８９ａへ与えられる。トライステートバッファ回路８９ａは、読出信号ＲＥＡＤＡの活性化に応答して、センスアンプＳＡ０の出力データをバッファ処理してリードポート５へ与える。読出信号ＲＥＡＤＡは、バンクＢＮＫＡに対するリードコマンドが与えられたときに活性化される。データ転送元指示信号ＳＯＵＲＣＥＡはバンクＢＮＫＡからバンクＢＮＫＢへデータを転送するときに活性化される。

ライト転送スイッチＴＸＷは、データ転送先指示信号ＤＥＳＴＩＡの活性化に応答して双方向データ転送線ＤＴＸ０上のデータを転送するトライステートバッファ８２ａと、トライステートバッファ８２ａの出力データを順次格納するファーストイン・ファーストアウト（ＦＩＦＯ）８４ａを含む。このＦＩＦＯ８４ａの出力データは、ＨＢＬ切換回路ＨＳＷ０へ与えられる。ＨＢＬ切換回路ＨＳＷ０に対しては、またアドレスＦＩＦＯ８６ａが設けられる。アドレスＦＩＦＯ８６ａは、ＦＩＦＯ８４ａに格納されるデータそれぞれに対するアドレスを格納する。ＦＩＦＯ８４ａおよびアドレスＦＩＦＯ８６ａを利用することにより、データ書込に長時間を要し、転送データが与えられる周期とデータ書込の周期が異なる場合に、転送データをバッファ処理して対応のメモリセルへ書込む。これにより、内部データ転送を、書込および読出の周期が異なる場合においても、外部アクセスに悪影響を及ぼすことなく行うことができる。

ＨＢＬ切換回路ＨＳＷ０には、選択回路８のトライステートバッファ回路８８ａの出力データがまた与えられる。このトライステートバッファ回路８８ａは、書込信号ＷＲＩＴＥＡの活性化に応答して活性化され、ライトポート６（図５参照）から与えられるデータをバッファ処理してＨＢＬ切換回路ＨＳＷ０に転送する。ライト信号ＷＲＩＴＥＡは、バンクＢＮＫＡに対するライトコマンドが追加されたときに活性化される。

図１９は、メモリブロックＭＢ２に対して設けられる転送スイッチ回路ＴＸ２の構成を示す図である。この転送スイッチ回路ＴＸ２において、リード転送スイッチＴＸＲは、データ転送元指示信号ＳＯＵＲＣＥＢの活性化に応答して活性化され、センスアンプＳＡ２の出力データをバッファ処理して双方向データ転送線ＢＴＸ０に転送するトライステートバッファ８０ｂを含む。データ転送元指示信号ＳＯＵＲＣＥＢは、バンクＢＮＫＢからバンクＢＮＫＡへデータを転送するときに活性化される。

この転送スイッチ回路ＴＸ２のライト転送スイッチＴＸＷは、データ転送先指示信号ＤＥＳＴＩＢの活性化に応答して双方向データ転送線ＢＴＸ０上の信号をバッファ処理するトライステートバッファ８２ｂと、トライステートバッファ８２ｂの出力データを順次格納するＦＩＦＯ８４ｂを含む。データ転送先指示信号ＤＥＳＴＩＢは、バンクＢＮＫＢに対しデータの転送が行なわれるときに活性化される。このＦＩＦＯ８４ｂに対応して、ＨＢＬ切換回路ＨＳＷ２に対し、アドレスＦＩＦＯ８６ｂが設けられ、ＦＩＦＯ８４ｂの格納データのアドレスが順次与えられる。

センスアンプＳＡ２は、選択回路９に含まれるトライステートバッファ回路８９ｂにその出力データを与える。トライステートバッファ回路８９ｂは、読出信号ＲＥＡＤＢの活性化に応答して活性化され、センスアンプＳＡ２の出力データをバッファ処理してリードポート５へ与える。

読出信号ＲＥＡＤＢは、バンクＢＮＫＢのデータ読出動作の活性化時、活性化される。すなわち、バンクＢＮＫＢに対してリードコマンドが与えられたときに活性化される。

ＨＢＬ切換回路ＨＳＷ２は、選択回路８に含まれるトライステートバッファ回路８８ｂの出力データを受ける。このトライステートバッファ回路８８ｂは、書込信号ＷＲＩＴＥＢの活性化に応答して活性化され、ライトポート６から与えられたデータをバッファ処理してＨＢＬ切換回路ＨＳＷ２へ与える。書込信号ＷＲＩＴＥＢは、バンクＢＮＫＢに対するライトコマンドが与えられたときに活性化され、また、バンクＢＮＫＢに対するデータ転送および転送データの書込が行なわれるときに活性化される。

なお、この図１８および図１９に示す構成においては、トライステートバッファ回路８８ａおよび８８ｂはライトポートに結合される選択回路８に含まれ、トライステートバッファ回路８９ａおよび８９ｂはリードポートに結合される選択回路９に含まれている。しかしながら、これらのトライステートバッファ回路８８ａおよび８８ｂは、選択回路８の外部に設けられ、選択回路８がトランスミッションゲートで構成されてもよい。同様、選択回路９も、トランスミッションゲートで構成され、これらのトライステートバッファ回路８９ａおよび８９ｂが、バスドライバとして用いられてもよい。

図１８および図１９に示す読出信号ＲＥＡＤＡ、ＲＥＡＤＢと、データ転送元指示信号ＳＯＵＲＣＥＡ、ＳＯＵＲＣＥＢと、データ転送先指示信号ＤＥＳＴＩＢおよびＤＥＳＴＩＡは、図５に示すメイン制御回路７から生成され、その基本的な構成としては先の図１４に示す構成を用いられて、バンクに対するデータの書込、読出およびデータ転送が制御される。

図２０は、バンク間データ転送を実現するメイン制御回路の処理内容を示す図である。メイン制御回路（図５に示すメイン制御回路７）は、コントローラなどの処理装置で構成され、個々の処理に応じた専用のロジック回路は用いられないため、図２０においては、各処理内容をブロックで示す。

図２０において、メイン制御回路は、動作モード指示が与えられると外部からのリードアドレスおよびライトアドレスからバンクアドレスを抽出するリードバンクアドレスの抽出処理ＳＰ１ａおよびライトバンクアドレス抽出処理ＳＰ１ｂを行なう。また、この動作モードが与えられると、与えられた動作モードが読出モードであるのか書込モードであるのかを検出するため、それぞれリードコマンド（ＲＥ）の抽出処理ＳＰ２ａおよびライトコマンド（ＷＲ）の抽出処理ＳＰ２ｂを実行する。同時に、外部からのコマンドに従って転送コマンドが与えられたか検出する（処理ＳＰ３）。

処理ＳＰ１ａおよびＳＰ２ａの処理結果に従って、リードバンクアドレスおよびリードコマンドに従ってデータ読出を行なうリードバンクを検出する（処理ＳＰ４ａ）。また、処理ＳＰ１ａにより抽出されたライトバンクアドレスと処理ＳＰ２ｂにより抽出されたライトコマンドＷＲとに従ってライトバンクの検出処理を行なう（ＳＰ４ｂ）。これらの検出処理ＳＰ４ａおよびＳＰ４ｂにおいては、転送コマンドが印加されている場合には、検出されたコマンドとバンクアドレスとにしたがって、転送元のバンクおよび転送先のバンク、すなわちリードバンクおよびライトバンクが設定される。

リードバンクが検出された場合には、バンク書込活性化信号ＷＡＣＴＡおよびＷＡＣＴＢの活性／非活性化に従って、アクセス競合が生じない場合、このデータ読出が指定されたバンクに対する読出信号ＲＥＡＤＡまたはＲＥＡＤＢを活性化する（処理ＳＰ６）。また、処理ＳＰ４ｂの処理結果に従って、選択バンクに対して書込が可能な場合に、指定されたバンクに対する書込信号ＷＲＩＴＥＡまたはＷＲＩＴＥＢを活性化する（処理ＳＰ７）。

この書込時において、選択バンクが書込状態にある場合においては、書込データを書込データ専用のデータレジスタに格納してもよい。アドレス信号は図１９および２０に示すアドレスＦＩＦＯに格納する。データ専用のレジスタを、転送データ格納用のＦＩＦＯと共有してもよい。トライステートバッファ回路８８ａの出力とトライステートバッファ８２ａの出力を共通にＦＩＦＯに結合する。同様、トライステートバッファ回路８８ｂの出力とトライステートバッファ８２Ｂの出力を共通にＦＩＦＯに結合する。通常のデータ書込時においてバースト書込を実現することができる。

一方、処理ＳＰ２ａおよびＳＰ２ｂの処理結果に従って、リードコマンドのみが印加されたかの検出処理ＳＰ５ａ、ライトコマンドのみが印加されたかの検出処理ＳＰ５ｂ、およびリードコマンドおよびライトコマンドの両コマンド印加なしの検出処理ＳＰ５ｃが実行される。これらの処理ＳＰ５ａ−ＳＰ５ｃの処理結果に従って、処理ＳＰ１ａおよびＳＰ１ｂにおいて検出されたバンクアドレスの選択処理ＳＰ８が行なわれる。

リードコマンドのみが印加されている場合には、処理ＳＰ５ａの処理結果に従ってリードバンクアドレスが検出される。一方、ライトコマンドのみが印加されていると、処理ＳＰ５ｂにおいて検出された場合には、ライトバンクアドレスが選択される。一方、リードコマンドおよびライトコマンドの両コマンドが印加されていないことが検出された場合には、リードバンクアドレスが選択される。これは、外部の仕様において、内部転送時においては、リードアドレスポートのアドレスを転送元アドレスに設定するためである。この場合には、ライトポートのアドレスポートに、転送先のアドレスが設定される。

選択処理ＳＰ８の選択結果に従って、転送を行なう可能性があるアドレスを転送アドレスとして設定する処理ＳＰ９が行なわれる。次いで、処理ＳＰ３の処理結果に従ってデータ転送が行なわれる場合には、処理ＳＰ９において設定された転送アドレスを転送元アドレスとして設定する（処理ＳＰ１０）。転送指示が印加されていない場合には、転送元アドレスの設定は行なわれず、転送動作は行なわれない。

処理ＳＰ１０において転送元アドレスの設定が行なわれると、転送元アドレスに基いて、転送先指示信号ＳＯＵＲＣＥＡおよびＳＯＵＲＣＥＢが選択的に活性化される（処理ＳＰ１１）。一方、バンクは、バンクＢＮＫＡおよびＢＮＫＢの２つであるため、この転送元アドレスを反転することにより、転送先アドレスが設定される（処理ＳＰ１０）。この処理ＳＰ１０により、転送先バンクが設定され、処理ＳＰ１０の処理結果に従って、転送先指示信号ＤＥＳＴＩＡまたはＤＥＳＴＩＢが選択的に活性化される（処理ＳＰ１２）。

転送コマンドが印加されたことが検出された場合には、処理ＳＰ４ａおよびＳＰ４ｂは、処理ＳＰ２ａおよびＳＰ２ｂの処理結果にかかわらず、処理ＳＰ１ａおよびＳＰ１ｂの処理結果に基づいてリードバンクおよびライトバンクを検出する。外部からリードコマンドと転送コマンドが与えられた場合、この転送先のバンクをライトアドレスポートに設定することにより、ライトバンク検出処理ＳＰ４ｂにおいて転送先のバンクを検出でき、正確に書込信号ＷＲＩＴＥＡまたはＷＲＩＴＥＢを活性化することができる。また、ライトコマンドと転送コマンドのみが与えられた場合には、同様、リードアドレスポートに、転送先アドレスを設定することにより、この処理ＳＰ３の処理結果に従ってリードバンク検出処理ＳＰ４ａを行なって、転送先のバンクを正確に検出することができる。

リードコマンドと転送コマンドが同時に印加される場合には、ライトアドレスポートに転送先アドレスを設定し、またライトコマンドと転送コマンドが印加される場合には、リードアドレスポートに、転送先アドレスを設定する。これにより、転送先のバンクの所望のアドレス領域にデータを転送することができる。しかしながら、このバンクへの書込または読出の内部データ転送を行なう場合、この書込または読出ポートに対してのみ、データおよびアドレスを設定することにより、バンクＢＮＫＡおよびＢＮＫＢの同一アドレス間で内部転送を行なうこともできる。以下この構成について簡単に説明する。

図２１は、このメイン制御回路の処理回路を概略的に示す図である。この図２１においては、先の図２０に示す処理シーケンスに加えて、さらに、リードのみ指示の検出を行なう処理ＳＰ５ａと転送コマンド印加を検出する処理ＳＰ３の処理結果に従って、リードコマンドおよび転送コマンド両者が印加されたと判定する処理ＳＰ２０と、この処理ＳＰ２０の判定結果が、リードコマンドおよび転送コマンド両者の印加を示しているときには、リードバンク検出処理ＳＰ４ａにより設定されたリードバンクアドレスを反転する反転処理ＳＰ２１が設けられる。この場合、ライトバンク検出処理ＳＰ４ｂにおいては、反転処理ＳＰ２１の処理結果に基づいてライトバンクを設定する。

このメイン制御回路は、さらに、処理ＳＰ５ｂおよびＳＰ３の処理結果に従って、ライトコマンドおよび転送コマンド両者が印加されたかを判定する判定処理ＳＰ２２と、この判定処理ＳＰ２２の判定結果が、ライトコマンドおよび転送コマンドが与えられたことを示している場合には、処理ＳＰ４ｂにより設定されたライトバンクアドレスを反転する処理ＳＰ２３が実行される。この場合には、リードポートには、リードアドレスが与えられていないため、リードバンク検出処理ＳＰ４ａにおいては、反転処理ＳＰ２３の処理結果に従ってリードバンクが設定される。

このリードバンク検出処理ＳＰ４ａおよびライトバンク検出処理ＳＰ４ｂにより、バンクが設定されたとし、図２０に示す処理ＳＰ６およびＳＰ７に従って読出信号ＲＥＡＤＡ／ＲＥＡＤＢおよびＷＲＩＴＥＡ／ＷＲＩＴＥＢが選択的に活性化されて、データの書込／読出および内部転送が実行される。これにより、内部転送モード時および書込／内部転送モード時および読出／内部転送モード時において、外部からアクセスされるバンクに対してのみポートを用いてアクセスすることができ、内部転送モード時において、使用ポートを統一することができ、転送処理が容易となる。

図２２は、バンクＢＮＫＡおよびＢＮＫＢに対するリードアドレスおよびライトアドレスを転送する処理を示す図である。図２２において、破線ブロック内の処理がメイン制御回路において実行され、この破線ブロック外部の処理は、バンクの周辺回路で実行される。

図２２において、メイン制御回路においては、まずリードアドレスの検出処理（ＳＰ３０）およびライトアドレスの検出処理（ＳＰ３２）が実行される。リードのみ指示の検出処理ＳＰ５ａと転送コマンド印加の検出処理ＳＰ３の処理結果に従って、処理ＳＰ２０において、リードコマンドのみと転送コマンドが印加されたかの判定が行なわれる。この判定処理ＳＰ２０において、リードコマンドと転送コマンドが印加されたと判定されると、処理ＳＰ３０において抽出されたリードアドレスが、ライトアドレスとして転送される。

処理ＳＰ２２において、処理ＳＰ３が転送コマンドの印加を示し、また処理ＳＰ５ｂにおいてライトコマンドのみが印加されたことが検出されると、処理ＳＰ３２により検出されたライトアドレスを、リードアドレスとして転送する。

したがって、この構成の場合には、転送動作時において各バンクに転送されるライトアドレスおよびリードアドレスは、同じアドレスとなる。

データアクセスが行なわれず、内部転送のみが指示された場合には、図２０に示す処理にしたがってリードバンクおよびライトバンクが決定される。

バンクＢＮＫＡおよびＢＮＫＢの周辺回路において、このアドレスを選択する処理が実行される。まず処理ＳＰ４０において、読出動作が指定されているか書込動作が指定されているかの判定が行なわれる。これは、読出信号ＲＥＡＤＡ（ＲＥＡＤＢ）およびＷＲＩＴＥＡ（ＷＲＩＴＥＢ）のいずれが活性状態にあるかを見ることにより判定される。この処理ＳＰ４０における判定結果に従って、ライトアドレスおよびリードアドレスの一方が選択される（選択処理ＳＰ４２）。したがって、対応のバンクに対して読出信号ＲＥＡＤＡ（ＲＥＡＤＢ）が活性状態にある場合には、リードアドレスが、この処理ＳＰ４０により選択され、書込信号ＷＲＩＴＥＡ（ＷＲＩＴＥＢ）が活性状態にある場合には、ライトアドレスが選択処理ＳＰ４２により選択される。この選択処理ＳＰ４０により選択されたアドレスは、対応のアドレスＦＩＦＯへ順次格納される（処理ＳＰ４４）。この対応のアドレスＦＩＦＯにおいて空状態であるかをモニタし、書込活性化信号ＷＡＣＴＡ（ＷＡＣＴＢ）の活性／非活性の制御処理が実行される（処理ＳＰ４６）。

内部転送コマンドの印加時において、転送元のバンクは、リードポートにアドレスにより設定され、リードバンクが設定される。従って、この場合には、処理ＳＰ３３において、転送コマンドのみが印加され、ライトコマンドおよびリードコマンドが印加されない場合に、リードアドレスがライトアドレスバスにも転送される。処理ＳＰ５ｃと処理ＳＰ３の論理積の処理と処理ＳＰ２０の論理和処理により、処理ＳＰ３３のアドレス転送処理を実行する。

これらの処理により、リードコマンドおよび転送コマンドの印加時およびライトコマンドおよび転送コマンドの印加時および内部転送コマンド印加時において、１つのポートに与えられるアドレスを用いて内部転送用のアドレスを生成して、書込／読出を実行することができる。

なお、リードコマンドが印加されている場合には、アドレスＦＩＦＯにリードアドレスが格納される。しかしながら、アドレスＦＩＦＯは、先入・先出であり、１つのリードアドレスしか与えられない場合においても、即座に読出されて対応のＨＢＬ切換回路ＨＳＷへリードアドレスを与えることができる。

以上のように、この発明の実施の形態１に従えば、バンク間で内部データ転送を行なうことができるように構成しており、また、読出ポートおよび書込ポートを別々に設けており、バンクそれぞれに読出動作および書込動作を並行して行なうことができる。また内部データ転送と組合せることにより、効率的なデータ転送を実現することができ、システムのアプリケーションに応じたデータ記憶を実現することができる。

［実施の形態２］
図２３は、この発明の実施の形態２に従う不揮発性半導体記憶装置のデータおよびアドレス入力部の構成を概略的に示す図である。この図２３に示す構成においては、リードポート５およびライトポート６に共通にアドレス／データ入力ポートが設けられる。すなわち、アドレス入力ポート１００にアドレス信号ＡＤＤが与えられ、データ入力ポート１０２にデータＤＱが与えられる。

リードポート５は、このアドレス入力ポート１００からのアドレスをデータ読出モード時に取込み内部読出アドレス信号ＲＡＤＤを生成するリードアドレス入力回路５ａと、データ入力ポート１０２へ、図６に示す選択回路８からのデータを出力するデータ出力回路５ｂを含む。

ライトポート６は、ホールド指示信号ＷＨＬＤの活性化時、アドレス入力ポート１００からのアドレスを取込みラッチし、内部書込アドレス信号ＷＡＤＤを生成するアドレスラッチ１０４と、ホールド指示信号ＷＨＬＤの活性化時データ入出力ポート１０２からのデータをラッチし、ラッチデータを選択回路９へ与えるデータラッチ１０６を含む。これらのアドレスラッチ１０４およびデータラッチ１０６がラッチ状態のときには、外部のアドレスバスおよびデータバスから、これらの書込に関連するアドレスおよびデータは分離される。

ライトポートをラッチ状態にするために、書込／読出並列実行指示ＲＷＰＬを生成するコマンドレジスタ１０８と、このコマンドレジスタ１０８からの指示ＲＷＰＬとコマンド入力回路からの書込動作モード指示信号（またはライトコマンド）ＷＲとに従ってホールド指示信号ＷＨＬＤを生成するライトホールド処理部１１０が、メイン制御回路７内に設けられる。ライトホールド処理部１１０は、書込／読出並列実行指示ＲＷＰＬの活性化時ライトコマンドＷＲが与えられるとホールド指示信号ＷＨＬＤを生成する。このホールド指示信号ＷＨＬＤが活性状態の間、書込信号ＷＲＩＴＥを活性状態に維持し、また新たなライトコマンドＷＲの受付を禁止する。この新たなライトコマンドＷＲの受付禁止は、コマンド入力回路からのコマンドをデコードするコマンドデコーダの出力信号において、書込動作モード指示信号ＷＲを、このホールド指示信号ＷＨＬＤの活性状態の間または書込信号ＷＲＩＴＥの活性状態の間強制的に非活性状態に維持することにより実現される。

コマンドレジスタ１０８は、コマンドレジスタセットモードコマンドと特定のアドレス信号ビットとに従って、その内容のセット／リセットが実行される。したがって、このコマンドレジスタ１０８を利用する場合には、リードコマンドおよびライトコマンド印加時と異なるサイクルにおいて、書込／読出並列実行指示を設定するコマンドが印加される。しかしながら、これに代えて、書込を指示するライトコマンドとして、この書込／読出並列実行指示を示す専用のコマンドが用いられてもよい。その場合には、コマンドレジスタ１０８は特に用いる必要がない。ライトホールド処理部１１０において、書込／読出並列実行機能付きライトコマンドが印加されると、ホールド指示信号ＷＨＬＤを活性状態に設定する。しかしながら、コマンドレジスタを、この並列実行機能つきライトコマンドが印加されたときにセットしてもよい。この場合、書込動作が完了すると、コマンドレジスタがリセットされる構成とされてもよく、また、コマンドレジスタリセット用のコマンドが印加されてもよい。

この図２３に示す構成の場合、データの書込にデータ読出に比べて長時間を要する場合、データ書込／ライトコマンド印加も、書込に関連する経路を外部のバスから分離する。したがってこの場合、ライトコマンドが印加された次のサイクルでリードコマンドを印加し、書込が行なわれているバンクと異なるバンクに対し、リードアクセスを行なうことができる。

この図２３に示す構成の場合、リードポートおよびライトポートに共通にアドレス入力ポート１００およびデータ入出力ポート１０２を設けており、リードポートおよびライトポートそれぞれ別々に、アドレス入力ポートおよびデータ入出力ポートを設ける構成に比べて外部バスに結合されるポート数を低減することができ、面積を低減することができる。

図２３に示す構成の他の構成は、図５に示す構成と同じである。ポートの共有以外、データの転送およびデータアクセスを行う構成は同様である。

図２４は、図２３に示す構成におけるメイン制御回路７の動作を示すフロー図である。以下、図２４を参照して、この図２３に示す構成におけるメイン制御回路７の動作について説明する。

まず、メイン制御回路７において、コマンド入力回路の出力をモニタし、ライトコマンドが印加されたかを判定する（ステップＳＴ１）。ライトコマンドが印加されていない場合において、動作モード指示が与えられている場合には、リードコマンドまたは内部転送コマンドが印加されている状態であり、与えられたコマンドに従った動作が実行され、ライトコマンドの印加をモニタする。

ライトコマンドが印加されると、次に、コマンドレジスタ１０８において、書込／読出並列実行指示が設定されているかの判定を行なう。この場合、コマンドレジスタ１０８において、ライトコマンド印加前に、書込／読出並列実行の設定を行なう場合には、コマンドレジスタモードセットコマンドおよび特定のアドレスビットを用いて書込／読出並列実行が指定される。また、並列実行機能つきライトコマンドの場合には、コマンドのデコード結果に従って書込／読出並列実行の指示の判定を行う。

この書込／読出並列実行処理が指定されていない場合には、ライトホールド処理部１１０においては、ラッチ信号は生成せず、書込信号ＷＲＩＴＥを活性化して、通常のデータ書込動作を実行する（ステップＳＴ３）。このときに、データ転送が指示されている場合には、書込データの内部転送および書込が、実施の形態１と同様にして実行される。

一方、コマンドレジスタ１０８において書込／読出並列実行処理が設定されている場合または、コマンドにより書込／読出並列実行が指定されている場合には、ライトホールド処理部１１０は、ホールド指示信号ＷＨＬＤを活性状態に設定し、アドレスラッチ１０４およびデータラッチ１０６をラッチ状態に設定し、アドレス入力ポート１００からのアドレス信号およびデータ入出力ポート１０２からのデータをそれぞれアドレスラッチ１０４およびデータラッチ１０６にラッチさせる。

また、ライトホールド処理部１１０は、そのホールド指示信号ＷＨＬＤの活性化に伴って、書込信号ＷＲＩＴＥを活性状態に維持し、また新たなライトコマンドの受付を禁止する（ステップＳＴ４）。したがって、このホールド指示信号ＷＨＬＤが活性状態に設定されている場合には、内部で２バンクが設けられている場合においても、１つのバンクに対し書込動作を行なっている間、別バンクに対し外部からデータ書込を行なうことはできない。別バンクに対して外部からリードアクセスのみを行なうことができる。内部でのバンク間データ転送を行うことはできる。

次いで、アドレスラッチ１０４およびデータラッチ１０６に格納されたアドレス信号およびデータに従ってデータ書込を実行する（ステップＳＴ５）。次いで、書込時において所定の条件が成立したかの判定が行なわれる（ステップＳＴ６）。この所定の条件としては、データ書込時、書込活性化信号ＷＡＣＴが非活性状態に移行したかの判定、または所定のクロックサイクル期間が経過したかの判定またはコマンドレジスタ１０８のリセットのいずれであってもよい。データ書込時において、この所定条件が成立するまで、ライトポート６はラッチ状態を維持する。所定条件が成立すると、ライトホールド処理部１１０からのホールド指示信号ＷＨＬＤが非活性状態とされ、アドレスラッチ１０４およびデータラッチ１０６はラッチ状態から解放される（ステップＳＴ７）。また、新たなライトコマンドＷＲの受付が許可される。

このステップＳＴ１からＳＴ７の一連の処理において、データ書込が完了する。したがって、データの書込時において、この書込を行なうバンクを外部バスから切離すことにより、別バンクに対し、リードアクセスを行なうことができ、アドレスおよびデータの入出力ポートを書込および読出両者に対し共通化しても、高速で、処理を行なうことができる。

また、並列実行機能付きライトコマンドを専用に設けた場合、連続的にライトコマンドを与えて書込データを、実施の形態１において示すアドレスＦＩＦＯに格納し、最終のライトコマンドとして、この並列実行処理機能付きライトコマンドを印加して、書込バンクを外部バスから分離することにより、効率的に、データの書込をバースト的に行ない、その間、別バンクに対しデータの読出を行なうことができ、データのバースト転送を行なうことができる。このバースト書込時において、コマンドレジスタ１０８において、バースト書込を行なう際のビット数を設定し、ライトホールド処理部１１０において、データビット数をカウントし、そのカウント値が設定されたバースト長に一致したときに、ホールド指示信号ＷＨＬＤを活性状態に設定する構成が用いられてもよい。

また、各バンクの周辺回路において書込アドレス信号および書込データをラッチするラッチ回路を設けておけば、通常のデータ書込モードで連続的に交互にバンクＢＮＫＡおよびＢＮＫＢへデータの書込を行なうことができる。また、この書込時にラッチ回路を利用して、異なるバンクへ交互にデータ書込を行なう場合には、以下の構成が用いられればよい。バンクの周辺回路すなわちＨＢＬ切換回路において、書込アドレスおよび書込データをラッチするラッチ回路を設ける。メイン制御回路７において、１つのバンクに対する書込データ時において、別バンクに対するデータ書込が指示された場合には、このアドレスラッチ１０４やデータラッチ１０６へ、新たなデータおよびアドレス信号のラッチを行なわせる。これにより、２つのバンクで、それぞれの周辺回路のラッチ回路にラッチされたアドレス信号および書込データを用いて書込／読出を行なうことができる。このラッチ回路に代えてデータ転送用に準備されたデータＦＩＦＯおよびアドレスＦＩＦＯが用いられてもよい。

以上のように、この発明の実施の形態２に従えば、データ書込時においては、データ書込バンクを外部バスから分離しており、アドレスポートおよびデータポートをデータ書込およびデータ読出に共通に配置する構成においても、書込コマンド印加の次のサイクルでリードコマンドを印加して別バンクからデータの読出を行なうことができ、効率的なデータ転送を行なうことができる。また、アドレスポートおよびデータポートが書込および読出に対し共通化されており、外部バスのレイアウト面積を低減することができる。

なお、不揮発性半導体記憶装置としては、ゲート下の絶縁膜に電荷をトラップする絶縁膜電荷トラップ型メモリセルを示している。しかしながら、この不揮発性メモリセルの構造としては、相変化メモリ、強誘電体メモリおよび磁気メモリセルなどの他のメモリセル構造が用いられてもよい。

また、絶縁膜電荷とラップ型メモリセル構造において、メモリセルトランジスタは、ＰチャネルトランジスタおよびＮチャネルトランジスタのいずれであってもよい。

また、１つのバンクにおいて、２つのメモリブロックが用いられる場合を一例として示している。しかしながら、１つのバンクに含まれるメモリブロックの数は、３以上であってもよい。各メモリブロックに対して、センスアンプおよびＨＢＬ切換回路を個々に設け、メモリブロックそれぞれにおいて同時にデータの書込／読出を実行する。

また、リードポートおよびライトポート両者を用いてデータ転送先およびデータ転送元を指定する構成を利用することにより、バンクの数を３以上に容易に拡張することができる。

以上のように、この発明に従えば、１つのメモリバンクにおいて複数のメモリブロックを設け個々にメモリブロックに対してデータアクセスを行ない、かつバンクに対し並行して、書込および読出を行なえるように構成しており、データ転送を効率的に行なうことができる。

また、バンクに共通に内部バスを、内部データ読出バスおよび内部データ書込バスと別に設けており、内部でバンク間でデータの転送を行なうことができる。

複数の不揮発性メモリブロックそれぞれに対応して書込／読出を行なうための電圧を伝達するローカルバスを配置し、またこれらの複数のメモリブロックに共通にメモリブロック間でデータ転送を行なうためのデータ転送バスを配置することにより、１つのメモリブロックへのデータアクセスと並行して、メモリブロック間でのデータ転送を行なうことができ、効率的なデータ転送を行なう半導体記憶装置を実現することができる。

また、各メモリブロックに対応して、ローカルバスの信号線の電圧を設定する電圧供給制御回路と、ローカルバスの選択された信号線のデータを検知して内部読出データを生成する内部読出回路と、ローカルバスの各信号線を各メモリブロックの選択ビット線に結合する構成を配置することにより、メモリブロック単位でデータの書込／読出を行なうことができ、複数ビットデータの書込／読出を行なうことができ、データ転送効率を改善することができる。

また、この複数のメモリブロック間に共通に配置されるデータ転送バスを各メモリブロックの電圧制御回路に結合することにより、容易に、１つのメモリブロックから別のメモリブロックへのデータ転送を行なって、別のメモリブロックにおいてデータの書込／読出を行なうことができる。

また、メモリブロックを複数のメモリ群に分割し、各メモリ群単位で個々に独立に動作させることにより、１つのメモリ群へのデータ書込時、別のメモリ群からデータの読出を行なうことができ、アクセス効率を改善するとこができる。

また、内部で、データ転送方向を決定して転送先および転送元情報を生成し、その転送先および転送元情報に従ってデータ転送バスとローカルバスの間で転送転送を行なうことにより、内部で正確にデータ転送を行なうことができる。

また、メモリブロックを複数メモリ群に分割し、メモリ群間でデータ転送を行なうことにより、１つのメモリ群へのアクセス時、他方のメモリ群へデータを待避させることができ、データの処理効率が改善される。

なお、バーチャルＧＮＤアレイ構成の複数のメモリブロックに対してそれぞれローカルバスを配置し、各メモリブロック個々に、ローカルバスの電圧供給、データの内部読出、および対応のローカルバスの各信号線とメモリブロックのビット線との結合を行なうことにより、各メモリブロックにおいて並行してデータアクセスを行なうことができ、複数ビットデータの書込／読出を行なうことができる。

また、ブロック間でデータ転送を行なわせるこにとより、データアクセスと並行してデータ転送を別のメモリブロックに行なうことができ、データの退避などの処理を行なうことができ、データ処理効率を改善することができる。

また、特定の動作モード時においては、外部からの書込データおよび書込アドレス信号を取込み保持し、この保持アドレスおよび保持書込データを外部信号線から分離することにより、書込に時間が要する場合においても、書込動作と並行して、外部からデータ読出を指示して実行することができる。

この保持状態を、書込データの書込動作が完了するまで、維持することにより、ポートが共有される場合においても、別バンクに対してリードアクセスを行うことができる。

また、データ書込を指示するライトコマンドを保持状態に維持し、この保持ライトコマンドに従って選択メモリブロックでデータ書込を行なうことにより、正確に、データ書込を行なうことができる。

また、この書込アドレス信号を書込データおよび書込用コマンドを書込完了まで保持状態に維持し、次のライトコマンドの受付を禁止することにより、同一バンクに対するデータ書込の競合を回避することができる。

この発明は、情報を不揮発的に記憶する半導体記憶装置に適用することにより、高速処理システムを実現することのできる半導体記憶装置を得ることができる。

この発明におけるメモリセルのプログラム時の電流の流れを示す図である。この発明におけるメモリセルのデータ読出時の電流の流れを示す図である。この発明におけるメモリセルの別領域のプログラム時の電流の流れを示す図である。この発明におけるメモリセルの別領域のデータ読出時の電流の流れを示す図である。この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。図６に示すメモリブロックおよびその周辺回路をより具体的に示す図である。図７に示すＨＢＬ切換回路の構成を概略的に示す図である。図７に示すビット線選択回路のメモリセル選択動作を模式的に示す図である。図７におけるメモリブロックおよびその周辺回路のデータ読出時の印加電圧を示す図である。図６に示すメモリブロックおよびその周辺回路の他の構成を具体的に示す図である。この発明の実施の形態１における第１のデータ転送処理態様を示す図である。図１２に示す第１のデータ転送処理態様時におけるアクセスシーケンスの一例を示すタイミング図である。図５に示すメイン制御回路の構成の一例を概略的に示す図である。この発明の実施の形態１における第２のデータ転送処理態様を示す図である。この発明の実施の形態１における第３のデータ転送処理態様を示す図である。この発明の実施の形態１における第４のデータ転送処理態様を示す図である。図６に示すメモリブロックＭＢ０に対する転送スイッチ回路の構成を概略的に示す図である。図６に示すメモリブロックＭＢ２に対する転送スイッチ回路の構成を概略的に示す図である。図１８および図１９に示す転送制御信号を発生する処理内容を示す図である。図２０に示す処理内容の変更例を示す図である。この発明の実施の形態１におけるリードアドレスおよびライトアドレスの転送処理を示す図である。この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図２３に示す構成のデータ書込時の動作を示すフロー図である。従来の不揮発性メモリセルの断面構造およびプログラム／読出時の電流の流れを示す図である。従来の不揮発性メモリセルのプログラム時の印加電圧を示す図である。従来の不揮発性メモリセルのデータ読出時の印加電圧を示す図である。従来の不揮発性半導体記憶装置のデータ読出部の構成を概略的に示す図である。

符号の説明

ＨＳＷ，ＨＳＷ０−ＨＳＷ３ＨＢＬ切換回路、１ａ，１ｂメモリセルアレイ、２ａ，２ｂ周辺回路、３転送回路、４コマンドポート、４ａコマンド入力回路、５リードポート、５ａリードアドレス入力回路、５ｂデータ出力回路、６ライトポート、６ａライトアドレス入力回路、６ｂデータ入力回路、７メイン制御回路、８，９選択回路、ＨＢ０−ＨＢ３電位供給バス、ＴＸ０−ＴＸ３転送スイッチ回路、ＴＸＲリードタ転送スイッチ、ＴＸＷライト転送スイッチ、ＭＢ０−ＭＢ３メモリブロック、ＢＮＫＡ，ＢＮＫＢバンク、８０ａ，８０ｂ，８２ａ，８２ｂ，８８ａ，８８ｂ，８９ａ，８９ｂトライステートバッファ、８４ａ，８４ｂＦＩＦＯ、８６ａ，８６ｂアドレスＦＩＦＯ、ＳＡ０−ＳＡ３センスアンプ、１００アドレス入力ポート、１０２データ入出力ポート、１０４アドレスラッチ、１０６データラッチ、１０８コマンドレジスタ、１１０ライトホールド処理部。

Claims

各々が複数の不揮発性メモリセルを有する複数のメモリブロック、
各前記メモリブロックに対応して配置され、各々が対応のメモリブロックに対するデータの書込および読出を行なうための電圧を伝達する複数のローカルバス、および
前記複数のメモリブロックに共通に配置され、前記複数のメモリブロックの選択されたメモリブロック間でデータの転送を行なうためのデータ転送バスを備える、半導体記憶装置。
前記複数のローカルバスの各々は、複数の信号線を含み、
各前記メモリブロックにおいて前記複数の不揮発性メモリセルは行列状に配列され、
各前記メモリブロックは、さらに、
メモリセル列に対応して、かつ各々が隣接列のメモリセルに共有されるように配列され、各々に対応の列の不揮発性メモリセルが接続する複数のビット線と、
各メモリセル行に対応して配置され、各々に対応の行の不揮発性メモリセルが接続する複数のワード線とを備え、
前記半導体記憶装置は、さらに、
各前記メモリブロックに対応して配置され、少なくともアドレス信号と動作モード指示信号と前記動作モード指示信号のデータ書込指示時に与えられる書込データとに従って対応のローカルバスの電圧を設定する電圧供給制御回路、および
各前記メモリブロックに対応して配置され、少なくとも前記アドレス信号に従って前記ローカルバスの選択された信号線のデータを検知して内部読出データを生成する内部読出回路、および
各前記メモリブロックに対応して配置され、前記アドレス信号に従って対応のローカルバスの信号線を対応のメモリブロックのビット線に結合するビット線選択回路を備える、請求項１記載の半導体記憶装置。
前記データ転送バスは、各前記メモリブロックの前記電圧供給制御回路および内部読出回路に選択的に結合される、請求項２記載の半導体記憶装置。
前記複数のメモリブロックは、各々が、少なくとも１個のメモリブロックを含む複数のメモリ群に分割され、
前記電圧供給制御回路および内部読出回路およびビット線選択回路は、前記メモリ群単位で互いに独立に動作可能である、請求項２記載の半導体記憶装置。