JPH07273282A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 配置の制限を受けず、コストを低くでき、し
かも信頼性の高い半導体装置の提供を目的とする。 【構成】 動作の際に熱を発生する熱発生半導体素子
（第１ＰＮＰ型トランジスタ２０、第２ＰＮＰ型トラン
ジスタ３０）及びこれを制御する制御部（抵抗器４０及
びＮＰＮ型トランジスタ５０）を基板１内に形成した
後、第１ＰＮＰ型トランジスタ２０と抵抗器４０間にレ
ーザーカッターによって熱分離溝６０を形成する。形成
後の熱分離溝６０内に、熱伝導率の低い物質を埋め込
む。これにより、第１ＰＮＰ型トランジスタ２０から発
生した熱は抵抗器４０に伝達されず、抵抗器４０及びＮ
ＰＮ型トランジスタ５０間において熱による制御特性の
変化が生じることがない。熱発生半導体素子及び制御部
は互いに熱的に分離され、熱発生半導体素子と制御部の
位置を考慮して配置する必要がなく、熱発生半導体素子
と制御部を別の基板に設ける必要もない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に信頼性の向上及びコストの低減に関する。

【０００２】

【従来の技術】一般に、一枚の基板上に種々の回路が形
成されたいわゆる１チップ集積回路には様々な種類のも
のがある。これには、パワートランジスタとこれを制御
する制御トランジスタが同一の基板に形成されているも
のがある。

【０００３】このような１チップ集積回路１００の一例
を図８に示す。１チップ集積回路１００には、パワート
ランジスタ９０と第１制御トランジスタ８０及び第２制
御トランジスタ８５が基板１内に設けられている。第１
制御トランジスタ８０及び第２制御トランジスタ８５
は、互いにほぼ等しい動作温度を保つことで正常な制御
を行なう。なお、パワートランジスタ９０は、電源に用
いられており動作の際に大量の熱を発生する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
１チップ集積回路１００には以下のような問題があっ
た。

【０００５】第１制御トランジスタ８０、第２制御トラ
ンジスタ８５を図７に示すように配置すると、パワート
ランジスタ９０から各制御トランジスタまでの距離に差
が生じる。この距離差によって、パワートランジスタ９
０から発せられる熱の多くは、第２制御トランジスタ８
５に伝達され、第１制御トランジスタ８０には少ししか
伝達されない。

【０００６】このように、第１制御トランジスタ８０と
第２制御トランジスタ８５間に伝達される熱の量に差が
生じると、両制御トランジスタの制御特性に狂いが生じ
てしまう。両制御トランジスタの制御特性に狂いが生じ
ると、パワートランジスタ９０を正確に制御することが
出来ず、信頼性に欠けるという問題があった。

【０００７】上記のような問題を解決する為、従来は以
下の対策を講じていた。その１つとしては、１チップ集
積回路１００の設計段階において、第１制御トランジス
タ８０、第２制御トランジスタ８５の位置をパワートラ
ンジスタ９０からの熱がほぼ等しく伝達されるように配
置する。また、２つ目としては、第１制御トランジスタ
８０及び第２制御トランジスタ８５をパワートランジス
タ９０が設けられている基板とは別の基板に設ける。

【０００８】しかし、１つ目の対策では、１チップ集積
回路の設計時に、パワートランジスタ９０に対する制御
トランジスタの配置が制限されてしまうという問題があ
った。特に、パワートランジスタが複数になる場合に
は、制御トランジスタの配置が非常に制限されてしまう
という問題があった。また、２つ目の対策では、制御ト
ランジスタをパワートランジスタとは別の基板に設ける
ため、コストが高くなってしまうという問題がある。

【０００９】そこで、本発明は、配置の制限を受けず、
コストを低くでき、しかも信頼性の高い半導体装置の提
供を目的とする。

【００１０】

【課題を解決するための手段】請求項１の半導体装置
は、基板、前記基板内に設けられ動作に際して熱を発生
する熱発生半導体素子、前記基板内に前記熱発生半導体
素子と所定間隔で設けられ前記熱発生半導体素子の制御
を行なう制御部、を備えた半導体装置において、前記制
御部及び前記熱発生半導体素子間の基板に熱分離手段を
設けたこと、を特徴としている。

【００１１】請求項２の半導体装置は、請求項１に係る
半導体装置において前記熱分離手段として前記基板に熱
分離溝を形成し、該熱分離溝に熱伝導率の低い物質を入
れたこと、を特徴としている。

【００１２】請求項３の半導体装置は、基板、前記基板
内に設けられ動作に際して熱を発生する熱発生半導体素
子、前記基板内に前記熱発生半導体素子と所定間隔で設
けられ前記熱発生半導体素子の制御を行なう制御部、前
記基板内に設けられた前記制御部及び前記熱発生半導体
素子の各々を所定の間隔で分離する分離領域、を備えた
半導体装置において、前記分離領域を熱伝動率の低い物
質で形成したこと、を特徴としている。

【００１３】請求項４の半導体装置は、基板、前記基板
内に設けられ動作に際して熱を発生する熱発生半導体素
子、前記基板内に前記熱発生半導体素子と所定間隔で設
けられ、前記熱発生半導体素子の制御を行なう制御部、
を備えた半導体装置において、前記基板底部に接続さ
れ、前記熱発生半導体素子からの熱を底面に放熱する放
熱柱を有するとともに該放熱柱が前記制御部及び前記熱
発生半導体素子間に設けられている放熱基板、前記放熱
柱に接続されるとともに前記基板の表面を覆い前記放熱
柱からの熱を前記基板表面全体に均等に放熱する放熱
板、を備えたことを特徴としている。

【００１４】

【作用】請求項１から請求項３に係る半導体装置におい
ては、熱分離手段が前記制御部及び前記熱発生半導体素
子間の基板に熱伝導率の低い物質が入れることで設けら
れおり、分離領域は熱伝動率の低い物質で形成され前記
熱発生半導体素子及び前記制御部の各々を所定の間隔で
分離している。したがって、熱発生半導体素子で発生し
た熱は制御部に伝達されず、制御部において熱による制
御特性の変化が生じることがない。また、熱発生半導体
素子及び制御部は互いに熱的に分離されるので、熱発生
半導体素子と制御部の位置を考慮して配置する必要がな
く、熱発生半導体素子と制御部を別の基板に設ける必要
がない。

【００１５】請求項４に係る半導体装置においては、放
熱柱が前記熱発生半導体素子からの熱を放熱基板の底面
に放熱し、放熱板は放熱柱からの熱を前記基板表面全体
に均等に放熱する。したがって、基板内に熱が蓄積され
ることがなく、基板の温度はほぼ均一となる。

【００１６】

【実施例】本発明に係る半導体装置（１チップ集積回
路）の一実施例を以下に説明する。図１Ａに、本実施例
の１チップ集積回路２００の断面図を掲げる。１チップ
集積回路２００には、基板１内に発熱部である第１ＰＮ
Ｐ型トランジスタ２０及び第２ＰＮＰ型トランジスタ３
０、制御部としての抵抗器４０及びＮＰＮ型トランジス
タ５０が形成されている。また、各半導体素子は分離領
域であるアイソレーション８０によって電気的に分離さ
れている。さらに、第１ＰＮＰ型トランジスタ２０と抵
抗器４０との間には、熱分離手段である熱分離溝６０が
形成されている。

【００１７】この熱分離溝６０内には熱伝導率の低い物
質、例えばカーボンが埋め込まれている。また、各半導
体素子が形成された基板１の表面には、パッシベーショ
ン膜６５が設けられ、パッシベーション膜６５上にはプ
ラスチックモールド７３が形成されている。

【００１８】この１チップ集積回路２００の等価回路を
図１Ｂに示す。図１Ｂの等価回路に示すように、１チッ
プ集積回路２００は第１ＰＮＰ型トランジスタ２０、第
２ＰＮＰ型トランジスタ３０にコレクタ電圧Ｖｃｃが印
加され、第１ＰＮＰ型トランジスタ２０のベース電流Ｉ
Bを制限する回路である。なお、この１チップ集積回路
２００内で熱を発するのは、第１ＰＮＰ型トランジスタ
２０及び第２ＰＮＰ型トランジスタ３０である。

【００１９】次に、基板１への熱分離溝６０の形成及び
熱伝導率の低い物質の埋め込みについて説明する。熱分
離溝６０形成前の１チップ集積回路２００の断面図を図
２Ａに示す。なお、図２Ａに示す工程では、パッシベー
ション膜６５が形成されていない。

【００２０】この１チップ集積回路２００の第１ＰＮＰ
型トランジスタ２０と抵抗器４０間にレーザーカッター
によって熱分離溝６０を形成する（図２Ｂ）。熱分離溝
６０を形成した後、熱伝導率の低い物質、例えばカーボ
ンを熱分離溝６０内に蒸着させる。カーボンの蒸着後、
基板１の表面にパッシベーション膜６５を形成する。パ
ッシベーション膜６５形成後、パッシベーション膜６５
上の全面にプラスチックモールドを形成する。このよう
にして、図１Ａに示す１チップ集積回路２００が形成さ
れる。

【００２１】ここで、本発明に係る以下の実施例におい
ては、第１ＰＮＰ型トランジスタ２０又は第２ＰＮＰ型
トランジスタ３０から発っせられた熱は、第１ＰＮＰ型
トランジスタ２０及び抵抗器４０において均等に分散さ
れるものと仮定する。

【００２２】次に、１チップ集積回路２００における熱
の発生、伝達等について説明する。形成された１チップ
集積回路２００において動作が行なわれると、コレクタ
電圧Ｖｃｃが印加されている第１ＰＮＰ型トランジスタ
２０又は第二ＰＮＰ型トランジスタ３０が最も熱を発生
する（図１Ｂ参照）。第１ＰＮＰ型トランジスタ２０に
おいて発生した熱は、基板１を通じて抵抗器４０及びＮ
ＰＮ型トランジスタ５０に伝達しようとする（図１Ａ参
照）。

【００２３】しかし、この熱の伝達は、内部に熱伝導率
の低い物質が埋め込まれた熱分離溝６０によって妨げら
れる。これにより、第１ＰＮＰ型トランジスタ２０から
の熱は、抵抗器４０及びＮＰＮ型トランジスタ５０に達
することがなく、抵抗器４０とＮＰＮ型トランジスタ５
０間の動作温度は、均等となる。

【００２４】すなわち、抵抗器４０又はＮＰＮ型トラン
ジスタ５０間の制御特性は、第１ＰＮＰ型トランジスタ
２０からの熱によって変化することがない。したがっ
て、抵抗器４０及びＮＰＮ型トランジスタ５０は相互に
適切な制御を行なうことができ、１チップ集積回路２０
０全体として正常な動作を行なう事が可能であり、信頼
性が高くなる。

【００２５】また、熱分離溝６０の熱伝達の阻止により
抵抗器４０及びＮＰＮ型トランジスタ５０間の制御特性
が変化することがないので、両半導体素子を第１ＰＮＰ
型トランジスタ２０及び第２ＰＮＰ型トランジスタ３０
とは別の基板に形成する必要がなく、コストの低減を図
ることが可能となる。

【００２６】さらに、熱分離溝６０によって第１ＰＮＰ
型トランジスタ２０からの熱伝達が阻止されるため、抵
抗器４０又はＮＰＮ型トランジスタ５０の位置を第１Ｐ
ＮＰ型トランジスタ２０からの熱が等しく伝達されるよ
うに配置する必要がない。したがって、１チップ集積回
路２００において抵抗器４０又はＮＰＮ型トランジスタ
５０の配置が制限されることはない。

【００２７】なお、第１ＰＮＰ型トランジスタ２０から
発せられた熱の一部は、プラスチックモールド７５を通
じて抵抗器４０方向に伝達しようとする。しかし、プラ
スチックモールド７５の上面が大気に直接触れているた
め、この熱は大気中に放出される。したがって、第１Ｐ
ＮＰ型トランジスタ２０からの熱は、抵抗器４０及びＮ
ＰＮ型トランジスタ５０に達することがない。

【００２８】ところで、上記実施例において、基板１へ
の熱分離溝６０の形成はレーザーカッターによって行な
われた。しかし、確実に熱分離溝６０の形成を行なえる
のであれば、他の方法でもよく、例えばエッチングによ
って形成してもよい。また、上記実施例では、熱分離溝
６０内にカーボンを埋め込むようにしたが、熱伝導率が
低く、かつ第１ＰＮＰ型トランジスタ２０と抵抗器４０
間を分離できる物質であれば、他の物質でもよく例えば
誘電性物質であればプラスチック、絶縁性の物質であれ
ばセラミックやゴムを用いてもよい。

【００２９】本発明に係る１チップ集積回路の他の実施
例を以下に説明する。図３Ａに、本実施例の１チップ集
積回路３００の断面図を掲げる。１チップ集積回路３０
０の構造は、図２Ａに示す１チップ集積回路２００とほ
ぼ同様である。しかし、本実施例の１チップ集積回路３
００においては、分離溝６０が形成されておらず、各半
導体素子間に形成されているアイソレーション８０が熱
伝導率の低い物質である点で図２Ａの１チップ集積回路
２００と異なる。

【００３０】次に、アイソレーション８０を熱伝導率の
低い物質で形成する場合について説明する。基板１への
各アイソレーション８０の形成は同時に行なわれるが、
説明の便宜上、第１ＰＮＰ型トランジスタ２０と第２Ｐ
ＮＰ型トランジスタ３０間のアイソレーションの形成を
説明する（図３Ａ参照）。

【００３１】まず、基板１をエピタキシャル成長させた
後、基板表面にフォトレジスト膜１５を形成する（図３
Ｂ）。形成したフォトレジスト膜１５をマスクとして基
板１にエッチングを施す。これにより、エッチングが施
された部分にアイソレーション凹部８２が形成される
（図３Ｃ）。

【００３２】アイソレーション凹部８２が形成された後
の基板１を、基板下面から厚さレベルＬ１に達するまで
研磨（メカニカルグラインド）する。メカニカルグライ
ンドによる除去の後、熱伝導率の低い物質（例えばカー
ボン）をアイソレーション凹部８２内に蒸着させる（図
３Ｄ）。以上の手順で、基板１内の各アイソレーション
８０が同時に形成される。

【００３３】なお、カーボン蒸着後、フォトレジスト膜
１５を除去し、以後、通常の手順で半導体の形成を行な
う事で１チップ集積回路３００が完成する（図３Ａ参
照）。

【００３４】次に、１チップ集積回路３００における熱
の発生、伝達等について説明する。この場合でも、１チ
ップ集積回路３００の動作時に最も熱を発生するのは、
第１ＰＮＰ型トランジスタ２０又は第２ＰＮＰ型トラン
ジスタ３０である（図１Ｂ参照）。第１ＰＮＰ型トラン
ジスタ２０において発生した熱は、基板１を通じて抵抗
器４０に伝達しようとする（図３Ａ参照）。

【００３５】しかし、熱の伝達は、第１ＰＮＰ型トラン
ジスタ２０と抵抗器４０間に形成され、内部に熱伝導率
の低い物質が埋め込まれたアイソレーション８０により
阻止される。これにより、第１ＰＮＰ型トランジスタ２
０からの熱は抵抗器４０に達することがない。また、抵
抗器４０とＮＰＮ型トランジスタ５０間にも上記と同様
のアイソレーション８０が形成されている。したがっ
て、抵抗器４０とＮＰＮ型トランジスタ５０は互いに熱
的に隔離されており、両半導体素子の動作温度は、ほぼ
均等となる。

【００３６】すなわち、抵抗器４０又はＮＰＮ型トラン
ジスタ５０の制御特性は、第１ＰＮＰ型トランジスタ２
０からの熱によって変化することがない。したがって、
抵抗器４０及びＮＰＮ型トランジスタ５０は相互に適切
な制御を行なうことができ、１チップ集積回路３００全
体として正常な動作を行なう事が可能であり、信頼性が
高い。

【００３７】また、アイソレーション８０による熱伝達
の阻止によって、抵抗器４０及びＮＰＮ型トランジスタ
５０間の制御特性画変化する事がなく、両半導体素子を
第１ＰＮＰ型トランジスタ２０及び第２ＰＮＰ型トラン
ジスタ３０と別の基板に形成する必要がなく、コストの
低減を図ることが可能となる。

【００３８】さらに、アイソレーション８０によって第
１ＰＮＰ型トランジスタ２０からの熱伝達が阻止される
ため、抵抗器４０又はＮＰＮ型トランジスタ５０の位置
を第１ＰＮＰ型トランジスタ２０からの熱が等しく伝達
されるように配置する必要がない。したがって、１チッ
プ集積回路３００において抵抗器４０又はＮＰＮ型トラ
ンジスタ５０の配置が制限されることはない。

【００３９】なお、本実施例においても、第１ＰＮＰ型
トランジスタ２０からの熱の一部は、プラスチックモー
ルド７５を通じて抵抗器４０方向に伝達しようとする。
しかし、プラスチックモールド７５の上面が大気に直接
接触しているため、この熱は大気中に放出される。した
がって、第１ＰＮＰ型トランジスタ２０からの熱が、抵
抗器４０及びＮＰＮ型トランジスタ５０に達することが
ない。

【００４０】ところで、上記実施例においては、基板１
へのアイソレーション穴８２の形成はエッチングによっ
て行なわれた。しかし、確実にアイソレーション穴８２
の形成を行なえるのであれば、他の方法でもよく、例え
ばレーザーカッターによって形成してもよい。

【００４１】また、上記実施例では、アイソレーション
穴８２内にカーボンを埋め込むようにしたが、熱伝導率
が低く、かつ隣接する回路との電気的絶縁を図れる物質
であれば他の物質でもよく、例えばゴムを用いてもよ
い。

【００４２】次に、本発明に係る１チップ集積回路の他
の実施例を以下に説明する。図４Ａに、本実施例の１チ
ップ集積回路５００の断面図を掲げる。１チップ集積回
路５００の構造は、上記実施例の１チップ集積回路２０
０及び１チップ集積回路３００に近似している。

【００４３】しかし、本実施例の１チップ集積回路５０
０は、基板１の底部に放熱柱である放熱フィン７０を有
する放熱基板としてのベース基板１０が接続されおり、
該放熱フィン７０に放熱板であるプラスチックモールド
７５が接続されている点で他の１チップ集積回路と異な
る。

【００４４】なお、放熱フィン７０は、熱伝達率の高い
物質（例えば銅）によって形成され、ベース基板１０の
底部と接続し、第１ＰＮＰ型トランジスタ２０と抵抗器
４０間に設けられている。一方、プラスチックモールド
７５は、基板１の表面上にその全体を覆うように形成さ
れ、放熱フィン７０と接続されている。

【００４５】次に、基板１に、放熱フィン７０を有する
グランド基板１０を接続する場合について説明する。ま
ず、基板１に対し、通常の手順に従って各半導体素子を
形成する（図４Ａ参照）。ここで、基板１にパッシベー
ション膜６５を形成する前、第１ＰＮＰ型トランジスタ
２０と抵抗器４０間の基板表面にレーザーカッターによ
り放熱フィン穴７３を形成する（図４Ｂ）。

【００４６】放熱フィン穴７３形成後の基板表面にパッ
シベーション膜６５を形成する。図４Ｃに放熱フィン７
０を有するグランド基板１０の平面図を示し、図４Ｄに
該グランド基板１０の側面図を示す。

【００４７】次に、グランド基板１０を、図４Ｂに示す
基板１の底面にダイボンドによって接続する。接続後の
グランド基板１０と基板１の状態を示す平面図を図５Ａ
に示し、側面図を図５Ｂに掲げる。グランド基板１０と
基板１を接続した後、各半導体素子のパッドをワイヤー
によって配線する（図示せず）。ワイヤー配線後、プラ
スチックモールド７５を基板１の表面及びベース基板１
０を覆うように設けるとともに放熱フィン７０に接続す
る。図６Ａにプラスチックモールド７５で覆われた基板
１の表面及びベース基板１０を示す平面図を示し、かか
る基板１及びベース基板１０の側面図を図６Ｂに示す。

【００４８】次に、１チップ集積回路５００における熱
の発生、伝達等について説明する。１チップ集積回路５
００の動作時においても、第１ＰＮＰ型トランジスタ２
０、第２ＰＮＰ型トランジスタ３０が熱を発生する（図
１Ｂ参照）。ここでも、第１ＰＮＰ型トランジスタ２０
において発生した熱は、基板１を通じて抵抗器４０に伝
達しようとする（図４Ａ参照）。

【００４９】しかし、この熱は、第１ＰＮＰ型トランジ
スタ２０と抵抗器４０間に設けられた放熱フィン７０に
よってベース基板１０に伝達され、放熱される。したが
って、基板１内に熱が蓄積されることがなく確実かつ速
やかな放熱を行なうことが可能となる。また、放熱フィ
ン７０に伝達された熱は、ベース基板１０への放熱と同
時に、接続されているプラスチックモールド７５に伝達
される。

【００５０】ここでも、プラスチックモールド７５の上
面は大気に直接接触しているため、熱の一部は大気中に
放出される。しかし、上記実施例と異なり、放熱フィン
７０からプラスチックモールド７５へ伝達される熱量は
大きいので、プラスチックモールド７５を通じて抵抗器
４０及びＮＰＮ型トランジスタ５０に伝達される。

【００５１】すなわち、放熱フィン７０に伝達された熱
は、一部が大気中に放出されるが、大部分が基板１の表
面全体を覆っているプラスチックモールド７５を伝わり
基板１の全面に伝達される。したがって、基板の温度
は、ほぼ均等となる。

【００５２】つまり、本実施例では、上記実施例と異な
り、第１ＰＮＰ型トランジスタ２０からの熱を遮断する
のではなく、基板全体に均等に分散させる。したがって
抵抗器４０又はＮＰＮ型トランジスタ５０の動作温度は
等しくなる。これにより、両半導体素子間の制御特性
は、第１ＰＮＰ型トランジスタ２０からの熱によって変
化することがない。

【００５３】すなわち、抵抗器４０及びＮＰＮ型トラン
ジスタ５０は相互に適切な制御をお行なうことができ、
１チップ集積回路５００全体として正常な動作を行なう
事が可能となり、信頼性が高い。

【００５４】また、抵抗器４０及びＮＰＮ型トランジス
タ５０の動作温度が等しくなるので、両半導体素子を第
１ＰＮＰ型トランジスタ２０及び第２ＰＮＰ型トランジ
スタ３０と別の基板に形成する必要がなく、コストの低
減を図ることが可能となる。

【００５５】さらに、プラスチックモールド７５による
基板全体への均等な熱伝達により、抵抗器４０又はＮＰ
Ｎ型トランジスタ５０の位置を第１ＰＮＰ型トランジス
タ２０からの熱が等しく伝達されるような位置に配置す
る必要がない。したがって、１チップ集積回路５００に
おいて抵抗器４０又はＮＰＮ型トランジスタ５０の配置
が制限されることもない。

【００５６】なお、上記実施例において、基板１への放
熱フィン穴７３の形成はレーザーカッターによって行な
われた。しかし、確実に放熱フィン穴の形成を行なえる
のであれば、他の方法でもよく、例えばエッチングによ
って形成してもよい。

【００５７】また、上記実施例では、放熱フィン７０を
銅としたが、熱伝達率の硬いものであれば、他のもので
あってもよく例えば、鉄、金、銀、アルミであってもよ
い。さらに、上記実施例において、放熱フィン７０の基
板表面への突出部分の高さは、プラスチックモールド７
５とほぼ同じであった。しかし、確実かつ速やかな放熱
が出来るのであれば、図６Ｃに示すように放熱フィン７
０をプラスチックモールド７５を貫通するように設けて
もよい。

【００５８】

【発明の効果】請求項１から請求項３に係る半導体装置
においては、熱分離手段が前記制御部及び前記熱発生半
導体素子間の基板に熱伝導率の低い物質が入れることで
設けられおり、分離領域は熱伝動率の低い物質で形成さ
れ前記熱発生半導体素子及び前記制御部の各々を所定の
間隔で分離している。したがって、熱発生半導体素子で
発生した熱は制御部に伝達されず、制御部において熱に
よる制御特性の変化が生じることがない。また、熱発生
半導体素子及び制御部は互いに熱的に分離されるので、
熱発生半導体素子と制御部の位置を考慮して配置する必
要がなく、熱発生半導体素子と制御部を別の基板に設け
る必要がない。したがって、配置の制限を受けず、コス
トを低くでき、しかも信頼性が高い。

【００５９】請求項４に係る半導体装置においては、放
熱柱が前記熱発生半導体素子からの熱を放熱基板の底面
に放熱し、放熱板は放熱柱からの熱を前記基板表面全体
に均等に放熱する。すなわち、基板内に熱が蓄積される
ことがなく、基板の温度はほぼ均一となる。したがっ
て、確実かつ速やかな放熱を行なうことが可能となる。

【図面の簡単な説明】

【図１】本発明に係る１チップ集積回路の一実施例の断
面及び等価回路を示す図である。

【図２】図１に示す１チップ集積回路を形成する場合の
工程を示す断面図である。

【図３】本発明に係る１チップ集積回路の他の実施例の
形成工程を示す断面及び１チップ集積回路の断面を示す
図である。

【図４】本発明に係る１チップ集積回路の他の実施例の
断面と基板及びベース基板の平面を示す図である。

【図５】ベース基板を示す側面図とベース基板取り付け
後の基板の平面及び側面を示す図である。

【図６】図５に示すベース基板取り付け後の基板にプラ
スチックモールドを設けた場合の平面図及び側面図であ
る。

【図７】従来の１チップ集積回路におけるパワートラン
ジスタとトランジスタとの配置の一例を示す平面図であ
る。

【符号の説明】

１・・・・・基板 ２０・・・・・第１ＰＮＰ型トランジスタ ３０・・・・・第２ＰＮＰ型トランジスタ ４０・・・・・抵抗器 ５０・・・・・ＮＰＮ型トランジスタ ６０・・・・・熱分離溝

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 浩一 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内 (72)発明者 永沼 啓介 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】基板、 前記基板内に設けられ動作に際して熱を発生する熱発生
   半導体素子、 前記基板内に前記熱発生半導体素子と所定間隔で設けら
   れ前記熱発生半導体素子の制御を行なう制御部、 を備えた半導体装置において、 前記制御部及び前記熱発生半導体素子間の基板に熱分離
   手段を設けたこと、 を特徴とする半導体装置。
2. 【請求項２】請求項１に係る半導体装置において、 前記熱分離手段として前記基板に熱分離溝を形成し、該
   熱分離溝に熱伝導率の低い物質を入れたこと、 を特徴とする半導体装置。
3. 【請求項３】基板、 前記基板内に設けられ動作に際して熱を発生する熱発生
   半導体素子、 前記基板内に前記熱発生半導体素子と所定間隔で設けら
   れ前記熱発生半導体素子の制御を行なう制御部、 前記基板内に設けられた前記制御部及び前記熱発生半導
   体素子の各々を所定の間隔で分離する分離領域、 を備えた半導体装置において、 前記分離領域を熱伝動率の低い物質で形成したこと、 を特徴とする半導体装置。
4. 【請求項４】基板、 前記基板内に設けられ動作に際して熱を発生する熱発生
   半導体素子、 前記基板内に前記熱発生半導体素子と所定間隔で設けら
   れ、前記熱発生半導体素子の制御を行なう制御部、 を備えた半導体装置において、 前記基板底部に接続され、前記熱発生半導体素子からの
   熱を底面に放熱する放熱柱を有するとともに該放熱柱が
   前記制御部及び前記熱発生半導体素子間に設けられてい
   る放熱基板、 前記放熱柱に接続されるとともに前記基板の表面を覆い
   前記放熱柱からの熱を前記基板表面全体に均等に放熱す
   る放熱板、 を備えたことを特徴とする半導体装置。