JPH07262081A - デ−タ変換装置 - Google Patents
デ−タ変換装置Info
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- JPH07262081A JPH07262081A JP7002197A JP219795A JPH07262081A JP H07262081 A JPH07262081 A JP H07262081A JP 7002197 A JP7002197 A JP 7002197A JP 219795 A JP219795 A JP 219795A JP H07262081 A JPH07262081 A JP H07262081A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 78
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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- H04N1/56—Processing of colour picture signals
- H04N1/60—Colour correction or control
- H04N1/6016—Conversion to subtractive colour signals
- H04N1/6019—Conversion to subtractive colour signals using look-up tables
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/90—Dynamic range modification of images or parts thereof
- G06T5/92—Dynamic range modification of images or parts thereof based on global image properties
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- Image Input (AREA)
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Abstract
(57)【要約】
【目的】 多数のルックアップテ−ブルを利用してデ−
タを変換するデ−タ変換装置を提供する。 【構成】 少なくとも２つ以上のルックアップテ−ブル
を順次に参照して、入力デ−タおよびルックアップテ−
プ別に選択された変換レベルに対応する変換された出力
デ−タを発生するデ−タ変換装置において、デ−タ変換
モ−ドの数に対応する少なくとも２つ以上のルックアッ
プテ−ブルをブロック単位で貯蔵し、前記各ブロックは
当該変換モ−ドで規定された変換レベルの数に対応する
多数のサブルックアップテ−ブルを含む１つのメモリ素
子と、入力デ−タとメモリ素子から読み出された出力デ
−タとのうちで選択されたデ−タと、各変換モ−ドで選
択された変換レベルデ−タによって前記メモリ素子をア
クセスするためのアドレスを発生し、前記メモリ素子に
貯蔵されたルックアップテ−ブルの数に対応する回数ほ
ど反復的に前記アドレスを発生するアドレス発生手段と
を含む。 【効果】 これにより、メモリ素子の体積を最小化して
デ−タ変換装置の小型化が実現できる。
タを変換するデ−タ変換装置を提供する。 【構成】 少なくとも２つ以上のルックアップテ−ブル
を順次に参照して、入力デ−タおよびルックアップテ−
プ別に選択された変換レベルに対応する変換された出力
デ−タを発生するデ−タ変換装置において、デ−タ変換
モ−ドの数に対応する少なくとも２つ以上のルックアッ
プテ−ブルをブロック単位で貯蔵し、前記各ブロックは
当該変換モ−ドで規定された変換レベルの数に対応する
多数のサブルックアップテ−ブルを含む１つのメモリ素
子と、入力デ−タとメモリ素子から読み出された出力デ
−タとのうちで選択されたデ−タと、各変換モ−ドで選
択された変換レベルデ−タによって前記メモリ素子をア
クセスするためのアドレスを発生し、前記メモリ素子に
貯蔵されたルックアップテ−ブルの数に対応する回数ほ
ど反復的に前記アドレスを発生するアドレス発生手段と
を含む。 【効果】 これにより、メモリ素子の体積を最小化して
デ−タ変換装置の小型化が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、画像デ−タ，音声デ−
タなどのような入力デ−タを使用者の要求に応じて変換
するデ−タ変換装置に係り、特に入力デ−タに対応する
変換用のデ−タからなる多数のルックアップテ−ブル
（LOOK-UP-TABLE ；以下ＬＵＴという）を利用してデ−
タを変換するデ−タ変換装置に関する。
タなどのような入力デ−タを使用者の要求に応じて変換
するデ−タ変換装置に係り、特に入力デ−タに対応する
変換用のデ−タからなる多数のルックアップテ−ブル
（LOOK-UP-TABLE ；以下ＬＵＴという）を利用してデ−
タを変換するデ−タ変換装置に関する。
【０００２】
【従来の技術】カラ−プリンタ−，ファクシミリなどの
ような画像出力装置がＬＵＴを利用して、明るさ，コン
トラスト，チルトなどに対する画質補償を遂行する場
合、画像出力装置は各補償モ−ドに応じて規定される画
質補償のためのＬＵＴを別のメモリ素子に貯蔵して利用
せねばならない。例えば、３種類の補償モ−ドで画質補
償を遂行せねばならない場合には、３種類のＬＵＴを貯
蔵する３つのメモリ素子が必要である。
ような画像出力装置がＬＵＴを利用して、明るさ，コン
トラスト，チルトなどに対する画質補償を遂行する場
合、画像出力装置は各補償モ−ドに応じて規定される画
質補償のためのＬＵＴを別のメモリ素子に貯蔵して利用
せねばならない。例えば、３種類の補償モ−ドで画質補
償を遂行せねばならない場合には、３種類のＬＵＴを貯
蔵する３つのメモリ素子が必要である。
【０００３】図１は従来のカラ−プリンタ−においてＬ
ＵＴを利用したデ−タ変換装置のブロック図である。第
１，第２および第３ＲＯＭ（１２，１４，１６）は、変
換モ−ド別のＬＵＴデ−タを貯蔵するメモリ素子であ
り、第１，第２および第３ラッチ（１１，１３，１５）
は、各ラッチに入力されるデ−タをクロック信号に応じ
て出力されるようにラッチし、第１および第２ディレイ
１７，１８は、各ＲＯＭ出力端に連結されたラッチ１
３，１５を制御するための遅延されたクロック信号を発
生する。
ＵＴを利用したデ−タ変換装置のブロック図である。第
１，第２および第３ＲＯＭ（１２，１４，１６）は、変
換モ−ド別のＬＵＴデ−タを貯蔵するメモリ素子であ
り、第１，第２および第３ラッチ（１１，１３，１５）
は、各ラッチに入力されるデ−タをクロック信号に応じ
て出力されるようにラッチし、第１および第２ディレイ
１７，１８は、各ＲＯＭ出力端に連結されたラッチ１
３，１５を制御するための遅延されたクロック信号を発
生する。
【０００４】入力デ−タ１０１が周期的に入力される
と、入力デ−タ１０１は第１ラッチ１１にラッチされ
る。第１ラッチ１１は、クロック信号１１０に応じてラ
ッチされたデ−タを第１ＲＯＭ１２に出力し、出力デ−
タ１０２は第１ＲＯＭ１２の下位アドレスとなる。第１
条件デ−タ１０７は、第１ＲＯＭ１２に貯蔵されたＬＵ
Ｔに対する変換レベルを決定するデ−タであり、第１Ｒ
ＯＭ１２の上位アドレスとなる。すなわち、第１ＲＯＭ
１２をアクセスするためのアドレスは、下位アドレスで
ある第１ラッチ１１の出力デ−タ１０２および上位アド
レスである第１条件デ−タ１０７からなり、第１ＲＯＭ
１２から出力されるデ−タ１０３は、入力デ−タ１０１
および第１条件デ−タ１０７に応じて第１ＬＵＴにより
変換されたデ−タである。
と、入力デ−タ１０１は第１ラッチ１１にラッチされ
る。第１ラッチ１１は、クロック信号１１０に応じてラ
ッチされたデ−タを第１ＲＯＭ１２に出力し、出力デ−
タ１０２は第１ＲＯＭ１２の下位アドレスとなる。第１
条件デ−タ１０７は、第１ＲＯＭ１２に貯蔵されたＬＵ
Ｔに対する変換レベルを決定するデ−タであり、第１Ｒ
ＯＭ１２の上位アドレスとなる。すなわち、第１ＲＯＭ
１２をアクセスするためのアドレスは、下位アドレスで
ある第１ラッチ１１の出力デ−タ１０２および上位アド
レスである第１条件デ−タ１０７からなり、第１ＲＯＭ
１２から出力されるデ−タ１０３は、入力デ−タ１０１
および第１条件デ−タ１０７に応じて第１ＬＵＴにより
変換されたデ−タである。
【０００５】第１ディレイ１７はクロック信号１１０を
第１ＲＯＭ１２による入出力間の遅延時間ほど遅延さ
せ、遅延されたクロック信号１１１を発生して第２ラッ
チ１３に出力する。第１ＲＯＭ１２の出力に連結された
第２ラッチ１３は、ラッチされた第１ＲＯＭ１２からの
出力デ−タ１０３を遅延されたクロック信号１１１によ
り第２ＲＯＭ１４に出力する。第２ＲＯＭ１４をアクセ
スするためのアドレスは、下位アドレスである第２ラッ
チ１３の出力デ−タ１０４および上位アドレスである第
２条件デ−タ１０８からなり、第２ＲＯＭ１４から出力
されるデ−タ１０５は、第１ＬＵＴによって１次に変換
されたデ−タ１０４および第２条件デ−タ１０８に応じ
て第２ＬＵＴによって２次に変換されたデ−タである。
第１ＲＯＭ１２による入出力間の遅延時間ほど遅延さ
せ、遅延されたクロック信号１１１を発生して第２ラッ
チ１３に出力する。第１ＲＯＭ１２の出力に連結された
第２ラッチ１３は、ラッチされた第１ＲＯＭ１２からの
出力デ−タ１０３を遅延されたクロック信号１１１によ
り第２ＲＯＭ１４に出力する。第２ＲＯＭ１４をアクセ
スするためのアドレスは、下位アドレスである第２ラッ
チ１３の出力デ−タ１０４および上位アドレスである第
２条件デ−タ１０８からなり、第２ＲＯＭ１４から出力
されるデ−タ１０５は、第１ＬＵＴによって１次に変換
されたデ−タ１０４および第２条件デ−タ１０８に応じ
て第２ＬＵＴによって２次に変換されたデ−タである。
【０００６】前述したような過程で第２ディレイ１８，
第３ラッチ１５および第３ＲＯＭ１６が動作して、２次
に変換されたデ−タ１０６および第３条件デ−タ１０９
に応じて第３ＲＯＭ１６の第３ＬＵＴにより３次に変換
されたデ−タ１１３が最終的に出力される。第１，第２
および第３条件デ−タ１０７，１０８，１０９とＲＯＭ
１２，１４，１６に貯蔵されたＬＵＴとの関係を説明す
れば、次の通りである。第１条件デ−タ１０７は、第１
ＬＵＴの変換モ−ドに対する変換レベルを決定する条件
デ−タであり、通常使用者により外部から与えられるデ
−タである。例えば、入力デ−タが８ビットからなる画
像デ−タであり、第１ＲＯＭ１２に貯蔵された第１ＬＵ
Ｔは、画像の明るさのレベルを調整するためのＬＵＴで
あり、その明るさのレベルは４段階に調整できる場合、
入力デ−タの種類は２8 、すなわち０から２５５までの
２５６個であり、第１ＬＵＴはレベル段階別に２５６バ
イト（２５６×８ビット）のデ−タからなり、第１条件
デ−タは４段階を示すために、２ビットデ−タからな
る。
第３ラッチ１５および第３ＲＯＭ１６が動作して、２次
に変換されたデ−タ１０６および第３条件デ−タ１０９
に応じて第３ＲＯＭ１６の第３ＬＵＴにより３次に変換
されたデ−タ１１３が最終的に出力される。第１，第２
および第３条件デ−タ１０７，１０８，１０９とＲＯＭ
１２，１４，１６に貯蔵されたＬＵＴとの関係を説明す
れば、次の通りである。第１条件デ−タ１０７は、第１
ＬＵＴの変換モ−ドに対する変換レベルを決定する条件
デ−タであり、通常使用者により外部から与えられるデ
−タである。例えば、入力デ−タが８ビットからなる画
像デ−タであり、第１ＲＯＭ１２に貯蔵された第１ＬＵ
Ｔは、画像の明るさのレベルを調整するためのＬＵＴで
あり、その明るさのレベルは４段階に調整できる場合、
入力デ−タの種類は２8 、すなわち０から２５５までの
２５６個であり、第１ＬＵＴはレベル段階別に２５６バ
イト（２５６×８ビット）のデ−タからなり、第１条件
デ−タは４段階を示すために、２ビットデ−タからな
る。
【０００７】図２（Ａ）ないし（Ｃ）は従来のデ−タ変
換装置に使用されたＲＯＭのデ−タ貯蔵形態を示したも
のである。各ＬＵＴは各変換モ−ドで４レベルに調整す
ることができ、各ＲＯＭのメモリ容量は４つの領域に分
割され、レベルによる変換デ−タが各分割された領域に
貯蔵される。前述したように、従来の技術によるデ−タ
変換装置は、必要なＬＵＴ数と同一のＲＯＭ素子を互い
に直列に連結し、各ＲＯＭに貯蔵されたＬＵＴデ−タを
順次に読み出すことにより、デ−タ変換を遂行する。一
般に、ＲＯＭ周辺制御回路に含まれる多くの素子は、エ
−シック（ＡＳＩＣ）などにより１つにチップに小型化
できるが、ＬＵＴを貯蔵するＲＯＭは必要に応じて、そ
の内容の変更を考慮して、エ−シックの内部に含まれな
い。
換装置に使用されたＲＯＭのデ−タ貯蔵形態を示したも
のである。各ＬＵＴは各変換モ−ドで４レベルに調整す
ることができ、各ＲＯＭのメモリ容量は４つの領域に分
割され、レベルによる変換デ−タが各分割された領域に
貯蔵される。前述したように、従来の技術によるデ−タ
変換装置は、必要なＬＵＴ数と同一のＲＯＭ素子を互い
に直列に連結し、各ＲＯＭに貯蔵されたＬＵＴデ−タを
順次に読み出すことにより、デ−タ変換を遂行する。一
般に、ＲＯＭ周辺制御回路に含まれる多くの素子は、エ
−シック（ＡＳＩＣ）などにより１つにチップに小型化
できるが、ＬＵＴを貯蔵するＲＯＭは必要に応じて、そ
の内容の変更を考慮して、エ−シックの内部に含まれな
い。
【０００８】よって、変換モ−ドの種類によるＬＵＴ数
に対応して、それぞれ別のメモリ素子を具備しなければ
ならないために、装置の小型化が制限され、要求される
ハ−ドウェア量とコストとが増加する問題点があった。
に対応して、それぞれ別のメモリ素子を具備しなければ
ならないために、装置の小型化が制限され、要求される
ハ−ドウェア量とコストとが増加する問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、多数
のＬＵＴを１つのメモリ素子に貯蔵して、デ−タを変換
することができるデ−タ変換装置を提供することであ
る。
のＬＵＴを１つのメモリ素子に貯蔵して、デ−タを変換
することができるデ−タ変換装置を提供することであ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるデ−タ変換装置は、少なくとも２つ以
上のルックアップテ−ブルを順次に参照して、入力デ−
タおよびルックアップテ−プ別に選択された変換レベル
に対応する変換された出力デ−タを発生するデ−タ変換
装置において、デ−タ変換モ−ドの数に対応する少なく
とも２つ以上のルックアップテ−ブルをブロック単位で
貯蔵し、前記各ブロックは当該変換モ−ドで規定された
変換レベルの数に対応する多数のサブルックアップテ−
ブルを含む１つのメモリ素子と、入力デ−タとメモリ素
子から読み出された出力デ−タとのうちで選択されたデ
−タと、各変換モ−ドでの変換レベルを選択するデ−タ
によって前記メモリ素子をアクセスするためのアドレス
を発生し、前記メモリ素子に貯蔵されたルックアップテ
−ブルの数に対応する回数ほど反復的に前記アドレスを
発生するアドレス発生手段とを含むことを特徴とする。
に、本発明によるデ−タ変換装置は、少なくとも２つ以
上のルックアップテ−ブルを順次に参照して、入力デ−
タおよびルックアップテ−プ別に選択された変換レベル
に対応する変換された出力デ−タを発生するデ−タ変換
装置において、デ−タ変換モ−ドの数に対応する少なく
とも２つ以上のルックアップテ−ブルをブロック単位で
貯蔵し、前記各ブロックは当該変換モ−ドで規定された
変換レベルの数に対応する多数のサブルックアップテ−
ブルを含む１つのメモリ素子と、入力デ−タとメモリ素
子から読み出された出力デ−タとのうちで選択されたデ
−タと、各変換モ−ドでの変換レベルを選択するデ−タ
によって前記メモリ素子をアクセスするためのアドレス
を発生し、前記メモリ素子に貯蔵されたルックアップテ
−ブルの数に対応する回数ほど反復的に前記アドレスを
発生するアドレス発生手段とを含むことを特徴とする。
【００１１】
【作用】多数のＬＵＴを１つのメモリ素子に貯蔵し、こ
れを利用したデ−タ変換装置を提供することにより、メ
モリ素子の体積を最小化してデ−タ変換装置の小型化を
実現する。
れを利用したデ−タ変換装置を提供することにより、メ
モリ素子の体積を最小化してデ−タ変換装置の小型化を
実現する。
【００１２】
【実施例】以下、添付した図面に基づいて本発明の実施
例を詳細に説明する。図３は本発明によるデ−タ変換装
置に適用されるメモリ素子のデ−タ貯蔵形態を示したも
のである。メモリ素子の全体メモリ容量は、変換モ−ド
の種類に応じて要求されるＬＵＴの数に対応するブロッ
クに分割され、各分割されたブロックのメモリ容量は、
当該ＬＵＴの変換レベルの数に対応する小ブロックに分
割される。変換のためのデ−タは、当該変換モ−ドおよ
び変換レベルに応じて、分割されたブロックおよび小ブ
ロックに貯蔵される。
例を詳細に説明する。図３は本発明によるデ−タ変換装
置に適用されるメモリ素子のデ−タ貯蔵形態を示したも
のである。メモリ素子の全体メモリ容量は、変換モ−ド
の種類に応じて要求されるＬＵＴの数に対応するブロッ
クに分割され、各分割されたブロックのメモリ容量は、
当該ＬＵＴの変換レベルの数に対応する小ブロックに分
割される。変換のためのデ−タは、当該変換モ−ドおよ
び変換レベルに応じて、分割されたブロックおよび小ブ
ロックに貯蔵される。
【００１３】本実施例は、入力デ−タが８ビットからな
る画像デ−タであり、各ＬＵＴは画質調整のための変換
モ−ド（例えば、明るさ，コントラストなど）により規
定され、変換レベルは各変換モ−ドで画質を４段階に調
整できる場合である。無論、本発明の適用において、入
力デ−タのビット数、変換モ−ドの種類又は変換レベル
の数などが本実施例と異なると、それによりメモリ素子
のブロックおよび小ブロックのメモリ容量を適切に分割
できる。そして、各ＬＵＴが占めるべきメモリ容量が相
異なる場合には、各ＬＵＴに対するメモリブロックを互
いに同じ容量に分割したり、又はメモリ容量の効率的な
使用を図るために、可変的に分割することができる。後
者の場合には、メモリ容量の可変的な構成により追加さ
れるデ−タアドレッシングなどの問題を考慮しなければ
ならない。
る画像デ−タであり、各ＬＵＴは画質調整のための変換
モ−ド（例えば、明るさ，コントラストなど）により規
定され、変換レベルは各変換モ−ドで画質を４段階に調
整できる場合である。無論、本発明の適用において、入
力デ−タのビット数、変換モ−ドの種類又は変換レベル
の数などが本実施例と異なると、それによりメモリ素子
のブロックおよび小ブロックのメモリ容量を適切に分割
できる。そして、各ＬＵＴが占めるべきメモリ容量が相
異なる場合には、各ＬＵＴに対するメモリブロックを互
いに同じ容量に分割したり、又はメモリ容量の効率的な
使用を図るために、可変的に分割することができる。後
者の場合には、メモリ容量の可変的な構成により追加さ
れるデ−タアドレッシングなどの問題を考慮しなければ
ならない。
【００１４】また、メモリ素子に貯蔵されるＬＵＴデ−
タは、画質補償のためのデ−タだけでなく、音質補償の
ためのデ−タおよび温度補償のためのデ−タなど、本発
明が適用される機器に応じて必要な、様々な変換デ−タ
を含む。図４は本発明によるデ−タ変換装置のブロック
図である。デ−タ変換装置は、図３に示した形態であ
り、複数のＬＵＴを貯蔵するＲＯＭ４９，変換モ−ドに
応じて順次にＬＵＴを選択するための第１アドレス４５
３を発生する第１アドレス発生部４５，変換レベルに応
じて第１アドレス４５３により選択されたＬＵＴ内の小
ブロックを選択するための第２アドレス４３３を発生す
る第２アドレス発生部４３，第１および第２アドレス４
５３，４３３によって選択された小ブロック内の変換デ
−タを選択するための第３アドレス４１３を発生する第
３アドレス発生部４１，そしてＲＯＭ４９に入力される
第１，第２および第３アドレス４５３，５３３，４１３
の同期を合わせるための同期信号４７３を発生する同期
制御部４７とからなる。
タは、画質補償のためのデ−タだけでなく、音質補償の
ためのデ−タおよび温度補償のためのデ−タなど、本発
明が適用される機器に応じて必要な、様々な変換デ−タ
を含む。図４は本発明によるデ−タ変換装置のブロック
図である。デ−タ変換装置は、図３に示した形態であ
り、複数のＬＵＴを貯蔵するＲＯＭ４９，変換モ−ドに
応じて順次にＬＵＴを選択するための第１アドレス４５
３を発生する第１アドレス発生部４５，変換レベルに応
じて第１アドレス４５３により選択されたＬＵＴ内の小
ブロックを選択するための第２アドレス４３３を発生す
る第２アドレス発生部４３，第１および第２アドレス４
５３，４３３によって選択された小ブロック内の変換デ
−タを選択するための第３アドレス４１３を発生する第
３アドレス発生部４１，そしてＲＯＭ４９に入力される
第１，第２および第３アドレス４５３，５３３，４１３
の同期を合わせるための同期信号４７３を発生する同期
制御部４７とからなる。
【００１５】クロック信号４５１は、１つの入力デ−タ
４１１が入力された際からＲＯＭ４９に貯蔵された全て
のＬＵＴによってデ−タ変換され最終的に変換されたデ
−タが出力されるまでの時間と同一の周期を有するパル
ス信号である。クロック信号４５１は、入力デ−タ４１
１と同期されており、第１アドレス発生部４５および同
期制御部４７に入力され、ＲＯＭ４９をアクセスするア
ドレス４５５，４３３，４１３の同期を合わせる。
４１１が入力された際からＲＯＭ４９に貯蔵された全て
のＬＵＴによってデ−タ変換され最終的に変換されたデ
−タが出力されるまでの時間と同一の周期を有するパル
ス信号である。クロック信号４５１は、入力デ−タ４１
１と同期されており、第１アドレス発生部４５および同
期制御部４７に入力され、ＲＯＭ４９をアクセスするア
ドレス４５５，４３３，４１３の同期を合わせる。
【００１６】第１アドレス発生部４５は、クロック信号
４５１を入力してＲＯＭ４９に貯蔵されたＬＵＴを順次
に選択するための第１アドレス４５３を発生する。第２
アドレス発生部４３は、各ＬＵＴ毎に定められた変換レ
ベルを決定する条件デ−タ４３１に応じて、第１アドレ
ス４５３によって選択されたＬＵＴ内で小ブロックを選
択するための第２アドレス４３３を発生する。そして、
第３アドレス発生部４１は、入力デ−タ４１１および帰
還された出力デ−タ４９３を入力して、選択された小ブ
ロック内で変換デ−タを選択するための第３アドレス４
１３を発生する。すなわち、第１ＬＵＴによりデ−タを
変換する際には入力デ−タ４１１が、その他の場合には
帰還された出力デ−タ４９３が第３アドレス４１３とし
て発生する。よって、ＲＯＭ４９のデ−タをアクセスす
るためのアドレスは、第１，第２および第３アドレス４
５３，４３３，４１３の順に上位アドレスとなる。
４５１を入力してＲＯＭ４９に貯蔵されたＬＵＴを順次
に選択するための第１アドレス４５３を発生する。第２
アドレス発生部４３は、各ＬＵＴ毎に定められた変換レ
ベルを決定する条件デ−タ４３１に応じて、第１アドレ
ス４５３によって選択されたＬＵＴ内で小ブロックを選
択するための第２アドレス４３３を発生する。そして、
第３アドレス発生部４１は、入力デ−タ４１１および帰
還された出力デ−タ４９３を入力して、選択された小ブ
ロック内で変換デ−タを選択するための第３アドレス４
１３を発生する。すなわち、第１ＬＵＴによりデ−タを
変換する際には入力デ−タ４１１が、その他の場合には
帰還された出力デ−タ４９３が第３アドレス４１３とし
て発生する。よって、ＲＯＭ４９のデ−タをアクセスす
るためのアドレスは、第１，第２および第３アドレス４
５３，４３３，４１３の順に上位アドレスとなる。
【００１７】図５は図４に示したデ−タ変換装置の詳細
なブロック図である。本実施例は、ＲＯＭ５９に３つの
ＬＵＴが貯蔵された場合である。第１アドレス発生部５
１は、入力されるクロック信号５６１の１周期の間４つ
のパルスを発生するカウンタ５５１からなり、発生した
信号５５０は、ＲＯＭ５９，第２マックス（MUX)５３１
およびデコ−ダ５１５に出力される。
なブロック図である。本実施例は、ＲＯＭ５９に３つの
ＬＵＴが貯蔵された場合である。第１アドレス発生部５
１は、入力されるクロック信号５６１の１周期の間４つ
のパルスを発生するカウンタ５５１からなり、発生した
信号５５０は、ＲＯＭ５９，第２マックス（MUX)５３１
およびデコ−ダ５１５に出力される。
【００１８】第２アドレス発生部５３は、カウンタ５５
１から入力されるパルス信号５５０に応じて３つの条件
デ−タ５４１，５４２，５４３のうちで１つのデ−タを
選択して出力（５４５）する３ツ１マックス（３ to １
MUX）からなる第２マックス５３１、及び第２マックス
５３１から出力されたデ−タ５４５をラッチし、ラッチ
されたデ−タを同期信号５７０に応じてＲＯＭ５９に出
力する第２ラッチ５３２からなる。
１から入力されるパルス信号５５０に応じて３つの条件
デ−タ５４１，５４２，５４３のうちで１つのデ−タを
選択して出力（５４５）する３ツ１マックス（３ to １
MUX）からなる第２マックス５３１、及び第２マックス
５３１から出力されたデ−タ５４５をラッチし、ラッチ
されたデ−タを同期信号５７０に応じてＲＯＭ５９に出
力する第２ラッチ５３２からなる。
【００１９】第３アドレス発生部５１は、カウンタ５５
１から入力されるパルス信号５５０に応じて第１マック
ス５１１を制御するための信号５２５を発生するデコ−
ダ５１５，入力デ−タ５２１および帰還された出力デ−
タ５９０が入力され、デコ−ダ５１５から発生した制御
信号５２５に応じて２つの入力信号５２１，５９０のう
ちで１つの信号を選択して出力（５２３）する２ツ１マ
ックス（２ to １ MUX）からなる第１マックス５１１、
及び第１マックス５１１から出力されたデ−タ５２３を
ラッチし、ラッチされたデ−タを同期信号５７０に応じ
てＲＯＭ５９に出力する第１ラッチ５１３からなる。
１から入力されるパルス信号５５０に応じて第１マック
ス５１１を制御するための信号５２５を発生するデコ−
ダ５１５，入力デ−タ５２１および帰還された出力デ−
タ５９０が入力され、デコ−ダ５１５から発生した制御
信号５２５に応じて２つの入力信号５２１，５９０のう
ちで１つの信号を選択して出力（５２３）する２ツ１マ
ックス（２ to １ MUX）からなる第１マックス５１１、
及び第１マックス５１１から出力されたデ−タ５２３を
ラッチし、ラッチされたデ−タを同期信号５７０に応じ
てＲＯＭ５９に出力する第１ラッチ５１３からなる。
【００２０】同期制御部５７は、クロック信号５６１を
ＲＯＭ５９のデ−タアクセスタイムによって定められる
遅延時間ほど遅延して出力する第１，第２および第３デ
ィレイ５７１，５７２，５７３および、クロック信号５
６１と遅延された信号５８２，５８３，５８４とを論理
ＯＲして同期信号５７０を発生するＯＲ回路５７５から
なる。発生した同期信号５７０は、第２アドレス発生部
５３の第２ラッチ５３２と第３アドレス発生部５１の第
１ラッチ５１３とに入力される。
ＲＯＭ５９のデ−タアクセスタイムによって定められる
遅延時間ほど遅延して出力する第１，第２および第３デ
ィレイ５７１，５７２，５７３および、クロック信号５
６１と遅延された信号５８２，５８３，５８４とを論理
ＯＲして同期信号５７０を発生するＯＲ回路５７５から
なる。発生した同期信号５７０は、第２アドレス発生部
５３の第２ラッチ５３２と第３アドレス発生部５１の第
１ラッチ５１３とに入力される。
【００２１】図６は図５に示したデ−タ変換装置の動作
を説明するためのタイミング図であり、図５に示した参
照記号と関連して、タイミング順序に応じてその動作を
順次に説明する。図６（Ａ）はクロック信号５６１、図
６（Ｂ）は入力デ−タ信号５２１、図６（Ｃ）は同期信
号５７０、図６（Ｄ）はカウンタ５５１から出力される
第１アドレス信号５５０、図６（Ｅ）は第１ラッチ５１
３から出力される第３アドレス信号５１０、図６（Ｆ）
は第２ラッチ５３２から出力される第２アドレス信号５
３０、図６（Ｇ）は第１ディレイ５７１の出力信号５８
２、図６（Ｈ）は第２ディレイ５７２の出力信号５８
３、そして図６（Ｉ）は第３ディレイ５７３の出力信号
５８４の波形図である。
を説明するためのタイミング図であり、図５に示した参
照記号と関連して、タイミング順序に応じてその動作を
順次に説明する。図６（Ａ）はクロック信号５６１、図
６（Ｂ）は入力デ−タ信号５２１、図６（Ｃ）は同期信
号５７０、図６（Ｄ）はカウンタ５５１から出力される
第１アドレス信号５５０、図６（Ｅ）は第１ラッチ５１
３から出力される第３アドレス信号５１０、図６（Ｆ）
は第２ラッチ５３２から出力される第２アドレス信号５
３０、図６（Ｇ）は第１ディレイ５７１の出力信号５８
２、図６（Ｈ）は第２ディレイ５７２の出力信号５８
３、そして図６（Ｉ）は第３ディレイ５７３の出力信号
５８４の波形図である。
【００２２】同期信号５７０は、クロック信号５６１の
入力に応じてクロック信号５６１およびクロック信号５
６１より所定時間ほどずつ遅延された第１，第２および
第３遅延信号５８２，５８３，５８４を論理ＯＲして生
成され、入力デ−タ信号５２１の１周期の間に４つのパ
ルスが発生して、ＲＯＭ５９に入力されるアドレスの同
期を一致させるために用いられる。
入力に応じてクロック信号５６１およびクロック信号５
６１より所定時間ほどずつ遅延された第１，第２および
第３遅延信号５８２，５８３，５８４を論理ＯＲして生
成され、入力デ−タ信号５２１の１周期の間に４つのパ
ルスが発生して、ＲＯＭ５９に入力されるアドレスの同
期を一致させるために用いられる。
【００２３】同期信号５７０の１周期での動作は次の通
りである。カウンタ５５１は、クロック信号によりＲＯ
Ｍ５９の第１ＬＵＴをアクセスするための第１アドレス
信号５５０を出力する。第２マックス５３１は、第１Ｌ
ＵＴの変換レベルに対する第１条件デ−タ５４１を選択
して第２ラッチ５３２に出力し、ラッチされたデ−タ
は、ＲＯＭ５９をアクセスするための第２アドレス信号
５３０として出力される。デコ−ダ５１５は、第１マッ
クス５１１にして入力デ−タ５２１を選択せしめるよう
にするための制御信号を発生し、第１マックス５１１
は、デコ−ダ５１５の制御信号に応じて入力デ−タ５２
１を選択して第１ラッチ５１３に出力し、ラッチされた
デ−タはＲＯＭ５９をアクセスするための第３アドレス
信号５１０として出力される。よって、第１，第２およ
び第３アドレス信号５５０，５３０，５１０によりＲＯ
Ｍ５９の第１ＬＵＴのデ−タをアクセスして、入力デ−
タ５２１は第１ＬＵＴによって変換され、変換された第
１変換デ−タ５９０は第１マックス５１１に帰還・入力
される。
りである。カウンタ５５１は、クロック信号によりＲＯ
Ｍ５９の第１ＬＵＴをアクセスするための第１アドレス
信号５５０を出力する。第２マックス５３１は、第１Ｌ
ＵＴの変換レベルに対する第１条件デ−タ５４１を選択
して第２ラッチ５３２に出力し、ラッチされたデ−タ
は、ＲＯＭ５９をアクセスするための第２アドレス信号
５３０として出力される。デコ−ダ５１５は、第１マッ
クス５１１にして入力デ−タ５２１を選択せしめるよう
にするための制御信号を発生し、第１マックス５１１
は、デコ−ダ５１５の制御信号に応じて入力デ−タ５２
１を選択して第１ラッチ５１３に出力し、ラッチされた
デ−タはＲＯＭ５９をアクセスするための第３アドレス
信号５１０として出力される。よって、第１，第２およ
び第３アドレス信号５５０，５３０，５１０によりＲＯ
Ｍ５９の第１ＬＵＴのデ−タをアクセスして、入力デ−
タ５２１は第１ＬＵＴによって変換され、変換された第
１変換デ−タ５９０は第１マックス５１１に帰還・入力
される。
【００２４】同期信号の第２周期での動作は次の通りで
ある。カウンタ５５１は、クロック信号によりＲＯＭ５
９の第２ＬＵＴをアクセスするための第１アドレス信号
５５０を出力する。第２マックス５３１は、第２ＬＵＴ
の変換レベルに対する第２条件デ−タ５４２を選択して
第２ラッチ５３２に出力し、ラッチされたデ−タはＲＯ
Ｍ５９をアクセスするための第２アドレス信号５３０と
して出力される。デコ−ダ５１５は、第１マックス５１
１にして帰還された第１変換デ−タ５９０を選択せしめ
るための制御信号を発生し、第１マックス５１１はデコ
−ダ５１５の制御信号により帰還された第１変換デ−タ
５９０を選択して第１ラッチ５１３に出力し、ラッチさ
れたデ−タはＲＯＭ５９をアクセスするための第３アド
レス信号５１０として出力される。したがって、第１，
第２および第３アドレス信号５５０，５３０，５１０に
よりＲＯＭ５９の第２ＬＵＴのデ−タをアクセスして、
帰還された第１変換デ−タは第２ＬＵＴによって変換さ
れ、変換された第２変換デ−タは第１マックス５１１に
再び帰還・入力される。
ある。カウンタ５５１は、クロック信号によりＲＯＭ５
９の第２ＬＵＴをアクセスするための第１アドレス信号
５５０を出力する。第２マックス５３１は、第２ＬＵＴ
の変換レベルに対する第２条件デ−タ５４２を選択して
第２ラッチ５３２に出力し、ラッチされたデ−タはＲＯ
Ｍ５９をアクセスするための第２アドレス信号５３０と
して出力される。デコ−ダ５１５は、第１マックス５１
１にして帰還された第１変換デ−タ５９０を選択せしめ
るための制御信号を発生し、第１マックス５１１はデコ
−ダ５１５の制御信号により帰還された第１変換デ−タ
５９０を選択して第１ラッチ５１３に出力し、ラッチさ
れたデ−タはＲＯＭ５９をアクセスするための第３アド
レス信号５１０として出力される。したがって、第１，
第２および第３アドレス信号５５０，５３０，５１０に
よりＲＯＭ５９の第２ＬＵＴのデ−タをアクセスして、
帰還された第１変換デ−タは第２ＬＵＴによって変換さ
れ、変換された第２変換デ−タは第１マックス５１１に
再び帰還・入力される。
【００２５】同期信号の第３周期での動作は、同期信号
の第２周期での動作と同様であり、第１，第２および第
３アドレス信号５５０，５３０，５１０によりＲＯＭ５
９の第３ＬＵＴのデ−タをアクセスして、帰還された第
２変換デ−タは第３ＬＵＴにより変換され、変換された
第３変換デ−タは第１マックス５１１に再び帰還・入力
される。
の第２周期での動作と同様であり、第１，第２および第
３アドレス信号５５０，５３０，５１０によりＲＯＭ５
９の第３ＬＵＴのデ−タをアクセスして、帰還された第
２変換デ−タは第３ＬＵＴにより変換され、変換された
第３変換デ−タは第１マックス５１１に再び帰還・入力
される。
【００２６】同期信号の第４周期で、第１マックス５１
１は帰還された第３変換デ−タ５９０を選択して第１ラ
ッチ５１３に出力し、ラッチされたデ−タは最終変換さ
れたデ−タとして出力（５１０）される。本実施例によ
ると、クロック信号の１周期の間に入力デ−タが全ての
ＬＵＴにより順次に変換され最終出力デ−タが発生す
る。よって、デ−タ変換のためのＬＵＴの種類が増える
と、出力デ−タを帰還させて全てのＬＵＴを通じてデ−
タを変換しなければならないために、クロックの周期が
ＲＯＭの遅延時間に比例して増加する。しかしながら、
このような問題点は、使用するＲＯＭのアクセスタイム
を減らすことにより解決され得る。
１は帰還された第３変換デ−タ５９０を選択して第１ラ
ッチ５１３に出力し、ラッチされたデ−タは最終変換さ
れたデ−タとして出力（５１０）される。本実施例によ
ると、クロック信号の１周期の間に入力デ−タが全ての
ＬＵＴにより順次に変換され最終出力デ−タが発生す
る。よって、デ−タ変換のためのＬＵＴの種類が増える
と、出力デ−タを帰還させて全てのＬＵＴを通じてデ−
タを変換しなければならないために、クロックの周期が
ＲＯＭの遅延時間に比例して増加する。しかしながら、
このような問題点は、使用するＲＯＭのアクセスタイム
を減らすことにより解決され得る。
【００２７】
【発明の効果】前述したように、本発明によると、多数
のＬＵＴを１つのメモリ素子に貯蔵し、これを利用した
デ−タ変換装置を提供することにより、メモリ素子の体
積を最小化してデ−タ変換装置の小型化が実現できる。
のＬＵＴを１つのメモリ素子に貯蔵し、これを利用した
デ−タ変換装置を提供することにより、メモリ素子の体
積を最小化してデ−タ変換装置の小型化が実現できる。
【図１】従来のデ−タ変換装置のブロック図である。
【図２】図１に関連したＲＯＭのデ−タ構成図である。
【図３】本発明によるＲＯＭのデ−タ構成図である。
【図４】本発明によるデ−タ変換装置のブロック図であ
る。
る。
【図５】図４に示したデ−タ変換装置の詳細なブロック
図である。
図である。
【図６】図５に示したデ−タ変換装置の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
４１ 第３アドレス発生器 ４３ 第２アドレス発生器 ４５ 第１アドレス発生器 ４７ 同期制御部 ４９ ＲＯＭ ５９ ＲＯＭ ５１１ 第１マックス ５１３ 第１ラッチ ５１５ デコ−ダ ５３１ 第２マックス ５３２ 第２ラッチ ５５１ カウンタ ５７１ 第１ディレイ ５７２ 第２ディレイ ５７３ 第３ディレイ
Claims (2)
- 【請求項１】 少なくとも２つ以上のルックアップテ−
ブルを順次に参照して、入力デ−タおよびルックアップ
テ−プ別に選択された変換レベルに対応する変換された
出力デ−タを発生するデ−タ変換装置において、 デ−タ変換モ−ドの数に対応する少なくとも２つ以上の
ルックアップテ−ブルをブロック単位で貯蔵し、前記各
ブロックは当該変換モ−ドで規定された変換レベルの数
に対応する多数のサブルックアップテ−ブルを含む１つ
のメモリ素子と、 入力デ−タとメモリ素子から読み出された出力デ−タと
のうちで選択されたデ−タと、 各変換モ−ドで選択された変換レベルデ−タによって前
記メモリ素子をアクセスするためのアドレスを発生し、
前記メモリ素子に貯蔵されたルックアップテ−ブルの数
に対応する回数ほど反復的に前記アドレスを発生するア
ドレス発生手段とを含むことを特徴とするデ−タ変換装
置。 - 【請求項２】 前記アドレス発生手段は、 前記メモリ素子に貯蔵されたルックアップテ−ブルを順
次に選択するための第１アドレスを発生する第１アドレ
ス発生手段と、 前記選択されたルックアップテ−ブルに該当する変換モ
−ドでの変換レベルに対応するサブルックアップテ−ブ
ルを選択するための第２アドレスを発生する第２アドレ
ス発生手段と、 入力デ−タおよびメモリ素子から読み出された出力デ−
タが入力され、前記入力デ−タが第１変換モ−ドにより
変換される際には入力デ−タに対応する変換デ−タを、
そして第１変換モ−ド以外の変換モ−ドにより変換され
る際には前記メモリ素子から読み出された出力デ−タに
対応する変換デ−タを選択するための第３アドレスを発
生する第３アドレス発生手段と、 前記発生した第１，第２および第３アドレスの同期を合
わせて、前記メモリ素子のデ−タをアクセスするための
同期信号を発生する同期信号発生手段とを含むことを特
徴とする請求項１項記載のデ−タ変換装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940001919A KR0135846B1 (ko) | 1994-02-02 | 1994-02-02 | 룩-업-테이블장치 |
| KR1919/1994 | 1994-02-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262081A true JPH07262081A (ja) | 1995-10-13 |
| JP3217223B2 JP3217223B2 (ja) | 2001-10-09 |
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ID=19376673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00219795A Expired - Fee Related JP3217223B2 (ja) | 1994-02-02 | 1995-01-10 | デ−タ変換装置 |
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|---|---|
| US (2) | US5696941A (ja) |
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| JP (1) | JP3217223B2 (ja) |
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| CA (1) | CA2139972C (ja) |
| DE (1) | DE69515539T2 (ja) |
| RU (1) | RU2172018C2 (ja) |
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| US8044912B2 (en) | 2007-01-11 | 2011-10-25 | Samsung Electronics Co., Ltd. | Semiconductor device including correction parameter generator and method of generating correction parameters |
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