[go: up one dir, main page]

JPH07260874A - 半導体装置及びその試験方法 - Google Patents

半導体装置及びその試験方法

Info

Publication number
JPH07260874A
JPH07260874A JP6049498A JP4949894A JPH07260874A JP H07260874 A JPH07260874 A JP H07260874A JP 6049498 A JP6049498 A JP 6049498A JP 4949894 A JP4949894 A JP 4949894A JP H07260874 A JPH07260874 A JP H07260874A
Authority
JP
Japan
Prior art keywords
voltage
burn
switching
transistor
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6049498A
Other languages
English (en)
Inventor
Kenichi Kawasaki
健一 川▲崎▼
Junji Ogawa
淳二 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6049498A priority Critical patent/JPH07260874A/ja
Publication of JPH07260874A publication Critical patent/JPH07260874A/ja
Priority to US08/906,143 priority patent/US5909142A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Dram (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は半導体装置及びその試験方法に関
し、プロセスのバラツキや周囲温度の変動に拘らず、確
実にバーンイン試験を行なうことができ、通常動作時に
バーンイン電圧が出力されることのないことを目的とす
る。 【構成】 フラット電圧供給部１は、外部電源電圧を降
圧し、所定値のフラット電圧を発生して供給する。バー
ンイン電圧供給部２は、外部電源電圧に依存して変化す
るバーンイン電圧を発生して供給する。切換指示部３
は、複数のスイッチのオンオフにより切換え指示を行な
う。切換制御部４は、切換指示部３の複数のスイッチの
オンオフ状態から切換え制御を行なう。切換部５は、切
換制御部４の制御により上記フラット電圧とバーンイン
電圧とのいずれかを切換えて内部回路に供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその試験
方法に係り、特にフラット型内部降圧電源回路を有する
半導体装置及びその初期不良を取り除くために外部電源
電圧を通常動作範囲より高くすることにより加速試験す
る試験方法に関する。
【０００２】近年の半導体装置の高集積化の要求に伴
い、半導体装置内のＭＯＳトランジスタが益々微細化さ
れている。微細化されたＭＯＳトランジスタではソース
・ドレイン間の電界が増大し、ホットキャリアの影響で
トランジスタとして機能しなくなり不良となるという、
信頼性の問題が生じてきた。そこで、ＭＯＳトランジス
タのホットキャリア耐性を確保するために、半導体装置
の外部電源電圧を半導体装置内部で電圧降下させる内部
降圧電源回路を搭載する半導体装置が多くなってきた。
【０００３】上記の内部降圧電源回路には様々なものが
あるが、大別すると次の２つに分けられる。
【０００４】（１）外部電源電圧が変動しても、内部降
圧電圧をほぼ一定に保持するフラット型回路。
【０００５】（２）外部電源電圧に依存して内部降圧電
圧が変化する回路。
【０００６】上記（１）のフラット型内部降圧電源回路
は、外部電源電圧が変動しても内部降圧電圧は一定にな
るので、外部電源電圧変動に強く、常に安定した特性が
得られるため、上記（２）の内部降圧電源回路に比し多
く用いられる。
【０００７】しかし、半導体装置の試験方法の一つとし
て、半導体装置の内部回路の動作電圧範囲外の高電圧を
半導体装置に一定時間印加し、半導体装置内のトランジ
スタのうち正常なトランジスタには殆ど影響なく、不良
なトランジスタのみ劣化を早めさせ（加速し）、一定時
間後に所定特性より劣化したトランジスタがある半導体
装置は廃棄するようにした、電圧加速試験（バーンイン
試験）を行なう際には、外部電源電圧を動作電圧より高
くしても、上記のフラット型内部降圧電源回路を有する
半導体装置では内部降圧電圧が動作電圧より高くなら
ず、上記の電圧加速試験ができない。そこで、フラット
型内部降圧電源回路を有する半導体装置に対しても、電
圧加速試験を行なえるようにすることが望まれている。
【０００８】
【従来の技術】図１９は従来装置の回路図を示す。同図
中、レギュレータ部２１は前記内部回路１４に相当し、
入力電圧ＶD に応じたレベルの電圧を半導体装置内の各
回路へ電源電圧として分配出力する。
【０００９】フラット電圧供給部１１は抵抗Ｒ0 、各々
ダイオード接続されたＮチャンネルＭＯＳトランジスタ
Ｑ1 〜Ｑ4 、カレントミラー回路を構成するＰチャンネ
ルＭＯＳトランジスタＱ5 ，Ｑ6 、ＮチャンネルＭＯＳ
トランジスタＱ7 〜Ｑ9 及びＰチャンネルＭＯＳトラン
ジスタＱ10より構成されている。
【００１０】抵抗Ｒ0 とトランジスタＱ1 〜Ｑ4 とは外
部電源電圧Ｖccライン２２と接地との間に直列回路を構
成しており、抵抗Ｒ0 とトランジスタＱ1 のドレイン、
ゲートとの接続点が端子２３、トランジスタＱ7 及びＱ
9 の各ゲートに夫々接続されている。
【００１１】トランジスタＱ5 ，Ｑ6 の各ドレインはト
ランジスタＱ7 ，Ｑ8 の各ドレインに接続されている。
また、トランジスタＱ7 ，Ｑ8 の各ソースはトランジス
タＱ 9 のドレインに共通接続されている。また、トラン
ジスタＱ10はゲートがトランジスタＱ5 とＱ7 のドレイ
ン共通接続点に接続され、ドレインがトランジスタＱ 8
のゲートに接続されている。
【００１２】バーンイン電圧供給部１２はスイッチング
用ＰチャンネルＭＯＳトランジスタＱ11と、外部電源電
圧Ｖccライン２２にソースが接続されたＰチャンネルＭ
ＯＳトランジスタＱ12，Ｑ13及びＱ14と、抵抗Ｒ1 ，Ｒ
2 と、ゲートがトランジスタＱ12のドレインとＱ11のソ
ースとの接続点に接続され、ドレインがトランジスタＱ
13のドレイン及びゲートに接続されたＮチャンネルＭＯ
ＳトランジスタＱ15と、ドレインがトランジスタＱ12の
ゲートとＱ14のドレインに接続され、ゲートが抵抗Ｒ1
及びＲ2 の接続点に接続されたＮチャンネルＭＯＳトラ
ンジスタＱ16と、ドレインがトランジスタＱ15及びＱ16
のソースに共通接続されたＮチャンネルＭＯＳトランジ
スタＱ17とよりなる。
【００１３】トランジスタＱ13及びＱ14はカレントミラ
ー回路を構成している。トランジスタＱ17はゲートに端
子２４を介して入力される前記端子２３の出力基準電圧
ＶRE F により定電流源を構成している。抵抗Ｒ1 及びＲ
2 は抵抗分圧回路を構成している。
【００１４】フラット電圧解除信号発生部１３は外部電
源電圧Ｖccを抵抗分圧する抵抗分圧回路を構成する抵抗
Ｒ3 及びＲ4 、外部電源電圧Ｖccライン２２に夫々ソー
スが接続されたＰチャンネルＭＯＳトランジスタＱ18，
Ｑ19及びＱ23、夫々のソースが共通接続されたＮチャン
ネルＭＯＳトランジスタＱ20及びＱ21、ドレインがトラ
ンジスタＱ20，Ｑ21の各ソースに接続されたＮチャンネ
ルＭＯＳトランジスタＱ22、並びにゲートが夫々トラン
ジスタＱ20，Ｑ22の各ゲートと共に端子２５に共通接続
されたＮチャンネルＭＯＳトランジスタＱ24より構成さ
れている。
【００１５】トランジスタＱ20，Ｑ21のドレイン側に設
けられたトランジスタＱ18及びＱ19はカレントミラー回
路を構成している。トランジスタＱ21のゲートは抵抗Ｒ
3 及びＲ4 の接続点に接続されている。トランジスタＱ
23のゲートはトランジスタＱ 18及びＱ20の各ドレイン接
続点に接続されている。更に、トランジスタＱ23及びＱ
24の各ドレインは前記トランジスタＱ11のゲートに接続
されている。
【００１６】次に本実施例の動作について図２０の電圧
特性図を併せ参照して説明する。外部電源電圧Ｖccがト
ランジスタＱ1 〜Ｑ4 の各しきい値電圧よりも小なると
きはトランジスタＱ1 〜Ｑ4 がオフであり、端子２３に
は外部電源電圧Ｖccと同じ電圧が基準電圧ＶREF として
出力される。このとき、トランジスタＱ8 のゲート電位
はトランジスタＱ7 のゲート電位と平衡し、Ｖccと同じ
電位となる。
【００１７】外部電源電圧ＶccがトランジスタＱ1 〜Ｑ
4 の各しきい値電圧に相当する値Ｖ cc1 以上となると、
トランジスタＱ1 〜Ｑ4 が夫々オンとなり、端子２３に
は一定の基準電圧ＶREF が取り出される。この基準電圧
ＶREF はトランジスタＱ9 のゲートに供給されてトラン
ジスタＱ9 に定電流を流す一方、トランジスタＱ7 のゲ
ートに供給される。
【００１８】トランジスタＱ7 のドレイン側にはＱ5 及
びＱ6 よりなるカレントミラー回路が設けられているか
ら、トランジスタＱ7 のドレイン電流と同じドレイン電
流がトランジスタＱ8 に流れ、これによりトランジスタ
Ｑ8 のゲート電位はトランジスタＱ7 のゲート電位Ｖ
REF と同じ電位で平衡する。
【００１９】従って、このトランジスタＱ8 のゲート電
圧ＶA は図２０（Ａ）に実線で示す如く外部電源電圧が
Ｖcc1 以上のときは一定電圧（フラット電圧）となる。
【００２０】一方、トランジスタＱ16のゲートには、外
部電源電圧Ｖccが抵抗Ｒ1 及びＲ2により抵抗分圧され
て印加される。トランジスタＱ16のソース側に設けられ
ているトランジスタＱ17のゲートには端子２４を介して
前記基準電圧ＶREF が印加され、トランジスタＱ17は電
流源として作用する。
【００２１】トランジスタＱ16のゲート電位が上昇する
とＱ16のドレイン電流が増加し、トランジスタＱ12のド
レイン電流が減少し、トランジスタＱ15のゲート電位が
上昇する。トランジスタＱ15のゲート電位がトランジス
タＱ16のゲート電位に等しくなると、トランジスタＱ12
がオフとなり、トランジスタＱ15及びＱ16のドレイン側
に設けられたトランジスタＱ13及びＱ14よりなるカレン
トミラー回路からトランジスタＱ15，Ｑ16に互いに同一
の電流が流れ込み、平衡状態となる。
【００２２】従って、トランジスタＱ15のゲート電圧Ｖ
B は図２０（Ｂ）に実線で示す如く、抵抗Ｒ1 及びＲ2
よりトランジスタＱ16のゲートに印加されるＶccの抵抗
分圧電圧に等しくなり、外部電源電圧Ｖccより小で、か
つ、Ｖccの変化に比例して変化する。この電圧ＶB はバ
ーンイン電圧としてトランジスタＱ11のソースに印加さ
れる。
【００２３】また、フラット電圧解除信号発生部１３内
のトランジスタＱ20，Ｑ22の各ゲートに、端子２５を介
して前記端子２３の出力基準電圧ＶREF が夫々印加され
ており、トランジスタＱ22は電流源として作用する。一
方、外部電源電圧Ｖccが抵抗Ｒ3 及びＲ4 により抵抗分
圧されてトランジスタＱ21のゲートに印加される。この
抵抗Ｒ3 及びＲ4 の抵抗分圧比は前記抵抗Ｒ1 及びＲ2
の抵抗分圧比より大なる所定値に設定されているため、
トランジスタＱ21のゲート電圧は図２０（Ｂ）の特性よ
りも傾斜が緩やかな特性に従う。
【００２４】トランジスタＱ20及びＱ21のドレイン側に
設けられたトランジスタＱ18及びＱ 19によるカレントミ
ラー回路により、トランジスタＱ20，Ｑ21の各ドレイン
電流が等しくなるように動作し、トランジスタＱ21のゲ
ート電圧がトランジスタＱ20のゲートに印加される基準
電圧ＶREF より小なるときには、トランジスタＱ18に流
れる電流もトランジスタＱ19に流れる電流と同じ小なる
値となる。
【００２５】このとき、トランジスタＱ20にはトランジ
スタＱ18からの電流だけでなくトランジスタＱ23からの
電流も流れ込み、トランジスタＱ23はオンとなってい
る。このため、トランジスタＱ23のドレインとトランジ
スタＱ24のドレインとの共通接続点における電圧Ｖc は
トランジスタＱ23のソースに印加されている外部電源電
圧Ｖccに略等しくなる。
【００２６】他方、外部電源電圧Ｖccの値がＶcc2 とな
り、これを抵抗分圧して得たトランジスタＱ21のゲート
電圧がトランジスタＱ20のゲート電圧ＶRFE と等しくな
ると、トランジスタＱ22のドレイン電流値の１／２倍の
値の電流がトランジスタＱ20及びＱ21に夫々流れるた
め、トランジスタＱ23がオフとされる。これにより、前
記電圧Ｖc はオンであるトランジスタＱ24のソース電位
であるＶss（例えばグランドレベル）になる。
【００２７】外部電源電圧Ｖccが上記値Ｖcc2 以上のと
きも、上記と同様にトランジスタＱ 23がオフとされ、電
圧Ｖc はローレベル（Ｖss）とされる。従って、電圧Ｖ
c は図２０（Ｃ）に実線で示す如き特性を示す。なお、
外部電源電圧Ｖccの前記Ｖcc 1 ，Ｖcc2 は夫々半導体装
置の通常動作時の下限値、上限値になるように設定され
ている。
【００２８】上記の電圧Ｖc は前記トランジスタＱ11の
ゲートに印加され、これをスイッチング制御する。すな
わち、外部電源電圧ＶccがＶcc2 以上のときは、上記電
圧ローレベルのフラット電圧解除信号としてトランジス
タＱ11のゲートに印加され、これをオンとし、外部電源
電圧ＶccがＶcc2 未満のときには電圧Ｖc がハイレベル
でトランジスタＱ11をオフとする。
【００２９】従って、外部電源電圧ＶccがＶcc2 未満の
ときにはトランジスタＱ11がオフのため、フラット電圧
供給部１１からのフラット電圧ＶA がレギュレータ部２
１へ出力され、外部電源電圧ＶccがＶcc2 以上のときに
はトランジスタＱ11がオンで、かつ、ＶA ＜ＶB のた
め、バーンイン電圧供給部１２よりのバーンイン電圧Ｖ
B がトランジスタＱ11を通してレギュレータ部２１へ出
力される。
【００３０】従って、レギュレータ部２１の入力内部電
圧ＶD は、外部電源電圧Ｖccに対して図２０（Ｄ）に実
線で示す如く変化する特性を示す。図２０（Ｄ）からわ
かるように、通常動作時の外部電源電圧範囲Ｖcc1 〜Ｖ
cc2 内の値と原点とを通る直線Ｖ上にバーイン電圧があ
るので、外部電源電圧をＶcc2 以上の値として行なう電
圧加速試験時には常に外部制御電圧に対して通常動作時
と同一の比率の内部電圧（バーンイン電圧）をレギュレ
ータ部１４へ出力することができる。なお、図２０
（Ｄ）において一点鎖線VIは前記抵抗Ｒ3 及びＲ4 の共
通接続点よりトランジスタＱ21のゲートに印加される電
圧の特性を示す。
【００３１】
【発明が解決しようとする課題】従来では、外部電源電
圧ＶCCの大きさによってバーンイン電圧とフラット電圧
の出力を切り換えていた。しかし、フラット電圧とバー
ンイン電圧の出力が切り換わる点である解除電圧ＶCC2
がプロセスのバラツキや周囲温度の変動によってふらつ
くため、誤った電圧を内部回路へ出力する危険性があっ
た。従って、デバイスによってはバーンイン試験ができ
なくなるとか通常動作時にバーンイン電圧が出てしまっ
たりするという問題点があった。
【００３２】本発明は上記の点に鑑みなされたもので、
プロセスのバラツキや周囲温度の変動に拘らず、確実に
バーンイン試験を行なうことができ、通常動作時にバー
ンイン電圧が出力されることのない半導体装置及びその
試験方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】請求項１記載の発明は、
図１の原理図に示す如く、外部電源電圧を降圧し、所定
値のフラット電圧を発生して供給するフラット電圧供給
部１と、上記外部電源電圧に依存して変化するバーンイ
ン電圧を発生して供給するバーンイン電圧供給部２と、
複数のスイッチのオンオフにより切換え指示を行なう切
換指示部３と、上記切換指示部３の複数のスイッチのオ
ンオフ状態から切換え制御を行なう切換制御部４と、上
記切換制御部４の制御により上記フラット電圧とバーン
イン電圧とのいずれかを切換えて内部回路に供給する切
換部５とを有する。
【００３４】請求項２記載の発明は、前記バーンイン電
圧は、外部電源電圧と同一の値である。
【００３５】請求項３記載の発明では、前記バーンイン
電圧は、外部電源電圧を所定値だけレベルシフトして降
圧した値である。
【００３６】請求項４記載の発明では、前記バーンイン
電圧は、外部電源電圧を所定の比率で降圧した値であ
る。
【００３７】請求項５記載の発明では、前記切換指示部
３のスイッチはヒューズ５０，６０である。
【００３８】請求項６記載の発明では、前記切換指示部
３のスイッチはイレーザブルプログラマブルＲＯＭ７３
である。
【００３９】請求項７記載の発明では、前記切換制御部
４はイクスクルーシブオア回路４５で構成される。
【００４０】請求項８記載の発明では、前記切換部５は
ＣＭＯＳ構成のアナログスイッチで構成される。
【００４１】請求項９記載の発明は、請求項１記載の半
導体装置の切換指示部３の複数のスイッチをオンとして
切換部５でフラット電圧の内部回路に供給する状態で１
次試験を行ない、上記切換指示部３の第１スイッチ７ａ
をオフとして切換部５でバーンイン電圧を内部回路に供
給する状態でバーンイン試験を行ない、上記切換指示部
３の第２スイッチ７ｂをオフとして切換部５でフラット
電圧を内部回路に供給する状態で最終試験を行なう。
【００４２】請求項１０の発明では、前記第１スイッチ
７ａはヒューズ５０であってウエハ上で切断する。
【００４３】請求項１１の発明では、前記第２スイッチ
７ｂは電気的に切断するヒューズ６０であって半導体装
置をパッケージした状態で切断することを特徴とする。
【００４４】請求項１２の発明では、前記第１，第２ス
イッチ７ａ，７ｂの少なくともいずれか一方はイレーザ
ブルプログラマブルＲＯＭであって書き込みによってオ
フする。
【００４５】
【作用】本発明においては、切換指示部３の第１，第２
スイッチが共にオン状態で切換部５はフラット電圧を内
部回路に供給し、第１，第２スイッチのいずれか一方が
オフ状態で切換部５はバーンイン電圧を内部回路に供給
し、第１，第２スイッチが共にオフ状態で切換部５はフ
ラット電圧を内部回路に供給するので、切換指示部３の
第１，第２スイッチを順に切断してオフすることにより
内部回路にフラット電圧又はバーンイン電圧を確実に供
給でき、１次試験、バーンイン試験、最終試験を確実に
行なうことができる。
【００４６】
【実施例】図２は本発明装置の一実施例のブロック図を
示す。この半導体装置はダイナミックＲＡＭであり、図
１と同一部分には同一符号を付す。同図中、半導体チッ
プ３０内のフラット電圧供給部１は外部電源電圧ＶCCを
降下して一定値のフラット電圧ＶA を発生する。バーン
イン電圧供給部２は外部電源電圧ＶCCに依存して変化す
るバーンイン電圧ＶB を発生する。切換指示部３は複数
のスイッチのオンオフにより切換え指示を行なう。切換
制御部４は切換指示部３の複数のスイッチのオンオフ状
態から切換部５の切換え制御を行ない、切換部５よりフ
ラット電圧Ｖ A とバーンイン電圧ＶB とのいずれか一方
が出力される。
【００４７】切換部５から出力されるフラット電圧又は
バーンイン電圧は半導体チップ２０内の各部に設けられ
たレギュレータ部３１ａ〜３１ｅに供給される。レギュ
レータ部３１ａ〜３１ｅは切換部５から供給される入力
電圧に応じたレベルの電圧を行デコーダ３３ａ〜３３
ｄ、列デコーダ３２ａ〜３２ｄ、センスアンプドライバ
３５ａ〜３５ｄ等の各回路に供給する。これによって、
メモリセル部３４ａ〜３４ｄのデータの書き込み及び読
み出しがなされる。
【００４８】図３はバーンイン電圧供給部の各実施例の
回路図を示す。図３（Ａ）の回路では外部電源電圧ＶCC
をそのままバーンイン電圧ＶB とし図４（Ａ）に示す外
部電源電圧・バーンイン電圧特性で出力する。
【００４９】図３（Ｂ）の回路では外部電源電圧ＶCCを
ＮチャンネルＭＯＳトランジスタＱ 30によりトランジス
タＱ30の閾値電圧Ｖthだけレベルシフトして図４（Ｂ）
に示す外部電源電圧・バーンイン電圧特性のバーンイン
電圧ＶB を生成し出力する。
【００５０】図３（Ｃ）の回路では外部電源電圧ＶCCを
抵抗Ｒ11，Ｒ12で分圧した後、ＭＯＳトランジスタ
Ｑ31，Ｑ32及びＭＯＳトランジスタＱ33，Ｑ34，Ｑ35で
構成した差動アンプで増幅し、ＭＯＳトランジスタ
Ｑ36，Ｑ37でインピーダンス変換を行なう。これにより
図４（Ｃ）に示す如く外部電源電圧ＶCCにａ：ｂ＝
Ｒ11：Ｒ12で比例するバーンイン電圧ＶB を得て出力す
る。
【００５１】図５は切換指示部３及び切換制御部４及び
切換部５の一実施例の回路図を示す。同図中、切換指示
部３は第１スイッチ７ａと第２スイッチ７ｂとを有して
いる。第１，第２スイッチ７ａ，７ｂ夫々は一端に外部
電源電圧ＶCCを印加され、他はしは高抵抗を介して外部
電源ＶSS（例えばアースレベル）に接続されており、当
初第１，第２スイッチ７ａ，７ｂは共にオン状態であ
る。
【００５２】この第１，第２スイッチ７ａ，７ｂの他端
の電圧Ｖ1 ，Ｖ2 は切換制御部４を構成するイクスクル
ーシブオア回路４５に供給される。イクスクルーシブオ
ア回路４５は第１，第２スイッチ７ａ，７ｂが共にオン
又はオフで電圧Ｖ1 ，Ｖ2 が共にＨレベル、又は共にオ
フでＬレベルのとき出力レベルをＬレベルとし、第１，
第２スイッチのいずれか一方がオフで電圧Ｖ1 ，Ｖ2 の
いずれか一方がＬレベル他方がＨレベルのとき出力レベ
ルをＨレベルとする。
【００５３】切換部５はインバータ４６と、Ｎチャンネ
ルＭＯＳトランジスタＱ41及びＰチャンネルＭＯＳトラ
ンジスタＱ42よりなるＣＭＯＳ構成のアナログスイッチ
と、ＮチャンネルＭＯＳトランジスタＱ43及びＰチャン
ネルＭＯＳトランジスタＱ44よりなるＣＭＯＳ構成のア
ナログスイッチとで構成されており、トランジスタ
Ｑ 41，Ｑ42のアナログスイッチにはフラット電圧ＶA が
供給され、トランジスタＱ 43，Ｑ44のアナログスイッチ
にはバーンイン電圧ＶB が供給されている。
【００５４】ここで、イクスクルーシブオア回路４５出
力がＬレベルのときはトランジスタＱ41，Ｑ42がオンと
なりフラット電圧ＶA がレギュレータ部３１ａ〜３１ｅ
に供給される。またイクスクルーシブオア回路４５出力
がＨレベルのときはトランジスタＱ43，Ｑ44がオンとな
りバーンイン電圧ＶB がレギュレータ部３１ａ〜３１ｅ
に供給される。このようにＣＭＯＳ構成のアナログスイ
ッチを用いることにより切換部５におけるフラット電圧
ＶA 、バーンイン電圧ＶB のレベルシフトが小さくて済
む。
【００５５】図６は第１スイッチ７ａの回路図を示す。
同図中、レーザヒューズ５０の一端に外部電源電圧ＶCC
が印加され、他端は高抵抗Ｒ20を介して接地されてい
る。また、レーザヒューズ５０の他端にはインバータ５
１が接続されており、インバータ５１より電圧Ｖ1 が出
力される。レーザヒューズ５０は当初接続状態で電圧Ｖ
1 はＬレベルであり、レーザ光を照射することにより切
断され電圧Ｖ1 はＨレベルとなる。このようにレーザヒ
ューズ５０を用いることによりウエハ上で第１スイッチ
７ａを切断することが可能となる。
【００５６】図７は第２スイッチ７ｂの第１実施例の回
路図を示す。同図中、ピン５５はアドレスＡ３入力とＰ
Ｅ入力とを共用するピンである。ピン５５に外部電源電
圧Ｖ CC以下の電圧が印加されると、ＰチャンネルＭＯＳ
トランジスタＱ52がカットオフして、インバータ５６の
入力端子は高抵抗Ｒ21を介して電源ＶSSに接続されてい
るのでインバータ５７出力はＬレベルとなり、インバー
タ５７出力をＮチャンネルＭＯＳトランジスタＱ54を介
してゲートに供給されている高駆動能力のＮチャンネル
ＭＯＳトランジスタＱ55はカットオフする。このため、
ピン５５に供給される信号（アドレスＡ３）はアドレス
バッファ５８，５９を通してアドレスバスに供給され
る。また、このとき、インバータ６１の入力はヒューズ
６０を通してＬレベルであるため、インバータ６２の出
力する電圧Ｖ2 はＬレベルである。
【００５７】ここで、図８に破線で示す如く、ピン５５
に電圧ＶCCより充分に高い電圧が印加されると、Ｎチャ
ンネルＭＯＳトランジスタＱ51を通してトランジスタＱ
52のソースがゲートより充分に高電圧となるため、イン
バータ５６の入力はＨレベルとなりトランジスタＱ55は
オンする。従って、ピン５５に印加された高電圧はポリ
シリコンのヒューズ６０に印加され、ヒューズ６０に大
電流が流れて切断される。この結果インバータ６２から
出力される電圧Ｖ2 は図８に実線で示す如くＨレベルと
なる。なお、図９にパッケージ後の半導体装置における
ピン配置を示す。
【００５８】図１０は第２スイッチ７ｂの第２実施例の
回路図を示す。同図中、図７と同一部分には同一符号を
付し、その説明を省略する。図１０において、ピン５５
に接続されたトランジスタＱ55のドレインは抵抗値Ｒ25
を介して外部電源電圧ＶCCに接続されると共にヒューズ
１０の一端に接続されている。ピン６５はアドレスＡ４
入力とＰＳ入力とを共用するピンである。更にナンド回
路６６には例えばアドレス入力Ａ６，Ａ７が供給され、
このナンド回路６６出力がＮチャンネルＭＯＳトランジ
スタＱ61のゲートに供給され、ナンド回路６６出力をイ
ンバータ６７で反転した信号がＮチャンネルＭＯＳトラ
ンジスタＱ60に供給される。
【００５９】インバータ６７の入力端子は高抵抗のＮチ
ャンネルＭＯＳトランジスタＱ63を介して接地されてい
るが、ヒューズ６０が切断される前は抵抗Ｒ25を通して
電圧ＶCCが供給されているため、インバータ６７から出
力される電圧Ｖ2 はＬレベルとなる。
【００６０】ピン５５に図１１の実線に示す如く電圧Ｖ
CCより充分に高い電圧を印加し、アドレスＡ６，Ａ７を
Ｈレベルとしてバリッド状態とし、ピン６５に一点鎖線
に示す如くＨレベルの信号を供給すると、トランジスタ
Ｑ60がオン、Ｑ61がオフとなってＮチャンネルＭＯＳト
ランジスタＱ62がオンとなる。従ってヒューズ６０に大
電流が流れてヒューズ６０が切断される。この結果、イ
ンバータ６７から出力される電圧Ｖ2 はＨレベルとな
る。なお、図１２にパッケージ後の半導体装置における
ピン配置を示す。
【００６１】図１３は第２スイッチの第３実施例の回路
図を示す。同図中、図７と同一部分には同一符号を付
し、その説明を省略する。図１３において、ピン５５に
接続されたトランジスタＱ55のドレインは高抵抗Ｒ26を
通して外部電源電圧ＶCCに接続される共とにインバータ
７１の入力端子に接続されている。
【００６２】ピン７０はアドレスＡ４入力とＰＧ入力と
を共用するピンであり、ピン７０に接続されたトランジ
スタＱ55のドレインはＥＰＲＯＭ（イレーザブルプログ
ラマブルＲＯＭ）７３のコントロールゲートに接続され
ると共に、抵抗Ｒ27を介して外部電源電圧ＶCCを供給さ
れている。
【００６３】ＥＰＲＯＭ７３は書き込みがなされる以前
はコントロールゲートにＨレベルを印加されているため
オン状態であり、インバータ７１入力は常時Ｌレベルで
あり、インバータ７２から出力される電圧Ｖ2 はＬレベ
ルである。
【００６４】ここで、ピン５に図１４に実線で示す如く
電圧ＶCCより充分に高い電圧を印加し、かつ、ピン７０
に破線で示す如く電圧ＶCCより充分に高い電圧を印加す
るとＥＰＲＯＭ７３に書き込みが行なわれ、フローティ
ングゲートに電荷が蓄積され、ＥＰＲＯＭ７３はオフ状
態となってインバータ７２から出力される電圧Ｖ2 は一
点鎖線で示す如くＨレベルとなる。なお、図１５にパッ
ケージ後の半導体装置におけるピン配置を示す。
【００６５】図１６（Ａ），（Ｂ）にＥＰＲＯＭ７３の
基本構造を示す。図１６（Ａ）は２層ポリシリコンＥＰ
ＲＯＭであり、Ｐ- 基板８０にｎ+ 拡散層８１、８１が
形成され、更にポリシリコン層のフローティングゲート
８３及びコントロールゲート８４が形成されている。ｎ
+ 拡散層８２は配線層８５によりピン５５に接続され、
コントロールゲート８４は配線層８６によりピン７０に
接続される。
【００６６】図１６（Ｂ）は単層ポリシリコンＥＰＲＯ
Ｍであり、Ｐ- 基板９０にコントロールゲートのｎ+ 拡
散層９１が形成され、Ｓi Ｏ2 の絶縁層９２の上方にフ
ローティングゲートのポリシリコン層９３が形成されて
いる。
【００６７】図１７は本発明の試験方法の流れ図を示
す。同図中、ステップＳ１０でウエハが完成すると、ス
テップＳ２０の１次試験を行なう。このときウエハ内の
各半導体チップでは図５に示す切換指示部３の第１，第
２スイッチは接続状態であるため電圧Ｖ１，Ｖ２は共に
Ｈレベル（又はＬレベル）である。従ってイクスクルー
シブオア回路４５出力はＬレベルとなり切換部５はフラ
ット電圧供給部１よりのフラット電圧ＶA を切換選択し
て図１８（Ａ）に示す電圧がレギュレータ部３１ａ〜３
１ｅ以降の内部回路に供給される。この状態における１
次試験では各半導体チップの基本動作が正常かどうかを
チェックする。
【００６８】１次試験が終了するとステップＳ３０で第
１スイッチ７ａを切断し、ステップＳ４０でウエハから
切り出した半導体チップをパッケージして半導体装置と
する。この後、ステップＳ５０でバーンイン試験を行な
う。バーンイン試験では第１スイッチ７ａが切断されて
いるために第１，第２スイッチ７ａ，７ｂ出力は互いに
レベルが異なり、イクスクルーシブオア回路４５出力が
Ｈレベルとなるために、切換部５はバーンイン電圧供給
部２よりのバーンイン電圧ＶB を切換選択し、図１８
（Ｂ）に示す特性の電圧がレギュレータ部３１ａ〜３１
ｅに供給され、負荷をかけたバーンイン試験が行なわれ
る。
【００６９】この後、ステップＳ６０で第２スイッチ７
ｂを切断し、ステップＳ７０の最終試験を行なう。ここ
では第１，第２スイッチ７ａ，７ｂが共に切断されてい
るために、イクスクルーシブオア回路４５出力はＬレベ
ルとなり、切換部５はフラット電圧供給部１よりのフラ
ット電圧ＶA を切換選択し、図１８（Ｃ）に示す特性の
電圧がレギュレータ部３１ａ〜３１ｅに供給され、カタ
ログ特性を満足しているかのチェックが行なわれる。こ
の最終試験をクリアした半導体装置がステップＳ８０で
出荷される。
【００７０】なお、第１スイッチ７ａにも図７，図１０
に示す如くヒューズ、又は図１３に示す如きＥＰＲＯＭ
を使用することも可能である。ただしこの場合はステッ
プＳ４０でパッケージ後に第１スイッチ７ａを切断す
る。
【００７１】このように、切換指示部３の第１，第２ス
イッチ７ａ，７ｂが共にオン状態で切換部５はフラット
電圧ＶA を内部回路に供給し、第１，第２スイッチ７
ａ，７ｂのいずれか一方がオフ状態で切換部５はバーン
イン電圧ＶB を内部回路に供給し、第１，第２スイッチ
７ａ，７ｂが共にオフ状態で切換部５はフラット電圧Ｖ
A を内部回路に供給するので、切換指示部３の第１，第
２スイッチ７ａ，７ｂを順に切断してオフすることによ
り内部回路にフラット電圧ＶA 又はバーンイン電圧ＶB
を確実に供給でき、１次試験、バーンイン試験、最終試
験を確実に行なうことができ、通常動作時にバーンイン
電圧が出力されるおそれがなくなる。
【００７２】
【発明の効果】上述の如く、本発明によれば、切換指示
部３の第１，第２スイッチが共にオン状態で切換部５は
フラット電圧を内部回路に供給し、第１，第２スイッチ
のいずれか一方がオフ状態で切換部５はバーンイン電圧
を内部回路に供給し、第１，第２スイッチが共にオフ状
態で切換部５はフラット電圧を内部回路に供給するの
で、切換指示部３の第１，第２スイッチを順に切断して
オフすることにより内部回路にフラット電圧又はバーン
イン電圧を確実に供給でき、１次試験、バーンイン試
験、最終試験を確実に行なうことができ、製品の半導体
装置の通常動作時にバーンイン電圧が出力されるおそれ
がなく、実用上きわめて有用である。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明装置のブロック図である。
【図３】バーンイン電圧供給部の回路図である。
【図４】バーンイン電圧の特性を示す図である。
【図５】切換指示部及び切換制御部及び切換部の回路図
である。
【図６】第１スイッチの回路図である。
【図７】第２スイッチの回路図である。
【図８】切換時のＰＥ入力波形図である。
【図９】パッケージ後のピン配置を示す図である。
【図１０】第２スイッチの回路図である。
【図１１】切断時のＰＥ，ＰＳ入力波形図である。
【図１２】パッケージ後のピン配置を示す図である。
【図１３】第２スイッチの回路図である。
【図１４】切断時のＰＥ，ＰＧ入力波形図である。
【図１５】パッケージ後のピン配置を示す図である。
【図１６】ＥＰＲＯＭの基本構造を示す図である。
【図１７】本発明の試験方法の流れ図である。
【図１８】各試験時の内部回路へ出力される電圧特性図
である。
【図１９】従来装置の回路図である。
【図２０】図１９の各部の電圧特性図である。
【符号の説明】
１ フラット電圧供給部 ２ バーンイン電圧供給部 ３ 切換指示部 ４ 切換制御部 ５ 切換部 ７ａ，７ｂ スイッチ ３０ 半導体チップ ３１ａ〜３１ｅ レギュレータ部 ３２ａ〜３２ｄ 列デコーダ ３３ａ〜３３ｄ 行デコーダ ３４ａ〜３４ｃ メモリセル ３５ａ〜３５ｄ センスアンプドライバ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧を降圧し、所定値のフラッ
    ト電圧を発生して供給するフラット電圧供給部（１）
    と、 上記外部電源電圧に依存して変化するバーンイン電圧を
    発生して供給するバーンイン電圧供給部（２）と、 複数のスイッチのオンオフにより切換え指示を行なう切
    換指示部（３）と、 上記切換指示部（３）の複数のスイッチのオンオフ状態
    から切換え制御を行なう切換制御部（４）と、 上記切換制御部（４）の制御により上記フラット電圧と
    バーンイン電圧とのいずれかを切換えて内部回路に供給
    する切換部（５）とを有することを特徴とする半導体装
    置。
  2. 【請求項２】 前記バーンイン電圧は、外部電源電圧と
    同一の値であることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記バーンイン電圧は、外部電源電圧を
    所定値だけレベルシフトして降圧した値であることを特
    徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記バーンイン電圧は、外部電源電圧を
    所定の比率で降圧した値であることを特徴とする請求項
    １記載の半導体装置。
  5. 【請求項５】 前記切換指示部（３）のスイッチはヒュ
    ーズ（５０，６０）であることを特徴とする請求項１乃
    至４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記切換指示部（３）のスイッチはイレ
    ーザブルプログラマブルＲＯＭ（７３）であることを特
    徴とする請求項１乃至４のいずれかに記載の半導体装
    置。
  7. 【請求項７】 前記切換制御部（４）はイクスクルーシ
    ブオア回路（４５）で構成されることを特徴とする請求
    項１乃至６のいずれかに記載の半導体装置。
  8. 【請求項８】 前記切換部（５）はＣＭＯＳ構成のアナ
    ログスイッチで構成されることを特徴とする請求項１乃
    至７のいずれかに記載の半導体装置。
  9. 【請求項９】 請求項１記載の半導体装置の切換指示部
    （３）の複数のスイッチをオンとして切換部（５）でフ
    ラット電圧の内部回路に供給する状態で１次試験を行な
    い、 上記切換指示部（３）の第１スイッチ（７ａ）をオフと
    して切換部（５）でバーンイン電圧を内部回路に供給す
    る状態でバーンイン試験を行ない、 上記切換指示部（３）の第２スイッチ（７ｂ）をオフと
    して切換部（５）でフラット電圧を内部回路に供給する
    状態で最終試験を行なうことを特徴とする試験方法。
  10. 【請求項１０】 前記第１スイッチ（７ａ）はヒューズ
    （５０）であってウエハ上で切断することを特徴とする
    請求項９記載の試験方法。
  11. 【請求項１１】 前記第２スイッチ（７ｂ）は電気的に
    切断するヒューズ（６０）であって半導体装置をパッケ
    ージした状態で切断することを特徴とする請求項９記載
    の試験方法。
  12. 【請求項１２】 前記第１，第２スイッチ（７ａ，７
    ｂ）の少なくともいずれか一方はイレーザブルプログラ
    マブルＲＯＭであって書き込みによってオフすることを
    特徴とする請求項９記載の試験方法。
JP6049498A 1994-03-18 1994-03-18 半導体装置及びその試験方法 Pending JPH07260874A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6049498A JPH07260874A (ja) 1994-03-18 1994-03-18 半導体装置及びその試験方法
US08/906,143 US5909142A (en) 1994-03-18 1997-08-05 Semiconductor integrated circuit device having burn-in test capability and method for using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6049498A JPH07260874A (ja) 1994-03-18 1994-03-18 半導体装置及びその試験方法

Publications (1)

Publication Number Publication Date
JPH07260874A true JPH07260874A (ja) 1995-10-13

Family

ID=12832816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6049498A Pending JPH07260874A (ja) 1994-03-18 1994-03-18 半導体装置及びその試験方法

Country Status (2)

Country Link
US (1) US5909142A (ja)
JP (1) JPH07260874A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408818B2 (en) 2006-02-09 2008-08-05 Renesas Technology Corp. Semiconductor device undergoing defect detection test

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269296B1 (ko) * 1997-04-22 2000-10-16 윤종용 메모리집적회로의승압전원회로및승압전원의전하량제어방법
KR100268784B1 (ko) * 1997-06-26 2000-11-01 김영환 반도체 소자의 리던던트 장치
US6091287A (en) * 1998-01-23 2000-07-18 Motorola, Inc. Voltage regulator with automatic accelerated aging circuit
DE19852429C1 (de) * 1998-11-13 2000-11-23 Siemens Ag Halbleiterbaustein für Burn-In-Testanordnung
US6307423B1 (en) * 2000-05-01 2001-10-23 Xerox Corporation Programmable circuit with preview function
DE10042585C1 (de) * 2000-08-30 2002-11-14 Infineon Technologies Ag Schaltungsanordnung zur Erfassung des Stromes in einem Lasttransistor
US6847248B2 (en) * 2001-01-09 2005-01-25 Broadcom Corporation Sub-micron high input voltage tolerant input output (I/O) circuit which accommodates large power supply variations
US6859074B2 (en) * 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
US7138836B2 (en) * 2001-12-03 2006-11-21 Broadcom Corporation Hot carrier injection suppression circuit
US7064534B2 (en) * 2003-10-27 2006-06-20 Stmicroelectronics, Inc. Regulator circuitry and method
US7248102B2 (en) * 2005-01-20 2007-07-24 Infineon Technologies Ag Internal reference voltage generation for integrated circuit testing
US7443231B2 (en) * 2006-08-09 2008-10-28 Elite Semiconductor Memory Technology Inc. Low power reference voltage circuit
CN101556825B (zh) * 2009-05-20 2011-11-30 炬力集成电路设计有限公司 一种集成电路
JP5241641B2 (ja) * 2009-07-27 2013-07-17 三洋電機株式会社 半導体集積回路
JP2011060358A (ja) * 2009-09-08 2011-03-24 Elpida Memory Inc 半導体装置及びその制御方法
US8575976B2 (en) * 2009-11-23 2013-11-05 Samsung Electronics Co., Ltd. Frequency divider systems and methods thereof
JP6407071B2 (ja) * 2015-03-16 2018-10-17 株式会社東芝 電圧切替回路および電源装置
JP6610439B2 (ja) * 2016-05-31 2019-11-27 株式会社オートネットワーク技術研究所 電源装置
CN109087684B (zh) * 2018-10-16 2023-09-12 长鑫存储技术有限公司 数据通道老化电路、存储器及其老化方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1553250A (en) * 1976-08-03 1979-09-26 Nat Res Dev Unidirectional signal paths
GB1549642A (en) * 1976-08-03 1979-08-08 Nat Res Dev Inverters and logic gates employing inverters
JPH02177194A (ja) * 1988-12-28 1990-07-10 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5184031A (en) * 1990-02-08 1993-02-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US5028821A (en) * 1990-03-01 1991-07-02 Plus Logic, Inc. Programmable logic device with programmable inverters at input/output pads
US5063304A (en) * 1990-04-27 1991-11-05 Texas Instruments Incorporated Integrated circuit with improved on-chip power supply control
KR100209449B1 (ko) * 1990-05-21 1999-07-15 가나이 쓰토무 반도체 집적회로 장치
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
JP2785548B2 (ja) * 1991-10-25 1998-08-13 日本電気株式会社 半導体メモリ
EP0568294B1 (en) * 1992-04-27 1998-06-24 Fujitsu Limited Method for testing semiconductor integrated circuit
JP3071600B2 (ja) * 1993-02-26 2000-07-31 日本電気株式会社 半導体記憶装置
US5334888A (en) * 1993-04-19 1994-08-02 Intel Corporation Fast exclusive-or and exclusive-nor gates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408818B2 (en) 2006-02-09 2008-08-05 Renesas Technology Corp. Semiconductor device undergoing defect detection test

Also Published As

Publication number Publication date
US5909142A (en) 1999-06-01

Similar Documents

Publication Publication Date Title
JPH07260874A (ja) 半導体装置及びその試験方法
JP3156447B2 (ja) 半導体集積回路
KR960003372B1 (ko) 기준전류 발생회로
US7254080B2 (en) Fuse circuit and electronic circuit
US7965065B2 (en) Trimming circuit
US7376036B2 (en) Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination
US7019676B2 (en) D/A converter
US6424134B2 (en) Semiconductor integrated circuit device capable of stably generating internal voltage independent of an external power supply voltage
US8072831B2 (en) Fuse element reading circuit
US6654304B1 (en) Poly fuse trim cell
US20060097769A1 (en) Level shift circuit and semiconductor circuit device including the level shift circuit
US8587358B2 (en) Semiconductor integrated circuit including variable resistor circuit
JPH0716157B2 (ja) Ｍｏｓ大電流出力バッファ
TWI397150B (zh) 一種可將修剪導體墊置於一晶圓之切割道之修剪保險絲電路
JPH0614099B2 (ja) 能動負荷回路網
US6774703B2 (en) Semiconductor device
JP7179165B2 (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
KR100387192B1 (ko) 내부 전원 회로를 가진 반도체장치
JP2008134687A (ja) 電圧生成回路
JPH11328991A (ja) メモリ素子用アンチヒューズ安定化装置
US20050122159A1 (en) Fuse circuit with controlled fuse burn out and method thereof
KR100215761B1 (ko) 반도체 메모리장치의 레벨 쉬프트회로
JP3916623B2 (ja) Ｄ／ａコンバータ
KR100575869B1 (ko) 내부 기준 전압 발생기
JPH10336013A (ja) 入力レベル可変バッファとその調整方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020312