JPH0722185B2 - メモリ・セル配列 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リード・オンリ・メモ
リ（ＲＯＭ）集積回路に関し、特にトランジスタからな
る記憶素子（メモリ・セル）の直列かつ並列接続（直並
列接続）により構成されるメモリ・セル配列に関する。

【０００２】

【従来の技術】最近の大規模集積回路（ＬＳＩ）の発展
はめざましく、マイクロプロセッサの高性能化及び半導
体メモリの高速化，高密度化の進歩は著しい。このよう
な状況において、マイクロプロセッサ応用製品が数多く
開発され、それに伴い小型で大容量化されたＲＯＭが要
求されている。

【０００３】一般的なＲＯＭの構成は、図１に示され
る。図中の１１はアドレス信号の入力端子、１２はアド
レスバッファ、１３はアドレス列デコーダ、１４はアド
レス行デコーダ、１５はメモリ・セル・マトリクス配列
部（セル・アレー）、１６は列セレクタとセンスアンプ
部、１７は出力バッファ、１８は出力信号の出力端子で
ある。この中において、ＲＯＭチップ面積を一番占有す
る部分は、メモリ・セルから構成されるセル・アレー１
５である。ゆえに、メモリの大容量化に際し、このセル
・アレーの面積を小さくすることが要求されている。

【０００４】従来のＲＯＭは、基本的に、アドレス信号
をＲＯＭチップ内部において２分割して行選択信号と列
選択信号にデコードし、セル・アレーの行列の各交点に
配置したメモリ・セル用ＭＯＳトランジスタに固定され
た１ビツトデータを、行選択信号と列選択信号により選
択する方法がとられている。

【０００５】図２は基本的なメモリ・セル１個とコンタ
クト部１個で構成されるセル・アレーである。図の２１
は読み出し線（列線）となるメタル、２２は選択線とな
るポリシリコン、２３はコンタクト部、２４は拡散層、
２６はフイールド部であり、２５はコンタクト部を含む
メモリ・セル・サイズを示している。

【０００６】図３はコンタクト１個に対してメモリ・セ
ル２個を並列に接続した場合である。図中の３１は読み
出し線（列線）となるメタル、３２は行選択線となるポ
リシリコン、３３はコンタクト部、３４は拡散層、３６
はフィールド部であり、３５はコンタクト部を含むメモ
リ・セル・サイズを示している。

【０００７】

【発明が解決しようとする課題】ところが、図２のセル
・アレーは、メモリ・セル１個に対してコンタクト部が
１個使われるため、メモリ・セルと同数のコンタクトが
必要となりセル・アレーの面積は大きくなる。また、図
３のセル・アレーは、全体のメモリ・セル・サイズに占
めるコンタクト部の面積が、図２のセル・アレーに対し
て半分となり、図２よりはセル・アレーの面積は小さく
なる。また２個のメモリセル用トランジスタがコンタク
トに対して並列接続される構成のため、図２のものに比
べてアクセスタイムは低下しない。しかし、メモリ・セ
ルの容量数の半分の数のコンタクトが必要であり、まだ
チップの面積は大きいという欠点を有している。

【０００８】これに対して、図４はメモリ・セルがコン
タクト１個に対して直列に接続されている場合である。
図中の４１は読み出し線（列線）となるメタル、４２は
行選択線となるポリシリコン、４３はコンタクト部、４
６はフイールド部であり、４５はメモリ・セル・サイズ
を示している。この直列接続されたメモリ・セル用ＭＯ
Ｓトランジスタの直列段数は一般的には２^ｎ段（ｎ＝
１、２、３、…）となり、メモリ・セル１個の面積に対
するコンタクト部の占める面積は１／２^ｎとなる。従っ
て、直列段数を増やせばメモリ・セル・サイズに対して
コンタクト部の占める面積はほぼ無視できるようにな
り、この直列接続方式は、図３の並列接続方式に比べて
メモリ・セル・サイズが小さくなつて、大容量のＲＯＭ
を高密度に集績できる。しかし、アクセスタイムがＭＯ
Ｓトランジスタの直列段数に依存し、直列段数の増加と
共に遅くなる欠点を有している。

【０００９】本発明は、以上に述べた従来のＲＯＭの欠
点を解決し、メモリ・セル・アレーの高密度化が可能で
あつて、チップサイスも小さくでき、アクセスタイムも
遅くさせないＲＯＭのメモリ・セル配列を提供するもの
である。

【００１０】

【課題を解決するための手段】ＲＯＭのメモリ・セル配
列において、複数の記憶素子となるメモリ用トランジス
タと複数個の選択用トランジスタを直列接続してなるグ
ループを８個備え、該グループは、メモリ用トランジス
タ及び選択用トランジスタのソース・ドレインを構成す
る拡散層群を有し、該８個のグループのうち第１のグル
ープの拡散層群と、第２のグループの拡散層群とを同一
列内に配列し、第３のグループの拡散層群と、第４のグ
ループの拡散層群を同一列内に配置し、第５のグループ
の拡散層群と、第６のグループの拡散層群を同一列内に
配列し、第７のグループの拡散層群と第８のグループの
拡散層群を同一列内に配置してなり、第１、第３、第５
及び第７のグループを互いに隣接する列内に順次配置
し、第２、第４、第６及び第８のグループを互いに隣接
する列内に順次配置してなり、第１、第２、第３及び第
４のグループの該拡散層群の一端は互いに共通に形成さ
れ、第５、第６、第７及び第８のグループの該拡散層群
の一端は互いに共通に形成され、各々１つのコンタクト
部を介して共通配線に接続され、第１、第３、第５及び
第７のグループの選択用トランジスタのゲート電極は共
通接続され、更に第２、第４、第６及び第８のグループ
の選択用トランジスタのゲート電極を共通接続すること
を特徴とする。

【００１１】

【実施例】以下、図面を基に本発明の一実施例を説明す
る。

【００１２】図５は直並列型のＲＯＭセル・アレーであ
る。メモリ用トランジスタを直列に接続しグループを構
成させ、そのグループを並列に接続することを直並列型
と呼ぶ。図中の５１は読み出し線（列線）となるメタル
（共通配線）、５２，５１５は記憶素子となるメモリ・
セルＭＯＳトランジスタを選択するための行選択線とな
るポリシリコン（行選択用配線）、５３，５４は直列接
続されたメモリＭＯＳトランジスタからなるメモリセル
群を選択するための群選択線となるポリシリコン（群選
択用配線）、５５〜５９はＭＯＳトランジスタの拡散層
（実際にはゲートの下に拡散層は形成されず、それぞれ
複数の拡散層から構成される）、５１０，５１１はコン
タクト部（コンタクト・ホール）、５１２はデプレッシ
ョン型ＭＯＳトランジスタ（選択用ＭＯＳトランジス
タ）、５１３はエンハンスメント型ＭＯＳトランジスタ
（選択用ＭＯＳトランジスタ）、５１４はフィールド部
分を示している。

【００１３】図５においては、列方向に形成される拡散
層５６，５７，５８，５９と行方向に配置されるポリシ
リコン５２，５１５の交差領域にメモリ・セルＭＯＳト
ランジスタが形成され、同じく行方向に配置されるポリ
シリコン５３，５４の交差領域に選択用ＭＯＳトランジ
スタが形成される。それによって、メモリ・セルＭＯＳ
トランジスタを８個直列接続し、更に選択用ＭＯＳトラ
ンジスタを２個直列接続した４つのメモリ・セル群を形
成している。このメモリ・セル群の拡散層５６，５７，
５８，５９の一端はコンタクト部５１０で共通拡散層を
構成し、それぞれ並列に接続される。つまり、図５は４
並列８段直列接続のＲＯＭセル・アレーを２組ならべて
描いたものである。

【００１４】コンタクト５１０を介して並列に接続され
たメモリ・セル群は、群選択線５３，５４により選択さ
れる。例えば、選択用ＭＯＳトランジスタ５１２がデプ
レッション型、選択用ＭＯＳトランジスタ５１３がエン
ハンスメント型であれば、群選択線５３が選択状態にさ
れたとき、拡散層５６側の選択用ＭＯＳトランジスタ５
１３がオフであり、拡散層５７側の群選択用ＭＯＳトラ
ンジスタ５１３はオンであるから、拡散層５７側のメモ
リ・セル群が電源のソース５５と接続されて選択された
状態となる。従って、行選択線５１５と群選択線５３が
選択された場合、コンタクト５１０とは拡散層５７に接
続されるメモリ・セル群が接続される。

【００１５】次にメモリ・セル・アレーについて述べ
る。メモリ・セルを構成するＭＯＳトランジスタのチャ
ネル幅（各拡散層の幅に相等）とメタル幅は等しくなっ
ているが、コンタクト部のメタル幅はそこにコンタクト
ホールを形成するために広くしてある。従来では１個の
コンタクト部の幅に対して列方向に１つの拡散層（メモ
リ・セル群）が形成されるのみでスペース的にむだがあ
ったが、本発明のように１個のコンタクト部に対して、
列方向に２つの拡散層を形成しメモリ・セル群を配置す
るとより一層の高集積化がはかれる。

【００１６】また図５では４並列８段直列接続のメモリ
・セル（４×８個のトランジスタ）に対して１個のコン
タクト部５１０が存在しており、メモリ・セル・サイズ
に占めるコンタクトの割合はきわめて小さくなる。特
に、直列段数をさほど増やさずにメモリ・セル・サイズ
の面積を小さくできるので、アクセスタイムをさほど低
下させずに高密度化を達成することができる。

【００１７】さらに、従来例と本発明において、同容量
（メモリ・セルＭＯＳトランジスタの数が同数）のＲＯ
Ｍに必要なコンタクトの数は本発明の方が極めて少なく
なるので、セル・アレーの面積は非常に小さくでき、非
常に高密度化されたセル・アレーとなる。加えて、図４
の従来例と同一面積のＲＯＭを構成するのに必要なメモ
リ・セルの４図が１６個であれば本発明図５では８個で
あり（但し２個の選択用ＭＯＳトランジスタが加わるの
で実際は１０個）、直列段数が少なくなるためアクセス
タイムを高速化できる。

【００１８】また、本発明は１個のコンタクト部に対し
て、互いに隣接する２つの列に形成される４個のメモリ
・セル群を接続することに特徴を有している。

【００１９】比較のため、例えば１つのコンタクト部に
対して８個のメモリ・セル群を接続する構成を考えると
する。メモリセル群は４列で上下にそれぞれ形成される
から、コンタクトの形成される共通拡散層は４列分の拡
散層の幅を持つことになる。また、各メモリ・セル群に
は４個の選択用ＭＯＳトランジスタが直列接続される。
この場合、本発明に比べれば直列段数は増加し、コンタ
クト部の寄生容量は増加するため、アクセスタイムは遅
くなる。一方、面積についてはあまり小さくなるわけで
はない。従って、本発明のように２つの隣接列の４個の
メモリ・セル群を１個のコンクトに接続し、さらに隣接
する４個のメモリ・セル群と選択線を共通にすることに
より、アクセスタイムを遅くせずにセル・アレーの高密
度化を達成するための最適なメモリ・セル配列なのであ
る。

【００２０】

【発明の効果】以上に述べたように、本発明による直並
列接続のメモリ・セル・アレーを用いれば、アクセスタ
イムを遅くせずに大容量のＲＯＭセル・アレーが実現で
きる。

【図面の簡単な説明】

【図１】一般的なＲＯＭのブロック・ダイヤグラムを示
す図。

【図２】メモリ・セル１個につきコンタクト１個の基本
的なメモリ・セル・アレーを示す図。

【図３】２個のメモリ・セルが１個のコンタクトに並列
接続されるメモリ・セル・アレーを示す図。

【図４】１個のコンタクトにメモリ・セルが直列接続さ
れるメモリ・セル・アレーを示す図。

【図５】直並列型メモリ・セル・アレーを示す図。

【符号の説明】 １１‥‥‥アドレス信号の入力端子 １２‥‥‥アドレスバツフア １３‥‥‥アドレス列デコーダ １４‥‥‥アドレス行デコーダ １５‥‥‥メモリ・セル・マトリクス配列部 １６‥‥‥列セレクタとセンスアンプ部 １７‥‥‥出力バッファ １８‥‥‥出力信号の出力端子 ２１‥‥‥メタル（列線） ２２‥‥‥ポリシリコン（行選択線） ２３‥‥‥コンタクト部 ２４‥‥‥拡散層 ２５‥‥‥メモリ・セル・サイズ ２６‥‥‥フイールド ３１‥‥‥メタル（列線） ３２‥‥‥ポリシリコン（行選択線） ３３‥‥‥コンタクト部 ３４‥‥‥拡散層 ３５‥‥‥メモリ・セル・サイズ ３６‥‥‥フィールド部 ４１‥‥‥メタル（列線） ４２‥‥‥ポリシリコン（行選択線） ４３‥‥‥コンタクト部 ４４‥‥‥拡散層 ４５……メモリ・セル・サイズ ４６……フイールド部 ５１……メタル（列線） ５２，５１５……ポリシリコン（行選択線） ５３，５４‥‥‥ポリシリコン（メモリ・セル群選択
線） ５５‥‥‥拡散層（ソース側） ５６，５７，５８，５９‥‥‥拡散層 ５１０，５１１‥‥‥コンタクト部 ５１２‥‥‥デプレシヨン型ＭＯＳトランジスタ（選択
用ＭＯＳトランジスタ） ５１３‥‥‥エンハンスメント型ＭＯＳトランジスタ
（選択用ＭＯＳトランジスタ） ５１４‥‥‥フィールド部

Claims (1)

【特許請求の範囲】
1. 【請求項１】リード・オンリ・メモリ集積回路のメモリ
   ・セル配列において、 複数個の記憶素子となるメモリ用
   トランジスタと複数個の選択用トランジスタを直列接続
   してなるグループを８個備え、 該グループは、前記メモ
   リ用トランジスタ及び前記選択用トランジスタのソース
   ・ドレインを構成する拡散層群を有し、 該８個のグルー
   プのうち第１のグループの拡散層群と、第２のグループ
   の拡散層群とを同一列内に配列し、 第３のグループの拡
   散層群と、第４のグループの拡散層群を同一列内に配置
   し、 第５のグループの拡散層群と、第６のグループの拡
   散層群を同一列内に配列し、 第７のグループの拡散層群
   と、第８のグループの拡散層群を同一列内に配置してな
   り、 前記第１、第３、第５及び第７のグループを互いに
   隣接する列内に順次配置し、前記第２、第４、第６及び
   第８のグループを互いに隣接する列内に順次配置してな
   り、 前記第１、第２、第３及び第４のグループの該拡散
   層群の一端は互いに共通に形成され、前記第５、第６、
   第７及び第８のグループの該拡散層群の一端は互いに共
   通に形成され、各々１つのコンタクト部を介して共通配
   線に接続され、 前記第１、第３、第５及び第７のグルー
   プの前記選択用トランジスタのゲート電極は共通接続さ
   れ、更に前記第２、第４、第６及び第８のグループの前
   記選択用トランジスタのゲート電極は共通接続されてな
   ることを特徴とするメモリ・セル配列。