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JPH07221262A - 半導体モジュール - Google Patents

半導体モジュール

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Publication number
JPH07221262A
JPH07221262A JP6013869A JP1386994A JPH07221262A JP H07221262 A JPH07221262 A JP H07221262A JP 6013869 A JP6013869 A JP 6013869A JP 1386994 A JP1386994 A JP 1386994A JP H07221262 A JPH07221262 A JP H07221262A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
main surface
face
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6013869A
Other languages
English (en)
Inventor
Motohiro Suwa
元大 諏訪
Hiroyuki Takahashi
裕之 高橋
Chiyoshi Kamata
千代士 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP6013869A priority Critical patent/JPH07221262A/ja
Publication of JPH07221262A publication Critical patent/JPH07221262A/ja
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Abstract

(57)【要約】 【目的】 配線基板上に実装された複数の半導体チップ
間を接続する配線の長さを極限まで短くする。 【構成】 配線基板３の主面上に半田バンプ８を介して
第１の半導体チップ１をフェイスダウンボンディング
し、高さ方向に重ね合わせた複数個の金バンプ９を介し
て第１の半導体チップ１よりも外形寸法の大きい第２の
半導体チップ２を第１の半導体チップと重なるようにフ
ェイスダウンボンディングした半導体モジュールであ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体モジュールに関
し、特に、光通信などの高速ディジタル伝送分野で使用
される光送受信用モジュールなどに適用して有効な技術
に関するものである。
【０００２】
【従来の技術】近年、光通信などの高速ディジタル伝送
分野においては、１〔Gbit/s〕を超える高速伝送が主流
となっている。
【０００３】この高速伝送に使用される光送受信モジュ
ールは、通常、発光または受光素子（以下、これらを光
素子という）を形成したＩｎＰ（インジウムリン）など
の化合物半導体チップと、アンプなどの集積回路素子を
形成したＳｉ（シリコン）、ＧａＡｓ（ガリウムヒ素）
などの半導体チップとを配線基板上に実装し、これらの
半導体チップ間をワイヤで電気的に接続した構成になっ
ている。
【０００４】なお、この種の光送受信モジュールについ
ては、「アイ・イー・イー・イー(IEEE Transaction on
Components, Hybrids, and Manufacturing Technolog
y, Vol.15, No.6, (1992)」P976〜P982に記載がある。
【０００５】
【発明が解決しようとする課題】前述した従来の光送受
信モジュールは、光素子を形成した半導体チップと集積
回路素子を形成した半導体チップとの間をワイヤで接続
しているが、より一層の高速伝送を行おうとする場合
は、これらの半導体チップをフェイスダウン方式で配線
基板に実装し、ワイヤのインダクタンスの影響を排除す
る必要がある。
【０００６】上記フェイスダウン方式の代表的なものと
しては、「日本金属学会会報第２３巻第１２号（1984
年）」 P1004〜P1013 や、特開昭６２−２４９４２９号
公報などに記載されたＣＣＢ(Controlled Collaps Bond
ing)方式がある。これは、半導体チップの主面に蒸着し
た半田薄膜をリフトオフ法でパターニングして電極パッ
ド上のみに半田薄膜を残し、これを加熱溶融して電極パ
ッド上にボール状の半田バンプを形成する技術である。
【０００７】しかしながら、本発明者の検討によれば、
上記フェイスダウン方式を光送受信モジュールに適用し
た場合においても、２つの半導体チップ間を接続する配
線は、ある一定の長さ以下には短くすることができない
という問題がある。
【０００８】これは、半導体ウエハをダイシングして半
導体チップに分割する際の加工誤差を考慮すると、半田
バンプが接続される電極パッドは、半導体チップの最外
周端から少なくとも１００μｍ程度以上内側に配置する
必要があるため、２つの半導体チップ間を接続する配線
長は、少なくともこの距離の２倍以上になるからであ
る。
【０００９】一般に、高周波信号を伝送するためには、
信号伝送線路のインピーダンスを一定にしてそのインピ
ーダンスの抵抗で終端させる必要がある。ところが、光
素子の場合は抵抗値を任意に設定することができないの
で、終端抵抗を形成することができない。そのため、基
板上の配線とＧＮＤ間の容量が負荷容量となり、長い信
号伝送線路では高周波信号を伝送することが不可能とな
る。
【００１０】このように、光送受信モジュールを使って
より一層の高速伝送を行おうとする場合は、配線基板上
に実装される半導体チップ間を接続する配線の長さを極
限まで短くする必要があるが、前述したように、従来技
術においては、この配線長の短縮に限界がある。
【００１１】本発明の目的は、配線基板上に実装された
複数の半導体チップ間を接続する配線の長さを極限まで
短くすることのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】(1).本発明の半導体モジュールは、配線基
板の主面上に第１のバンプ電極を介して第１の半導体チ
ップをフェイスダウンボンディングし、前記第１のバン
プ電極よりも高さの大きい第２のバンプ電極を介して前
記第１の半導体チップよりも外形寸法の大きい第２の半
導体チップを前記第１の半導体チップと重なるようにフ
ェイスダウンボンディングしたものである。
【００１５】(2).本発明の半導体モジュールは、配線基
板の主面上に第２のバンプ電極を介して第２の半導体チ
ップをフェイスダウンボンディングし、前記第２のバン
プ電極よりも高さの小さい第１のバンプ電極を介して前
記第２の半導体チップよりも外形寸法の小さい第１の半
導体チップを前記第２の半導体チップの主面上にフェイ
スダウンボンディングしたものである。
【００１６】
【作用】前述したように、電極パッドは、ダイシング時
の加工誤差を考慮して半導体チップの最外周端から一定
以上の距離を置いて配置される。そのため、配線基板上
に２つの半導体チップを並べて配置した場合は、これら
の半導体チップ間を接続する配線長は、少なくともこの
距離の２倍以上必要となる。
【００１７】これに対し、上記した手段(1) によれば、
第１の半導体チップは、第２の半導体チップの直下に配
置されるので、これらの半導体チップ間を接続する配線
長は、２つの半導体チップを並べて配置する場合の半分
で済む。
【００１８】さらに、上記した手段(2) によれば、第１
の半導体チップをこれよりも外形寸法の大きい第２の半
導体チップの主面上にフェイスダウンボンディングする
ことにより、２つの半導体チップ間を接続する配線長を
極限まで短縮することができる。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００２０】（実施例１）図１は、本発明の一実施例で
ある半導体モジュールの断面図である。この半導体モジ
ュールは、ＧHz（ギガヘルツ）帯で動作する光送受信モ
ジュールであって、フォトダイオードを形成した第１の
半導体チップ１と、プリアンプを形成した第２の半導体
チップ２とを配線基板３の主面上に実装した構成となっ
ている。
【００２１】上記第１の半導体チップ１は、ＩｎＰ（イ
ンジウムリン）などの化合物半導体で構成されている。
また、この半導体チップ１よりも外形寸法の大きい第２
の半導体チップ２は、Ｓｉ（シリコン）またはＧａＡｓ
（ガリウムヒ素）で構成されている。
【００２２】これらの半導体チップ１，２を実装する配
線基板３は、セラミックで構成されており、その主面お
よび裏面には配線４，５が形成されている。また、この
配線基板３の一部には、配線４，５間を接続するスルー
ホール６と、フォトダイオード（半導体チップ１）に供
給する信号光を通過させるための開孔７が設けられてい
る。
【００２３】本実施例の光送受信モジュールは、フォト
ダイオードを形成した第１の半導体チップ１を配線基板
３上にフェイスダウンボンディングすると共に、この半
導体チップ１よりも外形寸法の大きい第２の半導体チッ
プ２を第１の半導体チップ１と重なるように配置して配
線基板３上にフェイスダウンボンディングした点に特徴
がある。
【００２４】上記第１の半導体チップ１は、その主面上
に形成した半田バンプ８を介して配線基板３の配線４上
に接続されており、第２の半導体チップ２は、その主面
上に形成した金（Ａｕ）バンプ９を介して配線基板３の
配線４上に接続されている。この場合、第２の半導体チ
ップ２の金バンプ９は、少なくとも第１の半導体チップ
１の厚さと半田バンプ８の高さを合わせた以上の高さを
必要とするため、複数個（図１に示す例では３個）の金
バンプ９を高さ方向に重ね合わせた構成になっている。
【００２５】次に、上記光送受信モジュールの製造方法
の一例を説明する。
【００２６】まず、図２に示すように、配線基板３の配
線４上に金バンプ９を接合する。この金バンプ９の接合
は、加熱、超音波またはこれらを併用した周知のボール
ボンディング法で行う。
【００２７】次に、図３に示すように、底面を平坦に加
工したツール１０を金バンプ９に圧着し、すべての金バ
ンプ９を一括して平坦化する。この平坦化処理により、
配線基板３の反り、うねりなどが吸収されるので、すべ
ての金バンプ９の上端の高さを均一に揃えることができ
る（図４）。なお、配線基板３の反りやうねりが大き
く、金バンプ９一段ではこれらを吸収出来ない場合は、
金バンプ９を二段に重ねてもよい。
【００２８】一方、上記の工程と並行して、図５に示す
ように、第１の半導体チップ１の主面の電極パッド（図
示せず）上に周知の方法で半田バンプ８を形成する。こ
の半田バンプ８は、その高さが小さい方が好ましいの
で、リフロー方式によるボンディングが可能な鉛（Ｐ
ｂ）／錫（Ｓｎ）合金などの低融点半田材料を用いて構
成する。これに対し、図６に示すように、第２の半導体
チップ２の主面の電極パッド（図示せず）上には、周知
のボールボンディング法で金バンプ９を二段重ねて形成
する。
【００２９】次に、図７に示すように、配線基板３の主
面上に第１の半導体チップ１を重ね合わせ、配線４上の
所定の位置に半田バンプ８を位置決めした後、半田バン
プ８の溶融温度以上に加熱した雰囲気中で半田バンプ８
をリフローさせることにより、半導体チップ１を配線基
板３の主面上にフェイスダウンボンディングする。
【００３０】次に、図８に示すように、第２の半導体チ
ップ２を第１の半導体チップ１と重なり合うように配置
し、配線基板３側の金バンプ９と半導体チップ２側の金
バンプ９とを熱圧着法で接合することにより、前記図１
に示す光送受信モジュールが完成する。図９は、上述し
た製造方法のフロー図である。
【００３１】本実施例によれば、第１の半導体チップ１
と第２の半導体チップ２を上下方向に重ね合わせて配置
することにより、これらを平面上に並べて配置する場合
に比べて、半導体チップ１の半田バンプ８と半導体チッ
プ２の金バンプ９とを接続する配線４の長さを短くする
ことができる。これにより、配線４に加わる負荷容量を
小さくすることができるので、より一層の高速伝送を行
うことが可能な光送受信モジュールを提供することがで
きる。
【００３２】また、本実施例によれば、第１の半導体チ
ップ１と第２の半導体チップ２を上下方向に重ね合わせ
て配置することにより、これらを平面上に並べて配置す
る場合よりも実装密度が向上した光送受信モジュールを
提供することができる。
【００３３】（実施例２）図１０は、本実施例の光送受
信モジュールの断面図である。前記実施例１の光送受信
モジュールは、フォトダイオードを形成した第１の半導
体チップ１と、プリアンプを形成した第２の半導体チッ
プ２とを配線基板３の主面上にフェイスダウンボンディ
ングした構成になっていたが、本実施例の光送受信モジ
ュールは、プリアンプを形成した第２の半導体チップ２
を配線基板３の主面上にフェイスダウンボンディング
し、フォトダイオードを形成した第１の半導体チップ１
をこの半導体チップ２の主面上にフェイスダウンボンデ
ィングした構成になっている。
【００３４】本実施例の光送受信モジュールは、一例と
して次のような方法で製造することができる。
【００３５】まず、図１１に示すように、配線基板３の
配線４上に金バンプ９を接合する。この金バンプ９の接
合は、前記実施例１と同様、加熱、超音波またはこれら
を併用した周知のボールボンディング法で行う。
【００３６】次に、図１２に示すように、底面を平坦に
加工したツール１０を金バンプ９に圧着し、すべての金
バンプ９を一括して平坦化することにより、すべての金
バンプ９の上端の高さを均一に揃える（図１３）。な
お、配線基板３の反りやうねりが大きく、金バンプ９一
段ではこれらを吸収出来ない場合は、前記実施例１と同
様、金バンプ９を二段またはそれ以上に重ねてもよい。
【００３７】一方、上記の工程と並行して、図１４に示
すように、第１の半導体チップ１の主面の電極パッド
（図示せず）上に周知の方法で半田バンプ８を形成す
る。この半田バンプ８は、その高さが小さい方が好まし
いので、リフロー方式によるボンディングが可能な金
（Ａｕ）／錫（Ｓｎ）共晶合金などの低融点半田材料を
用いて構成する。
【００３８】次に、図１５に示すように、第１の半導体
チップ１の半田バンプ８を第２の半導体チップ２の主面
の電極パッド（図示せず）上に位置決めし、この半田バ
ンプ８の溶融温度以上に加熱した雰囲気中で半田バンプ
８をリフローさせることにより、半導体チップ１を半導
体チップ２の主面上にフェイスダウンボンディングす
る。
【００３９】次に、図１６に示すように、第２の半導体
チップ２の主面の電極パッド上に周知のボールボンディ
ング法で金バンプ９を二段重ねて形成する。なお、第２
の半導体チップ２の電極パッド上に金バンプ９を形成し
た後、第１の半導体チップ１を第２の半導体チップ２の
主面上にフェイスダウンボンディングしてもよい。
【００４０】次に、図１７に示すように、配線基板３の
主面上に第２の半導体チップ２を重ね合わせ、配線基板
３側の金バンプ９と半導体チップ２側の金バンプ９とを
熱圧着法で接合することにより、前記図１０に示す光送
受信モジュールが完成する。図１８は、上述した製造方
法のフロー図である。
【００４１】本実施例によれば、第１の半導体チップ１
を第２の半導体チップ２の主面上にフェイスダウンボン
ディングして両者をダイレクトに接続することにより、
半導体チップ１，２間を接続する配線長を電極パッドの
大きさ（約１００μｍ）程度まで短縮することができる
ので、この配線に加わる負荷容量を極限まで小さくする
ことができ、より一層の高速伝送を行うことが可能な光
送受信モジュールを提供することができる。
【００４２】また、本実施例によれば、前記実施例１と
同様、第１の半導体チップ１と第２の半導体チップ２を
平面上に並べて配置する場合よりも実装密度が向上した
光送受信モジュールを提供することができる。
【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４４】前記実施例では、本発明を光送受信モジュ
ールに適用した場合について説明したが、これに限定さ
れるものではなく、外形寸法の異なる２個またはそれ以
上の半導体チップを配線基板上に実装する各種半導体モ
ジュールに適用することができる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】本発明によれば、半導体チップ間を接続す
る配線長を極限まで短縮することができるので、この配
線に加わる負荷容量を小さくすることができ、高速伝送
特性の向上した半導体モジュールを提供することができ
る。
【００４７】また、本発明によれば、実装密度の向上し
た半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体モジュールの断
面図である。
【図２】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図３】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図４】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図５】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図６】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図７】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図８】本発明の一実施例である半導体モジュールの製
造方法を示す断面図である。
【図９】本発明の一実施例である半導体モジュールの製
造方法を示すフロー図である。
【図１０】本発明の他の実施例である半導体モジュール
の断面図である。
【図１１】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１２】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１３】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１４】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１５】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１６】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１７】本発明の他の実施例である半導体モジュール
の製造方法を示す断面図である。
【図１８】本発明の他の実施例である半導体モジュール
の製造方法を示すフロー図である。
【符号の説明】
１ 半導体チップ ２ 半導体チップ ３ 配線基板 ４ 配線 ５ 配線 ６ スルーホール ７ 開孔 ８ 半田バンプ ９ 金バンプ １０ ツール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/52

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 配線基板の主面上に第１のバンプ電極を
    介して第１の半導体チップをフェイスダウンボンディン
    グし、前記第１のバンプ電極よりも高さの大きい第２の
    バンプ電極を介して前記第１の半導体チップよりも外形
    寸法の大きい第２の半導体チップを前記第１の半導体チ
    ップと重なるようにフェイスダウンボンディングしたこ
    とを特徴とする半導体モジュール。
  2. 【請求項２】 前記第２のバンプ電極は、高さ方向に重
    ね合わせた複数個のバンプ電極により構成されているこ
    とを特徴とする請求項１記載の半導体モジュール。
  3. 【請求項３】 前記第１の半導体チップは、前記配線基
    板の主面上に形成された配線上にリフロー方式でフェイ
    スダウンボンディングされ、前記第２の半導体チップ
    は、前記配線基板の主面上に形成された配線上に熱圧着
    方式でフェイスダウンボンディングされていることを特
    徴とする請求項１または２記載の半導体モジュール。
  4. 【請求項４】 前記第１の半導体チップの主面には発光
    または受光素子が形成され、前記第２の半導体チップの
    主面には集積回路素子が形成されていることを特徴とす
    る請求項１、２または３記載の半導体モジュール。
  5. 【請求項５】 配線基板の主面上に第２のバンプ電極を
    介して第２の半導体チップをフェイスダウンボンディン
    グし、前記第２のバンプ電極よりも高さの小さい第１の
    バンプ電極を介して前記第２の半導体チップよりも外形
    寸法の小さい第１の半導体チップを前記第２の半導体チ
    ップの主面上にフェイスダウンボンディングしたことを
    特徴とする半導体モジュール。
  6. 【請求項６】 前記第２の半導体チップは、前記配線基
    板の主面上に形成された配線上に熱圧着方式でフェイス
    ダウンボンディングされ、前記第１の半導体チップは、
    前記第２の半導体チップの主面上にリフロー方式でフェ
    イスダウンボンディングされていることを特徴とする請
    求項５記載の半導体モジュール。
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