JPH07211082A

JPH07211082A - 半導体記憶装置

Info

Publication number: JPH07211082A
Application number: JP6299286A
Authority: JP
Inventors: Koichiro Ishibashi; 孝一郎石橋; Kunihiro Komiyaji; 邦広小宮路; Kiyotsugu Ueda; 清嗣植田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-03
Filing date: 1994-12-02
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】半導体記憶装置において、製造時のバラツキ
に影響されず、高速なデータの増幅を実現する。【構成】差動増幅器１０、１１の電圧負帰還により共
通データ線対８、９の電位を基準電圧Ｖrefに設定し
て、共通データ線対８、９の信号振幅を小さくする。メ
モリセル１からの電流ΔＩは負帰還ループ内のトランジ
スタ４１、４２により電圧に変換される。【効果】差動増幅器にバラツキ、オフセット電圧があ
っても、共通データ線対８、９の信号振幅を小さくで
き、低消費電力で高速のデータ増幅を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特にデータ線の信号振幅を小さくし、メモリセルのデー
タを高速に読み出すことができる半導体記憶装置に関す
る。

【０００２】

【従来の技術】メモリセルに蓄積されているデータを高
速に読み出す従来の半導体記憶装置としては、1992 ア
イ・イー・イー・イーインターナショナルソリッド
ステートサーキットコンファランス、ダイジェスト
オブテクニカルペーパーズ、２０８頁から２０９頁(1
992 IEEE International Solid State Circuit Confere
nce, Digest of Technical Papers, pp.208-209)が知ら
れている。

【０００３】

【発明が解決しようとする課題】２本、すなわち１対の
データ線を持つ半導体記憶装置のデータ読み出し時間の
高速化の為には、一般にデータ線対の信号振幅を小さく
することが有効である。データ線対の信号振幅をΔＶ、
データ線の寄生容量をＣ、データ線を駆動するトランジ
スタの電流をＩとすると、データ線の電位を変えるまで
の時間ｔは次式で与えられる。ｔ＝ＣΔＶ／Ｉ従って、信号振幅ΔＶを小さくすることによって時間ｔ
が小さくなり、高速動作が可能になる。上記従来の技術
においては、データ線の信号振幅を小さくするためにメ
モリセルの電流をセンスアンプに導入し、その電流をセ
ンスアンプ内で電圧に変換するいわゆる電流センス型の
センスアンプを用いていた。

【０００４】上記従来例は、半導体記憶装置の高速動作
をある程度実現する上で有効であると言える。しかし、
詳しい検討の結果、上記従来例には以下に示す理由でよ
りいっそうの高速化に限界があることがわかった。すな
わち、上記従来例のセンスアンプにおいては、センスア
ンプを構成しているＭＯＳＦＥＴの特性がばらつき、セ
ンスアンプのオフセット電圧が大きくなった場合に遅延
時間が増加する。例えば、センスアンプを構成している
一対のＰチャネルＭＯＳＦＥＴのしきい値電圧が異なっ
ていた場合には、増幅の遅延時間が大幅に増加する。例
えば２０ｍＶのしきい値電圧の差では遅延時間が約２ｎ
ｓ増加し、さらに５０ｍＶ以上のしきい値電圧差では動
作もしなくなる。通常二つのＭＯＳＦＥＴのしきい値電
圧が完全に一致することはなく、平均で２０ｍＶ程の差
を生じる。従って、従来のセンスアンプでは、しきい値
電圧の差による遅延時間の増加を回避することは困難で
ある。すなわち、上記従来のセンスアンプは理想的なし
きい値電圧差のない時にはデータ線の振幅を小さくして
高速な増幅を実現できるが、オフセット電圧が大きい場
合にはかえって遅延時間が増大してしまう問題があっ
た。

【０００５】本発明の目的は上記従来例の問題点を解決
し、センスアンプのＭＯＳＦＥＴのしきい値電圧、オフ
セット電圧の影響なくし、データ線の信号振幅を小さく
することによってメモリセルに蓄積されている情報を高
速に増幅することを可能にすることである。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施形態(図２参照)によれば、メモリ
セル(１)のデータ線対(２，３)はセレクタスイッチ
(６，７)を通して共通データ線対(８，９)に接続され、
この共通データ線対(８，９)は二つのセンス用ＭＯＳＦ
ＥＴ(４１，４２)のドレインに接続されており、この二
つのセンス用ＭＯＳＦＥＴ(４１，４２)のゲート電極は
それぞれ共通データ線対(８，９)の電位を設定するため
の差動増幅器(１０，１１)の出力端子に接続され、この
二つの差動増幅器(１０，１１)の反転入力端子(−)には
基準電圧(Ｖref)が入力され、この二つの差動増幅器(１
０，１１)の非反転入力端子(＋)には共通データ線対
(８，９)が接続されている。また、本実施形態によれ
ば、差動増幅器(１０，１１)の非反転入力端子(＋)に入
力されている基準電圧(Ｖref)が電源電圧(Ｖcc)とその
電圧からセンス用ＭＯＳＦＥＴ(４１，４２)のしきい値
電圧(Ｖth)を引いた値より大きくする。すなわち、Ｖcc−Ｖth＜Ｖref の条件が満たされ、その結果センス用ＭＯＳＦＥＴ(４
１，４２)は飽和領域で動作することを特徴とするもの
である。すなわち、ドレイン電圧の変動によってドレイ
ンコンダクタンスが変動しない領域でセンス用ＭＯＳＦ
ＥＴ(４１，４２)が動作することにより、差動増幅器
(１０，１１)のオフセット電圧に依存せずにメモリセル
(１)の電流(ΔＩ)を電圧に変換することが可能となる。
上記の条件はセンス用ＭＯＳＦＥＴ(４１，４２)のゲー
ト電圧の最大値(すなわち差動増幅器(１０，１１)の最
大出力値Ｖcc)からしきい値電圧(Ｖth)を引いた値(Ｖcc
−Ｖth)がセンス用ＭＯＳＦＥＴ(４１，４２)のドレイ
ン・ソース間電圧Ｖ_DS(Ｖref)より大きく、その結果、
センス用ＭＯＳＦＥＴ(４１，４２)が飽和領域すなわち
五極管領域で動作すると言う条件から導かれる。

【０００７】

【作用】本発明の代表的な実施形態(図２)では、差動増
幅器(１０，１１)とセンス用のＭＯＳＦＥＴ(４１，４
２)でフィードバック回路を形成しており、共通データ
線対の(８，９)の電位が基準電圧(Ｖref)と同じ値に固
定になるようにセンス用のＭＯＳＦＥＴ(４１，４２)の
ゲート電圧が制御される。従って、共通データ線対
(８，９)の電位は共に基準電圧(Ｖref)に近い値に維持
されるようになり、その電位差を極めて小さくすること
ができるので、遅延時間を小さくするのに効果がある。

【０００８】次に、差動増幅器(１０，１１)のオフセッ
ト電圧に依存せずメモリセル(１)の電流(ΔＩ)に比例し
て電圧に変換できる作用を説明する。図２においてメモ
リセル(１)に電流(ΔＩ)が流れていない状態でのデータ
線対(２，３)及び共通データ線対(８，９)及びセンス用
ＭＯＳＦＥＴ(４１，４２)に流れる電流をＩoとする。
ワード線(３２)が選択されメモリセル(１)に電流がΔＩ
が流れると、データ線(２)及び共通データ線(８)及びセ
ンス用ＭＯＳＦＥＴ(４１)に流れる電流がＩo−ΔＩに
変化する。ＭＯＳＦＥＴ(４１，４２)のコンダクタンス
をβ₄₁、β₄₂、ゲート電圧をＶ１(Ｖ_GS41)，Ｖ２(Ｖ
_GS42)、しきい値電圧Ｖth₄₁、Ｖth₄₂、差動増幅器(１
０，１１)のオフセット電圧をＶoff₁₀、Ｖoff₂₀とする
と、共通データ線対(８，９)の電位、すなわちＭＯＳＦ
ＥＴ(４１，４２)のドレイン・ソース間電圧はそれぞれ
Ｖref＋Ｖoff₁₀、Ｖref＋Ｖoff₂₀となる。この時、上述
のようにＭＯＳＦＥＴ(４１，４２)は飽和領域すなわち
五極管領域で動作するため、それぞれのドレイン電流
は、ドレイン・ソース間電圧Ｖref＋Ｖoff₁₀、Ｖref＋
Ｖoff₂₀に依存せずに次式で与えられる。

【０００９】

【数１】

【００１０】

【数２】

【００１１】従って、ＭＯＳＦＥＴ(４１，４２)のゲー
ト電圧をＶ１(＝Ｖ_GS41)，Ｖ２(＝Ｖ_GS42)は、それぞれ
次式で与えられる。

【００１２】

【数３】

【００１３】

【数４】

【００１４】ＭＯＳＦＥＴ４１のチャネル長Ｌ、チャネ
ル幅ＷがＭＯＳＦＥＴ４２のチャネル長Ｌ、チャネル幅
Ｗと高精度で一致するようにＭＯＳＦＥＴ(４１，４２)
を製造すると、ＭＯＳＦＥＴ(４１，４２)のコンダクタ
ンスβ₄₁、β₄₂も高精度で一致するようになり、またＭ
ＯＳＦＥＴ(４１，４２)のしきい値の差電圧Ｖth₄₂−Ｖ
th₄₁の値よりも、メモリセル(１)の電流(ΔＩ)によるＭ
ＯＳＦＥＴ４１のゲート・ソース間電圧の変化√(２Δ
Ｉ／β）が大きくなるようにＭＯＳＦＥＴ(４１，４２)
のコンダクタンスβ₄₁、β₄₂＝βを十分小さな値に設定
すれば次式が得られる。

【００１５】

【数５】

【００１６】このように、メモリセル(１)の電流(ΔＩ)
により、ＭＯＳＦＥＴ４１、４２のゲート・ソース間電
圧の差電圧Ｖ２−Ｖ１が生じる。さらに、この差電圧Ｖ
２−Ｖ１は、次段の差動増幅器(４５)によって増幅され
ることができる。従って、本発明の代表的な実施形態
(図２)によれば、センスアンプのＭＯＳＦＥＴのしきい
値電圧、オフセット電圧の影響なくし、共通データ線対
の信号振幅を小さくでき、メモリセルに蓄積されている
情報を高速に増幅することが可能となる。本発明のその
他の目的と特徴は、以下の実施例から明らかとなろう。

【００１７】

【実施例】図１は本発明の差動増幅器による共通データ
線対の信号振幅を低減する効果の原理を説明するための
回路図である。図１において１はメモリセル、３１は電
源端子、３２はワード線、２及び３はデータ線対、４及
び５はデータ線対２、３の負荷であるＰチャネルＭＯＳ
ＦＥＴ、６及び７はセレクタスイッチであるＰチャネル
ＭＯＳＦＥＴ、８及び９は共通データ線対、１０及び１
１は共通データ線対８、９の電位を設定しその信号振幅
を低減するための差動増幅器、２３及び２４はメモリセ
ル１の負荷素子、２５及び２６は転送ＭＯＳＦＥＴ、２
７及び２８は駆動ＭＯＳＦＥＴ、２９及び３０はメモリ
セルの蓄積ノードである。図１の本例においては、デー
タ線対(２、３)はセレクタ(６、７)を通して共通データ
線対(８、９)に接続され、共通データ線対(８、９)は差
動増幅器(１０、１１)の出力端子に接続されており、こ
の出力端子が差動増幅器(１０、１１)の反転入力端子
(−)に接続され、差動増幅器(１０、１１)の非反転入力
端子(＋)に基準電圧(Ｖref)が印加されることによって
フィードバック回路を形成している。すなわち、共通デ
ータ線対(８、９)は差動増幅器(１０、１１)を用いたい
わゆるヴォルテージフォロワ回路の出力端子になってた
め、共通データ線対(８、９)の電位を差動増幅器(１
０、１１)の非反転入力端子(＋)に印加されている基準
電圧(Ｖref)と同じ値に固定することができる。従っ
て、共通データ線対(８、９)及びデータ線(２、３)の信
号振幅を極めてすることができる。一方、図１の本例で
は差動増幅器(１０、１１)の非反転入力端子(＋)に印加
された基準電圧(Ｖref)がメモリセル(１)のワード線(３
２)の選択状態の電圧(Ｖｗ)から転送ＭＯＳＦＥＴ(２
５、２６)のしきい値電圧(Ｖth)を引いた値よりも大き
い値に設定されている。すなわち、次の不等式を満足し
ている。Ｖｗ−Ｖth＜Ｖref このことにより、差動増幅器(１０、１１)の非反転入力
端子(＋)に印加された基準電圧(Ｖref)をＶｗ−Ｖthよ
りも大きい値にすることによって、データ線対(２、３)
の電位をＶｗ−Ｖthよりも大きい値にすることができ
る。例えばメモリセル(１)内の蓄積ノード(３０)が”Ｈ
(ハイレベル)”の電圧で情報が蓄積されている時、転送
ＭＯＳＦＥＴ(２６)のゲート電極であるワード線(３２)
が選択されてＶｗの値になっても、ソース電極になるデ
ータ線(３)の電位が基準電圧(Ｖref＞Ｖ_W−Ｖth)と同じ
条件に保たれている場合はゲート・ソース間電圧はしき
い値電圧以下になる。従って、転送ＭＯＳＦＥＴ(２６)
は導通状態にならない。この場合に、転送ＭＯＳＦＥＴ
(２６)を通してメモリセル内のＨレベルの蓄積ノード
(３０)に蓄積されている信号電圧がデータ線に流れるこ
とがない。従って、メモリセル(１)内に蓄積ノード(３
０)に蓄積されている信号電圧が下降して動作余裕を損
なったり、アルファ線によるソフトエラーに対して弱く
なることがなくなる特徴がある。しかし、図１の本例で
は、メモリセル(１)からの電流に比例した電圧を取り出
すことができないので、以下の実施例ではこの点を説明
する。

【００１８】図２は本発明の第１の実施例で本発明をス
タティック型のメモリセル１(図１参照)を持つ半導体記
憶装置(例えばスタティック型ランダムアクセスメモリ)
に適用した回路図である。この図２の基本的な構成と動
作とは、既に説明済みであるので、重複説明を避けるた
め、先に説明してない点のみを下記に説明する。図２で
は、電源電圧端子３１とデータ線対２、３の間にはデー
タ線負荷としてのＰチャネルＭＯＳＦＥＴ４、５が接続
され、データ線対２、３はセレクタスイッチ６、７を介
して共通データ線対８、９に接続されている。図示して
いないが、同様に複数のデータ線対が複数のセレクタス
イッチを介して共通データ線対８、９に接続されてい
る。尚、図１の例と同様に、図２の実施例でも差動増幅
器(１０、１１)の反転入力端子(−)に印加された基準電
圧(Ｖref)がメモリセル(１)のワード線(３２)の選択状
態の電圧(Ｖｗ)からメモリセル(１)の転送ＭＯＳＦＥＴ
(２５、２６)のしきい値電圧(Ｖth)を引いた値よりも大
きい値に設定されている。その結果、メモリセル(１)内
にハイレベルの蓄積ノード(３０)に蓄積されている信号
電圧が下降して動作余裕を損なったり、アルファ線によ
るソフトエラーに対して弱くなることがない。二つの差
動増幅器１０、１１は複数のＭＯＳＦＥＴによって構成
され、基準電圧(Ｖref)の設定により飽和領域で動作す
るセンス用のＮチャネルＭＯＳＦＥＴ４１、４２のチャ
ネル長Ｌ、チャネル幅Ｗは互いに等しく設定され、その
コンダクタンスβは極めて小さく設定される。その結
果、センス用のＮチャネルＭＯＳＦＥＴ４１、４２の上
述の式５で示されるように、メモリセル(１)からの電流
(ΔＩ)に比例した電圧を取り出すことができる。すなわ
ち、上述の式５に示されるように、センス用のＮチャネ
ルＭＯＳＦＥＴ４１、４２のドレイン電圧Ｖ_DS41，Ｖ
_DS42は差動増幅器１０、１１で構成するフィードバック
回路により基準電圧(Ｖref)に固定されており、それぞ
れ異なったドレイン電流Ｉｏ−ΔＩ(Ｉ_DS41)、Ｉｏ(Ｉ
_DS42)が流れる。従って、ＮチャネルＭＯＳＦＥＴ４
１、４２のゲート電圧Ｖ１(Ｖ_GS41)、Ｖ２(Ｖ_GS42)はそ
れらのコンダクタンスとドレイン電流の差分(ΔＩ)とに
応じた電位差を生ずることになる。ここで、Ｎチャネル
ＭＯＳＦＥＴ４１、４２のコンダクタンスβを極めて小
さく設定すると、上述の式からも明らかなように、ドレ
イン電流(Ｉ_DS41、Ｉ_DS42)の変化量(ΔI)に対してゲー
ト電圧Ｖ１(Ｖ_GS41)、Ｖ２(Ｖ_GS42)の変化量(ΔV)が大
きくなる。従って、ＮチャネルＭＯＳＦＥＴ４１、４２
自体の利得は減少するが差動増幅器の利得（あるいは、
出力として取り出せる電位差)は大きくなる。

【００１９】また、一般にＭＯＳＦＥＴのゲート長を大
きくするとプロセスバラツキなどによるしきい値電圧
(Ｖ_th)の変動を小さく押さえることができる。従って、
上述のようにコンダクタンスが小さくてよいＮチャネル
ＭＯＳＦＥＴ４１、４２はそのゲート長を大きくとるこ
とができ、プロセスばらつき等によるしきい値電圧(Ｖ
_th)の変動などを小さくおさえた構成とすることができ
る。反対に、差動増幅器10、11はＮチャネルＭＯＳＦＥ
Ｔ４１、４２を駆動するため比較的大きなコンダクタン
スが必要とされ、差動増幅器10、11を構成するＭＯＳＦ
ＥＴのゲート長も比較的小さくされるが、そのしきい値
電圧、オフセット電圧の影響は本願発明の構成をとるこ
とで解消できるため、コンダクタンスを十分に大きくと
ることが可能となる。

【００２０】尚、二つの差動増幅器１０、１１と二つの
センス用のＮチャネルＭＯＳＦＥＴ４１、４２によって
電圧に変換された信号は、さらに差動増幅器４５で増幅
してデータバスやデータ出力バッファに出力すれば、最
終的なデータ信号を得ることができる。

【００２１】図３は本発明の図２の第１の実施例の効果
を従来方式と比較したシミュレーション結果を示した図
である。シミュレーション条件は電源電圧を２．５Ｖ、
センスアンプ消費電流を１．１ｍＡとした。図３は本発
明の図２の第１の実施例の差動増幅器１０、１１に用い
たＰチャネルＭＯＳＦＥＴ及び従来の方式のセンスアン
プのＰチャネルＭＯＳＦＥＴのうちの１つのしきい値電
圧をそれぞれ変化させた場合の遅延時間の変化を示した
ものである。従来の方式ではしきい値電圧の変化ΔＶth
が大きくなると遅延時間が増加し、しきい値電圧の変化
が４０ｍＶよりも大きくなるとついには動作しなくな
る。それに対し、本発明の第１の実施例の方式において
はしきい値電圧が変化しても遅延時間の増加がほとんど
なく、少なくとも５０ｍＶのしきい値電圧の変化に対し
て問題なく動作している。また、共通データ線の信号振
幅も極めて小振幅にできることから、従来方式に比べて
同じ消費電力で高速に動作できることが示される。

【００２２】図４は本発明の図２の第１の実施例のより
具体的な実施例であり、差動増幅器１０、１１の内部構
成等を詳細に説明したもので、図２の実施例と特に異な
る点を以下に説明する。図４において、７０はデータ線
対２、３の電位差を縮小するためのイコライズＰチャネ
ルＭＯＳＦＥＴ、５１、５２は共通データ線対８、９の
負荷であるＰチャネルＭＯＳＦＥＴである。Ｐチャネル
ＭＯＳＦＥＴ５３、５４とＮチャネルＭＯＳＦＥＴ５
５、５６とはカレントミラー型の差動増幅器である図２
の差動増幅器１０を構成し、ＰチャネルＭＯＳＦＥＴ５
８、５９とＮチャネルＭＯＳＦＥＴ６０、６１とはカレ
ントミラー型の差動増幅器である図２の差動増幅器１１
を構成し、ＮチャネルＭＯＳＦＥＴ５７は図２の二つの
差動増幅器１０、１１に共通の定電流源を構成する。

【００２３】ＰチャネルＭＯＳＦＥＴ６５、６６とＮチ
ャネルＭＯＳＦＥＴ６７とは基準電圧発生回路を構成し
て、基準電圧Ｖrefを発生する。尚、ＰチャネルＭＯＳ
ＦＥＴ６５、６６はデプレッション型であり、そのしき
い値電圧は負である。差動対のＮチャネルＭＯＳＦＥＴ
６２、６３と定電流源のＮチャネルＭＯＳＦＥＴ６４と
は電流スイッチ型の差動増幅器を構成して、第２の共通
データ線対であるデータバス６８、６９を駆動する。こ
の図４の本実施例では、差動増幅器５３、５４、５５、
５６、５７、５８、５９、６０、６１の働きで共通デー
タ線８、９の電位差を極めて小さくできるが、セレクタ
のＭＯＳＦＥＴ６、７が抵抗として働くのでデータ線対
２、３の電位差すなわち信号振幅は共通データ線８、９
ほど電位差を小さくできない。このような場合には本実
施例のデータ線対２、３のイコライズＭＯＳＦＥＴ７０
を用いてデータ線対２、３の電位差を小さくできる。す
なわち、データ読み出しの期間(本例では書き込み制御
信号(／ＷＥ)がハイレベルで、その反転信号(ＷＥ)がロ
ウレベルの間)において、データ線イコライズ信号ＳＥ
１をロウレベルにし、ＰチャネルＭＯＳＦＥＴ７０をオ
ン状態とすることによりデータ線対２、３の電位差を小
さくすることできる。このデータ線イコライズ信号ＳＥ
１はデータ読みだし期間中にＰチャネルＭＯＳＦＥＴ70
をオン状態に制御できる信号であればよく、たとえば書
き込み制御信号(／ＷＥ)を反転させることによって形成
できる。この場合にも、本発明の特徴を損なうことはな
い。また、センスアンプ５３、５４、５５、５６、５
７、５８、５９、６０、６１とＭＯＳＦＥＴ４１，４２
とで電圧に変換された信号は、本実施例のようにＭＯＳ
ＦＥＴ６２、６３、６４で構成された電流スイッチ型の
差動増幅器で再度電流に変換してデータバス６８、６９
に出力してもよい。

【００２４】また、基準電圧発生回路を構成するＭＯＳ
ＦＥＴ６７、カレントミラー型差動増幅器の定電流源を
構成するＭＯＳＦＥＴ５７、電流スイッチ型差動増幅器
の定電流源を構成するＭＯＳＦＥＴ６４には書き込み動
作時に上記ＭＯＳＦＥＴをオフ状態にするセンスアンプ
制御信号ＳＳが入力される。このような構成とするとメ
モリへの書き込み時に、読み出しデータの増幅に用いら
れる上記差動増幅器などをオフ状態とすることができ、
書き込み時に流れる消費電流を低減することができる。
センスアンプ制御信号ＳＳは、データの書き込み期間中
にセンスアンプを非活性にできる信号であればよく、例
えばチップ選択信号(／ＣＳ)や書き込み制御信号(／Ｗ
Ｅ)から形成した信号を用いることができる。

【００２５】図５は図４のデータバス６８、６９の信号
振幅を低減する効果の原理を説明するための回路図であ
る。本例において、電流スイッチ６２、６３、６４は図
４と同一であり、図４のセンスアンプ５３、５４、５
５、５６、５７、５８、５９、６０、６１で増幅された
信号Ｄ、／Ｄを電流に変換してデータバス６８、６９に
出力する。図５においては、ボルテージフォロワ形式に
負帰還接続された差動増幅器７０、７１を用いてデータ
バス６８、６９の電位設定を行い、データバス６８、６
９の振幅を小さくしている。これによって、図１の例と
同様にデータバス６８、６９の遅延時間を小さくできる
効果がある。しかし、図５の本例では、メモリセルから
の電流に比例した電圧を取り出すことができないので、
以下ではこの点を説明する。

【００２６】図６は図４のデータバス６８、６９の信号
振幅を低減するとともにデータバス６８、６９にメモリ
セルからの電流に比例した電圧を取り出すことが可能な
回路図と動作波形を示す図であり、最終的にデータバス
６８、６９の信号をチップのデータ出力端子１１０に出
力することができる。図６において、８０、８１はデー
タバス６８、６９の電位差を縮小するためのをイコライ
ズＭＯＳＦＥＴであり、ＰチャネルＭＯＳＦＥＴ８２、
８３とＮチャネルＭＯＳＦＥＴ８４、８５、８６とはカ
レントミラー型の差動増幅器を形成するとともに、Ｎチ
ャネルＭＯＳＦＥＴ８４のドレイン・ゲート間の接続に
よってこのカレントミラー型の差動増幅器はボルテージ
フォロワとして動作する。その結果、データバス６９
は、ＰチャネルＭＯＳＦＥＴ９５、９６とＮチャネルＭ
ＯＳＦＥＴ９７とにより構成された基準電圧発生回路か
らの基準電圧とほぼ等しい電位に設定される。図４の電
流スイッチ６２、６３、６４によりデータバス６９の電
位は微小に変化する。プッシュプルバッファのＮチャネ
ルＭＯＳＦＥＴ９２はこの微小信号に応答する一方、Ｐ
チャネルＭＯＳＦＥＴ９２はこの微小信号と同相でカレ
ントミラーのＰチャネルＭＯＳＦＥＴ８２、８３のゲー
トの信号に応答し、増幅信号電圧Ｖ１を出力する。

【００２７】同様に、ＰチャネルＭＯＳＦＥＴ８７、８
８とＮチャネルＭＯＳＦＥＴ８９、９０とはカレントミ
ラー型の差動増幅器を形成するとともに、ＮチャネルＭ
ＯＳＦＥＴ９０のドレイン・ゲート間の接続によってこ
のカレントミラー型の差動増幅器はボルテージフォロワ
として動作する。その結果、データバス６８は、Ｐチャ
ネルＭＯＳＦＥＴ９５、９６とＮチャネルＭＯＳＦＥＴ
９７とにより構成された基準電圧発生回路からの基準電
圧とほぼ等しい電位に設定される。図４の電流スイッチ
６２、６３、６４によりデータバス６８の電位は微小に
変化する。プッシュプルバッファのＮチャネルＭＯＳＦ
ＥＴ９４はこの微小信号に応答する一方、ＰチャネルＭ
ＯＳＦＥＴ９３はこの微小信号と同相でカレントミラー
のＰチャネルＭＯＳＦＥＴ８７、８８のゲートの信号に
応答し、増幅信号電圧／Ｖ１を出力する。例えば、電流
スイッチ型差動増幅器のデータバス６８に接続されたＭ
ＯＳＦＥＴ６３のゲート電極がハイレベルとされた場
合、ＶｃｃからＰチャネルＭＯＳＦＥＴ８８のソース／
ドレイン経路を通りデータバス６８へと電流が流れる。
データバス６８は差動増幅器７０により基準電圧(ＶＲ
ＥＦ)と同じ電位にされているが、図４の電流スイッチ
６２、６３、６４によりデータバス６８の電位は微小に
変化する。そして、ＰチャネルＭＯＳＦＥＴ８８のゲー
ト電圧は、データバス６８の電位を基準電圧(ＶＲＥＦ)
に保とうとするために低下する。従ってＰチャネルＭＯ
ＳＦＥＴ８８のゲート電極にそのゲート電極が接続され
たＰチャネルＭＯＳＦＥＴ９３のゲート電圧も下がり、
ハイレベルの増幅信号電圧／Ｖ１を出力する。

【００２８】この増幅信号電圧Ｖ１、／Ｖ１は負荷クロ
スカップル接続の負荷ＰチャネルＭＯＳＦＥＴ９８、９
９と差動対ＮチャネルＭＯＳＦＥＴ１００、１０１と定
電流源のＮチャネルＭＯＳＦＥＴ１０２とからなる差動
増幅器で増幅された後、ＮＯＲ回路１０５、１０６、イ
ンバータ１０７を介して最終出力段のＰチャネルＭＯＳ
ＦＥＴ１０８とＮチャネルＭＯＳＦＥＴ１０９のゲート
に伝達される。また、本実施例では、データの読みだし
期間中にデータバス６８、６９をイコライズするために
ＮチャネルＭＯＳＦＥＴ８０とＰチャネルＭＯＳＦＥＴ
８１とを有している。これらＮチャネルＭＯＳＦＥＴ８
０とＰチャネルＭＯＳＦＥＴ８１はそれぞれデータバス
イコライズ信号ＳＥ２、／ＳＥ２(／ＳＥ２はＳＥ２の
反転信号)により制御される。また同様に、本実施例で
は、増幅信号電圧Ｖ１、／Ｖ１とをイコライズするため
のＮチャネルＭＯＳＦＥＴ１１２とＰチャネルＭＯＳＦ
ＥＴ１１１とを有している。ＰチャネルＭＯＳＦＥＴ１
１１とＮチャネルＭＯＳＦＥＴ１１２とはそれぞれメイ
ンアンプイコライズ信号ＳＥ３、／ＳＥ３により制御さ
れる。また同様に、本実施例では、負荷がクロスカップ
ルされた差動増幅器１１１の増幅信号電圧Ｖ２、／Ｖ２
とをイコライズするためのＮチャネルＭＯＳＦＥＴ１０
４とＰチャネルＭＯＳＦＥＴ１０３とを有し、それぞれ
メインアンプイコライズ信号ＳＥ４、／ＳＥ４により制
御される。

【００２９】図６の動作波形図でも示すようにデータバ
ス６８、６９等にイコライズをかけることによって、イ
コライズをかけずにデータを反転させるよりもいっそう
の高速化が図れる効果がある。

【００３０】また、本実施例では、差動増幅器７０、７
１、１２０の電流源であるＮチャネルＭＯＳＦＥＴ８
６、１０２を制御することにより、データの書き込み期
間中は差動増幅器７０、７１、１２０の動作を止め無駄
な消費電流を低減する構成としている。ＮチャネルＭＯ
ＳＦＥＴ８６、１０２を制御するメインアンプ制御信号
ＳＭは、データの書き込み期間中に差動増幅器７０、７
１、１２０の動作を止めることができる信号であればよ
く、データバスイコライズ信号ＳＥ２，／ＳＥ２を用い
ることもできる。

【００３１】また、動作波形で示すようにデータバス６
８、６９にＭＯＳＦＥＴ８０、８１によりイコライズを
かけるので、イコライズをかけずにデータを反転させる
よりもいっそうの高速化が図れる効果がある。

【００３２】図７は図６の実施例の効果を示し、消費電
流に対する遅延時間を動作周波数をパラメータにしてシ
ミュレーションにより求めたものである。図７に示すよ
うに、従来方式では動作周波数が高くなるほど消費電流
が大きくなる。これはデータバスの振幅が大きく、交流
電流の成分が大きいためである。これに対して、本方式
では動作周波数が高くなっても消費電流の増加はほとん
どない。従って、本方式では、電流増加を伴うことなく
動作周波数を高くできる効果がある。

【００３３】図８は、本発明のセンスアンプ、メインア
ンプを半導体記憶装置(とくに、スタティック型ランダ
ムアクセスメモリ)に適用した場合の実施例を示す。

【００３４】９０は半導体記憶装置であり、単一の半導
体基板上に形成されている。ＭＣはデータの記憶単位と
なるメモリセルであり、図１に示したようなスタティッ
ク型の記憶回路により形成される。ＭＭ１はメモリマッ
トであり、複数のメモリセルＭＣがマトリックス状に配
置されている。とくに制限されないが半導体記憶装置９
０には複数のメモリマット(ＭＭ１、ＭＭ２)が形成され
ている。

【００３５】メモリセルＭＣに記憶されている情報を読
みだす場合には、情報を読みだしたいメモリセルＭＣに
対応するＸアドレスＡｘ及びＹアドレスＡｙがＸアドレ
ス端子９１及びＹアドレス端子９２に入力される。入力
されたＸアドレスＡｘはＸアドレスバッファＸＡＤＢに
より相補アドレス信号ａｘ，／ａｘに変換されＸデコー
ダＸＤＥＣに供給される。ＸデコーダＸＤＥＣは入力さ
れた相補アドレス信号ａｘ，／ａｘをデコードし、入力
されたＸアドレスＡｘに対応して単一のワード線ＷＬを
選択する。ワード線ＷＬが選択されるとワード線ＷＬに
接続された複数のメモリセルＭＣが活性化し、それぞれ
のメモリセルＭＣが接続されているデータ線対ＤＬ，／
ＤＬにデータを出力する。複数のデータ線対ＤＬ，／Ｄ
Ｌに出力されたデータは、カラム選択回路ＹＳＥＬによ
り選択的に共通データ線対ＣＤＬ，／ＣＤＬに接続され
る。カラム選択回路ＹＳＥＬによる選択は、Ｙアドレス
端子９２に入力されたＹアドレスＡｙに対応して、Ｘア
ドレスＡｘの場合と同様にＹアドレスバッファＹＡＤ
Ｂ、ＹデコーダＹＤＥＣを通して行われる。

【００３６】共通データ線対ＣＤＬ１，／ＣＤＬ１に出
力されたデータ信号は、本発明のセンスアンプＳＡ１に
伝達され、増幅される。このセンスアンプＳＡ１は、例
えば図２に示した差動増幅器１０，１１，４５、ＭＯＳ
ＦＥＴ４１，４２で構成され、具体的には図４に示した
回路で構成される。センスアンプＳＡ１により増幅され
たデータ信号はさらにデータバスＤＢ、／ＤＢに伝達さ
れ、本発明のメインアンプＭＡによりさらに増幅され、
出力バッファＤＯＢを介して出力端子９６から半導体記
憶装置の外部に出力される。このメインアンプＭＡは例
えば図５に示した差動増幅器７０，７１で構成され、具
体的には図６に示した回路で構成される。とくに制限さ
れないが、センスアンプ(ＳＡ１，ＳＡ２)はメモリマッ
ト(ＭＭ１，ＭＭ２)毎に配置され、同じくメモリマット
(ＭＭ１，ＭＭ２)毎に配置された共通データ線対(ＣＤ
Ｌ１，／ＣＤＬ１，ＣＤＬ２，／ＣＤＬ２)に選択的に
出力されるデータ信号を増幅するように構成されてい
る。また、各センスアンプ(ＳＡ１，ＳＡ２)の出力は共
通にデータバスＤＢ，／ＤＢに接続されるように構成さ
れている。

【００３７】この半導体記憶装置では、本発明のセンス
アンプ及びメインアンプを用いているため、共通データ
線対、データバスの信号振幅を押さえることができ、高
速なデータ信号の読みだしを行うことができる。

【００３８】また、各データ線対に接続されたデータ線
イコライズ回路ＤＥＱは図４で示したように、例えばデ
ータ線対を選択的に短絡させるトランジスタ(図４の７
０)で構成される。データバスに接続されたデータバス
イコライズ回路ＤＢＥＱは例えば図６に示されたデータ
バスを選択的に短絡させるトランジスタ(図６の８０，
８１)により構成される。これら、データ線イコライズ
回路ＤＥＱ及びデータバスイコライズ回路ＤＢＥＱは、
それぞれデータ線イコライズ信号ＳＥ１，／ＳＥ１、デ
ータバスイコライズ信号ＳＥ２，／ＳＥ２により、デー
タの書き込み期間中にデータ線対ＤＬ，／ＤＬ、データ
バスＤＢ，／ＤＢをイコライズするように制御されるこ
とにより、データ読みだし時のデータ線対ＤＬ，／ＤＬ
及びデータバスＤＢ，／ＤＢの電位差を解消し、データ
信号の読みだし時間を短縮することができる。

【００３９】また、各センスアンプ(ＳＡ１，ＳＡ２)に
は、センスアンプ制御信号ＳＳが供給され、図４に示し
たようにデータ信号の書き込み期間の間センスアンプを
非活性にするよう制御される。同様に、メインアンプＭ
Ａには、メインアンプ制御信号ＳＭが供給され、図６に
示したようにデータ信号の書き込み期間の間メインアン
プを非活性にするよう制御される。

【００４０】制御回路ＣＯＮＴは、半導体記憶装置９０
の外部から供給される書き込み制御信号／ＷＥ、チップ
セレクト信号／ＣＳ、アウトプットイネーブル信号／Ｏ
Ｅ及びアドレス変化検出回路ＡＴＤの出力信号を受け、
データ線対等のイコライズを制御するデータ線イコライ
ズ信号ＳＥ１、データバスイコライズ信号ＳＥ２やセン
スアンプ等を制御するセンスアンプ制御信号ＳＳ、メイ
ンアンプ制御信号ＳＭなどの内部制御信号を発生する。
とくに制限されないが、データ線イコライズ信号ＳＥ１
は書き込み制御信号／ＷＥに基づき形成され、データバ
スイコライズ信号ＳＥ２及びセンスアンプ制御信号ＳＳ
及びメインアンプ制御信号ＳＭは書き込み制御信号／Ｗ
Ｅ及びアドレス変化検出回路ＡＴＤの出力信号に基づき
形成される。センスアンプ制御信号ＳＳに関してはは書
き込み制御信号／ＷＥ及びアドレス変化検出回路ＡＴＤ
の出力信号の他にＹアドレスをデコードして得られるマ
ット選択信号を用いて形成することもできる。なお、外
部から基準クロックが供給されるタイプのメモリでは、
ＡＴＤの出力信号に変わり基準クロック信号を用いるこ
ともできる。

【００４１】上本発明の実施例を説明したが、本発明は
上記実施例に限定されるものではなく、その技術思想の
範囲内で種々の変形が可能であることは言うまでもな
い。例えば、図９に示すようにセンス用の二つのトラン
ジスタ４１、４２はバイポーラトランジスタでも良い。
しかし、この場合には、ＮＰＮ型のバイポーラトランジ
スタ４１、４２が非飽和領域で動作するように、ベース
電位(トランジスタ４１、４２のベース・エミッタ間電
圧Ｖ_BE)がコレクタ電位(Ｖ_ref)より低くなるよう、次式
の関係に基準電圧(Ｖ_ref)を設定する必要がある。Ｖ_BE＜Ｖ_ref このようにＮＰＮ型のバイポーラトランジスタ４１、４
２が非飽和領域で動作すると、バイポーラトランジスタ
４１、４２のコレクタ電流はそれぞれ次式で与えられ
る。

【００４２】

【数６】

【００４３】

【数７】

【００４４】ただし、Ｋはボルツマン定数、Ｔは絶対温
度、Ｉｓは飽和電流である。

【００４５】従って、バイポーラトランジスタ４１、４
２のベースの差電圧は次式で与えられる。

【００４６】

【数８】

【００４７】

【発明の効果】以上説明した如く、本発明によれば、セ
ンスアンプのＭＯＳＦＥＴのしきい値電圧、オフセット
電圧の影響が小さく、データ線の信号振幅を小さくする
ことによってメモリセルに蓄積されている情報を高速に
増幅することが可能となる。

【図面の簡単な説明】

【図１】図１は本発明の差動増幅器による共通データ線
対の信号振幅を低減する効果の原理を説明するための回
路図である。

【図２】図２は本発明の第１の実施例で本発明をスタテ
ィック型のメモリセルを持つ半導体記憶装置に適用した
回路図である。

【図３】図３は本発明の図２の第１の実施例の効果を従
来方式と比較したシミュレーション結果を示した図であ
る。

【図４】図４は図２の第１の実施例のより具体的な実施
例を示す図である。

【図５】図４のデータバス６８、６９の信号振幅を低減
する効果の原理を説明するための回路図である。

【図６】図４の実施例のデータバスの信号振幅を低減す
るとともに、データバスにメモリセルからの電流に比例
した電圧を取り出すことが可能な回路図と動作波形を示
す図である。

【図７】図６の実施例の効果を示す図である。

【図８】図８は本発明を半導体記憶装置に適用した場合
の実施例を示す図である。

【図９】本発明の変形実施例による回路を示す図であ
る。

【符号の説明】

１…メモリセル、２、３…データ線対、８、９…共通デ
ータ線対、１０、１１…差動増幅器、４１、４２…ＭＯ
ＳＦＥＴ、６８、６９…データバス、１１０…出力端
子。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、上記複数のメモリセルに接続された複数のデータ線対
と、上記複数のデータ線対に接続された共通データ線対と、上記共通データ線対の一方の線にその非反転入力端子が
接続され、その反転入力端子に基準電圧が印加された第
１の差動増幅器と、上記共通データ線対の他方の線にその非反転入力端子が
接続され、その反転入力端子に上記基準電圧が印加され
た第２の差動増幅器と、上記第１の差動増幅器の出力にその入力電極が接続さ
れ、その出力電極が上記共通データ線対の上記一方の線
に接続された第１のトランジスタと、上記第２の差動増幅器の出力にその入力電極が接続さ
れ、その出力電極が上記共通データ線対の上記他方の線
に接続された第２のトランジスタとを具備したことを特
徴とする半導体記憶装置。
【請求項２】上記第１のトランジスタと上記第２のトラ
ンジスタとはＭＯＳＦＥＴであり、上記基準電圧は所定
の値に設定されることにより各ＭＯＳＦＥＴは飽和領域
で動作することを特徴とする請求項１の半導体記憶装
置。
【請求項３】上記第１のトランジスタと上記第２のトラ
ンジスタとはバイポーラトランジスタであり、上記基準
電圧は所定の値に設定されることにより各バイポーラト
ランジスタは非飽和領域で動作することを特徴とする請
求項１の半導体記憶装置。
【請求項４】上記第１のトランジスタの上記入力電極と
上記第２のトランジスタの上記入力電極とには第３の差
動増幅器の二つの入力端子が接続されてなることを特徴
とする請求項１から請求項３までのいずれかに記載の半
導体記憶装置。