JPH0719882B2 - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH0719882B2 JPH0719882B2 JP60092291A JP9229185A JPH0719882B2 JP H0719882 B2 JPH0719882 B2 JP H0719882B2 JP 60092291 A JP60092291 A JP 60092291A JP 9229185 A JP9229185 A JP 9229185A JP H0719882 B2 JPH0719882 B2 JP H0719882B2
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- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F71/00—Manufacture or treatment of devices covered by this subclass
- H10F71/121—The active layers comprising only Group IV materials
- H10F71/1221—The active layers comprising only Group IV materials comprising polycrystalline silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
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- H10F30/24—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only two potential barriers, e.g. bipolar phototransistors
- H10F30/245—Bipolar phototransistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/107—Integrated devices having multiple elements covered by H10F30/00 in a repetitive configuration, e.g. radiation detectors comprising photodiode arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F77/00—Constructional details of devices covered by this subclass
- H10F77/30—Coatings
- H10F77/306—Coatings for devices having potential barriers
- H10F77/331—Coatings for devices having potential barriers for filtering or shielding light, e.g. multicolour filters for photodetectors
- H10F77/334—Coatings for devices having potential barriers for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers or cold shields for infrared detectors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/546—Polycrystalline silicon PV cells
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体領域に光によって発生したキャリアを
蓄積し、蓄積されたキャリアに応じて出力信号を供給す
る光電変換装置に関する。
蓄積し、蓄積されたキャリアに応じて出力信号を供給す
る光電変換装置に関する。
［従来の技術］ 第５図（ａ）は、従来の光電変換装置の平面図、第５図
（ｂ）は、そのＩ−Ｉ線断面図である。ただし、光電変
換方式は特開昭60−12759号公報〜特開昭60−12765号公
報に開示されたものである。
（ｂ）は、そのＩ−Ｉ線断面図である。ただし、光電変
換方式は特開昭60−12759号公報〜特開昭60−12765号公
報に開示されたものである。
両図において、基板101上に光センサセルが形成されラ
イン状に配列されており、各光センサセルは素子分離領
域102によって隣接する光センサセルから電気的に絶縁
されている。
イン状に配列されており、各光センサセルは素子分離領
域102によって隣接する光センサセルから電気的に絶縁
されている。
各光センサセルは次のような構成を有する。
基板101上にはn-エピタキシャル領域（以下、n-領域と
する。）103が形成され、その上にｐ領域104およびn+領
域105が形成されている。ｐ領域104およびn+領域105
は、各々バイポーラトランジスタのベースおよびエミッ
タである。
する。）103が形成され、その上にｐ領域104およびn+領
域105が形成されている。ｐ領域104およびn+領域105
は、各々バイポーラトランジスタのベースおよびエミッ
タである。
このように各領域が形成されたn-領域103上には酸化膜1
06が形成され、酸化膜106上に所定の面積を有するキャ
パシタ電極107が形成されている。キャパシタ電極107は
酸化膜106を挟んでｐ領域104と対向し、キャパシタ電極
107にパルス電圧を印加することで浮遊状態にされたｐ
領域104の電位を制御する。
06が形成され、酸化膜106上に所定の面積を有するキャ
パシタ電極107が形成されている。キャパシタ電極107は
酸化膜106を挟んでｐ領域104と対向し、キャパシタ電極
107にパルス電圧を印加することで浮遊状態にされたｐ
領域104の電位を制御する。
その他に、n+領域105に接続されたエミッタ電極108、基
板101の裏面に不純物濃度の高いn+領域を介してバイポ
ーラトランジスタのコレクタに電位を与えるための電極
（図示せず。）がそれぞれ形成されている。
板101の裏面に不純物濃度の高いn+領域を介してバイポ
ーラトランジスタのコレクタに電位を与えるための電極
（図示せず。）がそれぞれ形成されている。
次に、基本的な動作を説明する。光はバイポーラトラン
ジスタのベースであるｐ領域104へ入射し、光量に対応
した電荷がｐ領域104に蓄積される（蓄積動作）。蓄積
された電荷によってベース電位は変化し、その電位変化
によってエミッタ・コレクタ間に流れる電流が制御さ
れ、入射光量に対応した電気信号を得ることができる
（読出し動作）。また、ｐ領域104に蓄積された電荷を
除去するには、エミッタ電極108を接地し、キャパシタ
電極107に正電圧のパルスを印加する（リフレッシュ動
作）。この正電圧を印加することでｐ領域104はn+領域1
05に対して順方向にバイアスされ、蓄積された電荷が除
去される。以後上記の蓄積、読出し、リフレッシュとい
う各動作が繰り返される。
ジスタのベースであるｐ領域104へ入射し、光量に対応
した電荷がｐ領域104に蓄積される（蓄積動作）。蓄積
された電荷によってベース電位は変化し、その電位変化
によってエミッタ・コレクタ間に流れる電流が制御さ
れ、入射光量に対応した電気信号を得ることができる
（読出し動作）。また、ｐ領域104に蓄積された電荷を
除去するには、エミッタ電極108を接地し、キャパシタ
電極107に正電圧のパルスを印加する（リフレッシュ動
作）。この正電圧を印加することでｐ領域104はn+領域1
05に対して順方向にバイアスされ、蓄積された電荷が除
去される。以後上記の蓄積、読出し、リフレッシュとい
う各動作が繰り返される。
要するに、ここで提案されている方式は、光入射により
発生した電荷を、ベースであるｐ領域104に蓄積し、そ
の蓄積電荷量によってエミッタ電極108とコレクタ電極1
12との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
発生した電荷を、ベースであるｐ領域104に蓄積し、そ
の蓄積電荷量によってエミッタ電極108とコレクタ電極1
12との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
また、光励起によってベースに蓄積されたホールにより
ベースに発生する電位VPは、Q/Cで与えられる。ここで
Ｑはベースに蓄積されたホールの電荷量、Ｃはベースに
接続されている容量である。この式により明白な様に、
高集積化された場合、セル・サイズの縮小と共にＱもＣ
も小さくなることになり、光励起により発生する電位VP
は、ほぼ一定に保たれることがわかる。したがって、こ
こで提案されている方式は、将来の高解像度化に対して
も有利なものであると言える。
ベースに発生する電位VPは、Q/Cで与えられる。ここで
Ｑはベースに蓄積されたホールの電荷量、Ｃはベースに
接続されている容量である。この式により明白な様に、
高集積化された場合、セル・サイズの縮小と共にＱもＣ
も小さくなることになり、光励起により発生する電位VP
は、ほぼ一定に保たれることがわかる。したがって、こ
こで提案されている方式は、将来の高解像度化に対して
も有利なものであると言える。
［発明が解決しようとする問題点］ しかしながら、上記従来の光電変換装置では、例えば２
μｍの設計ルールを適用した場合、たとえばエミッタ領
域105上のコンタクト部が２μｍの制限を受け、一つの
光センサセル当たり10μｍ以上の幅が必要となる。その
ために、たとえば1000個のセルをライン状に配列する場
合、光電変換装置自体の長さだけでも10mmに達する。こ
のような大きな装置は、歩留りを低下させるとともに、
セル間の特性のバラツキも大きくなるという問題点を有
していた。また、解像度が設計ルールによって制限さ
れ、高解像度化の達成が困難であった。
μｍの設計ルールを適用した場合、たとえばエミッタ領
域105上のコンタクト部が２μｍの制限を受け、一つの
光センサセル当たり10μｍ以上の幅が必要となる。その
ために、たとえば1000個のセルをライン状に配列する場
合、光電変換装置自体の長さだけでも10mmに達する。こ
のような大きな装置は、歩留りを低下させるとともに、
セル間の特性のバラツキも大きくなるという問題点を有
していた。また、解像度が設計ルールによって制限さ
れ、高解像度化の達成が困難であった。
［問題点を解決するための手段］ 上記従来の問題点を解決するために、本発明による光電
変換装置は、 第１導電型の共通半導体領域とPN接合を形成する為に前
記共通半導体領域と隣接して設けられた前記第１導電型
とは異なる第２導電型の個別半導体領域を有する複数の
光電変換セルを具備し、浮遊状態とされた前記個別半導
体領域に光によって発生したキャリアを蓄積し、蓄積さ
れたキャリアに応じて出力信号を供給する光電変換装置
において、 各光電変換セルの個別半導体領域はそれぞれ所定の長さ
と巾をもつ第１の部分と該第１の部分よりも大きい巾を
有し、信号を読み出す為の電極が設けられた第２の部分
とを含み、 前記複数の光電変換セルの前記第１の部分が巾方向にラ
イン状に配列されるとともに互いに隣接する前記光電変
換セルの前記第２の部分同士が長さ方向の異なる位置に
配されており、 前記第２の部分の光入射側に遮光手段を設け前記第１の
部分を受光面としたことを特徴とする。
変換装置は、 第１導電型の共通半導体領域とPN接合を形成する為に前
記共通半導体領域と隣接して設けられた前記第１導電型
とは異なる第２導電型の個別半導体領域を有する複数の
光電変換セルを具備し、浮遊状態とされた前記個別半導
体領域に光によって発生したキャリアを蓄積し、蓄積さ
れたキャリアに応じて出力信号を供給する光電変換装置
において、 各光電変換セルの個別半導体領域はそれぞれ所定の長さ
と巾をもつ第１の部分と該第１の部分よりも大きい巾を
有し、信号を読み出す為の電極が設けられた第２の部分
とを含み、 前記複数の光電変換セルの前記第１の部分が巾方向にラ
イン状に配列されるとともに互いに隣接する前記光電変
換セルの前記第２の部分同士が長さ方向の異なる位置に
配されており、 前記第２の部分の光入射側に遮光手段を設け前記第１の
部分を受光面としたことを特徴とする。
［作用］ このように構成することで、設計ルールに制限されるこ
となく装置の寸法を縮小することができ、また光電変換
特性を低下させることなく高解像度を容易に達成でき
る。
となく装置の寸法を縮小することができ、また光電変換
特性を低下させることなく高解像度を容易に達成でき
る。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。
なお、以下に説明する実施例は、第５図（ａ），（ｂ）
に示したような増幅型の光電変換セルに本発明を適用し
た場合を取り上げたが、異なる導電型の半導領域で構成
される他の光電変換セル、例えば、光ダイオードで構成
された光電変換セルに本発明を適用することもできる。
なお、以下に説明する実施例は、第５図（ａ），（ｂ）
に示したような増幅型の光電変換セルに本発明を適用し
た場合を取り上げたが、異なる導電型の半導領域で構成
される他の光電変換セル、例えば、光ダイオードで構成
された光電変換セルに本発明を適用することもできる。
第１図（ａ）は本発明による光電変換装置の第一実施例
の平面図、第１図（ｂ）はそのＢ−Ｂ線断面図、第１図
（ｃ）はそのＣ−Ｃ線断面図、第１図（ｄ）はそのＤ−
Ｄ線断面図、第１図（ｅ）はそのＥ−Ｅ線断面図であ
る。
の平面図、第１図（ｂ）はそのＢ−Ｂ線断面図、第１図
（ｃ）はそのＣ−Ｃ線断面図、第１図（ｄ）はそのＤ−
Ｄ線断面図、第１図（ｅ）はそのＥ−Ｅ線断面図であ
る。
各図において、ｎシリコン基板１上に（共通半導体領域
となる）n-エピタキシャル層２が形成され、その中に素
子分離領域６によって相互に電気的に絶縁された光セン
サセルが配列されている。
となる）n-エピタキシャル層２が形成され、その中に素
子分離領域６によって相互に電気的に絶縁された光セン
サセルが配列されている。
本実施例では、素子分離領域６を不純物拡散により形成
したが、これに限定されるものではなく、LOCOS法、LOC
OS法による酸化膜の下に不純物拡散を行なう方法、SEG
（選択エピタキシャル法）、トレンチ法（Bulk Etch）
等の公知技術により形成してもよい。
したが、これに限定されるものではなく、LOCOS法、LOC
OS法による酸化膜の下に不純物拡散を行なう方法、SEG
（選択エピタキシャル法）、トレンチ法（Bulk Etch）
等の公知技術により形成してもよい。
各光センサセルは、n-エピタキシャル層２上にバイポー
ラトランジスタの（個別半導体領域となる）ｐベース領
域３、n+エミッタ領域５、 酸化膜13を挟んで、ｐベース領域３にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン４、n+エミッタ領域５に接続しているエミッタ電極
７、 そして、ポリシリコン４に接続した電極15、図示されて
いないが基板１の裏面に不純物濃度の高いn+領域を挟ん
でバイポーラトランジスタのコレクタ電位を与えるため
のコレクタ電極、から構成されている。
ラトランジスタの（個別半導体領域となる）ｐベース領
域３、n+エミッタ領域５、 酸化膜13を挟んで、ｐベース領域３にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン４、n+エミッタ領域５に接続しているエミッタ電極
７、 そして、ポリシリコン４に接続した電極15、図示されて
いないが基板１の裏面に不純物濃度の高いn+領域を挟ん
でバイポーラトランジスタのコレクタ電位を与えるため
のコレクタ電極、から構成されている。
さらに、キャパシタ電極であるポリシリコン４およびエ
ミッタ電極７が形成された電極部は遮光層10に覆われ、
ベース領域３およびn-エピタキシャル層２で形成され電
極部より細い幅の部分が受光部となっている。
ミッタ電極７が形成された電極部は遮光層10に覆われ、
ベース領域３およびn-エピタキシャル層２で形成され電
極部より細い幅の部分が受光部となっている。
本実施例の基本動作は、すでに述べたように、まず、負
電位にバイアスされたｐベース領域３を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域３に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧を浮遊状態のエミッタ側へ読
出す（読出し動作）。また、エミッタ側を接地し、キャ
パシタ電極であるポリシリコン４に正電圧のパルスを印
加することで、ｐベース領域３に蓄積されたホールをエ
ミッタ側へ除去する（リフレッシュ動作）。蓄積されて
いたホールが除去されることで、リフレッシュ用の正電
圧パルスが立下がった時点でｐベース領域３は負電位に
バイアスされた初期状態となる。
電位にバイアスされたｐベース領域３を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域３に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧を浮遊状態のエミッタ側へ読
出す（読出し動作）。また、エミッタ側を接地し、キャ
パシタ電極であるポリシリコン４に正電圧のパルスを印
加することで、ｐベース領域３に蓄積されたホールをエ
ミッタ側へ除去する（リフレッシュ動作）。蓄積されて
いたホールが除去されることで、リフレッシュ用の正電
圧パルスが立下がった時点でｐベース領域３は負電位に
バイアスされた初期状態となる。
なお、遮光層10によって電極部を遮光したのは、以下の
理由による。
理由による。
遮光層10を設けないで蓄積動作を行う際、光によって例
えばコレクタ・ベース間（n-エピタキシャル層２・ｐベ
ース領域３間）の空乏層内で発生した電子・ホール対
は、強い電界により引かれて再結合することなく最も効
率的にベース領域３内に蓄積される。したがって、受光
部の光電変換効率は高くなっている。
えばコレクタ・ベース間（n-エピタキシャル層２・ｐベ
ース領域３間）の空乏層内で発生した電子・ホール対
は、強い電界により引かれて再結合することなく最も効
率的にベース領域３内に蓄積される。したがって、受光
部の光電変換効率は高くなっている。
一方、エミッタ領域５および素子分離領域６にて発生し
たホールは、濃度勾配でベース領域３へ向かうが、n+不
純物内では再結合率が高く、ベース領域３内に蓄積され
る効率が低い。また電極７および15をAl系の金属で形成
した場合、3000Å以上の膜厚があると光の透過率は1/10
000以下となり、ポリシリコン４も光の透過率が低いた
めに、電極の直下では光電変換効率が極めて低くなる。
たホールは、濃度勾配でベース領域３へ向かうが、n+不
純物内では再結合率が高く、ベース領域３内に蓄積され
る効率が低い。また電極７および15をAl系の金属で形成
した場合、3000Å以上の膜厚があると光の透過率は1/10
000以下となり、ポリシリコン４も光の透過率が低いた
めに、電極の直下では光電変換効率が極めて低くなる。
そこで本実施例では、第１図（ａ）に示すように、光電
変換効率の低い電極部をセルの一方の端に設け、光電変
換効率の高い受光部を電極部より狭い幅で形成し、この
ようなセルを交互にライン状に配列することで、受光部
の配列密度を大幅に向上させた。しかし、このような配
列において遮光層10を設けないと、配列密度の低い電極
部からの出力が加わり、光電変換装置の分解能が低減す
るとともに、セル間の分離ができなくなる。したがっ
て、遮光層10によって電極部を遮光することは不可欠で
ある。
変換効率の低い電極部をセルの一方の端に設け、光電変
換効率の高い受光部を電極部より狭い幅で形成し、この
ようなセルを交互にライン状に配列することで、受光部
の配列密度を大幅に向上させた。しかし、このような配
列において遮光層10を設けないと、配列密度の低い電極
部からの出力が加わり、光電変換装置の分解能が低減す
るとともに、セル間の分離ができなくなる。したがっ
て、遮光層10によって電極部を遮光することは不可欠で
ある。
第２図（ａ）〜（ｈ）は、本実施例の製造工程図であ
る。
る。
まず、第２図（ａ）に示されるように、不純物濃度１×
1015〜５×1018cm-3のｎ型シリコン基板１の裏面に、不
純物濃度１×1017〜１×1020cm-3のオーミックコンタク
ト用のn+層20をP,As又はSbの拡散によつて形成する。続
いて、n+層20上に厚さ3000〜7000Åの酸化膜21（たとえ
ばSiO2膜）をCVD法によって形成する。
1015〜５×1018cm-3のｎ型シリコン基板１の裏面に、不
純物濃度１×1017〜１×1020cm-3のオーミックコンタク
ト用のn+層20をP,As又はSbの拡散によつて形成する。続
いて、n+層20上に厚さ3000〜7000Åの酸化膜21（たとえ
ばSiO2膜）をCVD法によって形成する。
酸化膜21はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。
る際の不純物蒸気の発生を防止するものである。
次に、基板１の表面を、温度1000℃、HClを2l/min、H2
を60l/minの条件で約1.5分間エッチングした後、たとえ
ばソースガスSiH2Cl2（100％）を1.2l/min、ドーピング
ガス（H2希釈PH3、20PPM）を100cc流し、成長温度1000
℃、120〜180Torrの減圧下において、n-エピタキシャル
層２（以下、n-層２とする。）を形成する。この時の単
結晶成長速度は0.5μm/min、厚さは２〜10μｍ、そして
不純物濃度は１×1012〜1016cm-3、好ましくは1012〜10
14cm-3である［第２図（ｂ）］。
を60l/minの条件で約1.5分間エッチングした後、たとえ
ばソースガスSiH2Cl2（100％）を1.2l/min、ドーピング
ガス（H2希釈PH3、20PPM）を100cc流し、成長温度1000
℃、120〜180Torrの減圧下において、n-エピタキシャル
層２（以下、n-層２とする。）を形成する。この時の単
結晶成長速度は0.5μm/min、厚さは２〜10μｍ、そして
不純物濃度は１×1012〜1016cm-3、好ましくは1012〜10
14cm-3である［第２図（ｂ）］。
なお、n-層２の品質を向上させるためには、基板をまず
1150〜1250℃の高温処理で表面近傍から酸素を除去し、
その後800℃程度の長時間熱処理により基板内部にマイ
クロディフェクトを多数発生させ、デヌーデットゾーン
を有するイントリンシックゲッタリングの行える基板に
しておくことも極めて有効である。
1150〜1250℃の高温処理で表面近傍から酸素を除去し、
その後800℃程度の長時間熱処理により基板内部にマイ
クロディフェクトを多数発生させ、デヌーデットゾーン
を有するイントリンシックゲッタリングの行える基板に
しておくことも極めて有効である。
続いて、n-層２上に厚さ500〜1500Åのバッファ用の酸
化膜22をパイロジェネック酸化（H2＋O2）、ウェット酸
化（O2＋H2Ｏ）、スチーム酸化（N2＋H2Ｏ）又はドライ
酸化により形成する。更に、積層欠陥等のない良好な酸
化膜を得るには、800〜1000℃の温度での高圧酸化が適
している。
化膜22をパイロジェネック酸化（H2＋O2）、ウェット酸
化（O2＋H2Ｏ）、スチーム酸化（N2＋H2Ｏ）又はドライ
酸化により形成する。更に、積層欠陥等のない良好な酸
化膜を得るには、800〜1000℃の温度での高圧酸化が適
している。
酸化膜22は、ベース領域をイオン注入によって形成する
際のチャネリング防止および表面欠陥防止のために設け
られる。また、この工程でバックコートの酸化膜21は完
全に取り除かれる。
際のチャネリング防止および表面欠陥防止のために設け
られる。また、この工程でバックコートの酸化膜21は完
全に取り除かれる。
次に、レジスト23を塗布し、ベース領域となる部分を選
択的に除去する［第２図（ｃ）］。
択的に除去する［第２図（ｃ）］。
続いて、BF3を材料ガスとして生成されたB+イオン又はB
F2 +イオンをウエハへ打込む。この表面濃度は１×1015
〜５×1018cm-3、望ましくは１〜20×1016cm-3であり、
イオン注入量は７×1011〜１×1015cm-2、望ましくは１
×1012〜１×1014cm-2である。
F2 +イオンをウエハへ打込む。この表面濃度は１×1015
〜５×1018cm-3、望ましくは１〜20×1016cm-3であり、
イオン注入量は７×1011〜１×1015cm-2、望ましくは１
×1012〜１×1014cm-2である。
こうしてイオンが注入されると、レジスト23を除去した
後、1000〜1100℃、N2雰囲気で熱拡散によつてｐベース
領域３を所定の深さまで形成すると同時に、基板１の表
面に酸化膜24を厚く形成する。続いて、素子分離領域６
を形成する部分の酸化膜24を選択的に除去する［第２図
（ｄ）］。
後、1000〜1100℃、N2雰囲気で熱拡散によつてｐベース
領域３を所定の深さまで形成すると同時に、基板１の表
面に酸化膜24を厚く形成する。続いて、素子分離領域６
を形成する部分の酸化膜24を選択的に除去する［第２図
（ｄ）］。
なお、ｐベース領域３の深さは、たとえば0.6〜１μｍ
程度であるが、その深さおよび不純物濃度は以下のよう
な考えで決定される。
程度であるが、その深さおよび不純物濃度は以下のよう
な考えで決定される。
感度を上げようとすれば、ｐベース領域３の不純物濃度
を下げてベース・エミッタ間容量Cbe小さくすることが
望ましい。Cbeはほぼ次のように与えられる。
を下げてベース・エミッタ間容量Cbe小さくすることが
望ましい。Cbeはほぼ次のように与えられる。
ただし、Vbiはエミッタ・ベース間拡散電位であり、 で与えられる。ここで、εはシリコン結晶の誘電率、ND
はエミッタの不純物濃度、NAはベースのエミッタに隣接
する部分の不純物密度、niは真性キャリア濃度、Aeはベ
ース領域の面積、ｋはボルツマン定数、Ｔは絶対温度、
ｑは単位電荷量である。NAを小さくする程Cbeは小さく
なって、感度は上昇するが、NAをあまり小さくしすぎる
とベース領域が動作状態で完全に空乏化してパンチング
スルー状態になってしまうため、あまり低くはできな
い。ベース領域が完全に空乏化してパンチングスルー状
態にならない程度に設定する。
はエミッタの不純物濃度、NAはベースのエミッタに隣接
する部分の不純物密度、niは真性キャリア濃度、Aeはベ
ース領域の面積、ｋはボルツマン定数、Ｔは絶対温度、
ｑは単位電荷量である。NAを小さくする程Cbeは小さく
なって、感度は上昇するが、NAをあまり小さくしすぎる
とベース領域が動作状態で完全に空乏化してパンチング
スルー状態になってしまうため、あまり低くはできな
い。ベース領域が完全に空乏化してパンチングスルー状
態にならない程度に設定する。
なお、ベース領域３を形成する方法としては、BSGをウ
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物Ｂを所定の深さまで拡散させて形成する方法もあ
る。
次に、素子分離領域６を形成するために、ここではn+の
拡散を行う。濃度としては1017〜1021cm-3が望ましく、
方法としては、POCl3からの拡散およびイオン注入法が
あるが、今回はPOCl3を用いた方法で良い結果が得られ
た。条件は、炉温850〜1000℃、POCl3バブル用のキャリ
アガス50〜200cc/min、処理時間10〜40分である。
拡散を行う。濃度としては1017〜1021cm-3が望ましく、
方法としては、POCl3からの拡散およびイオン注入法が
あるが、今回はPOCl3を用いた方法で良い結果が得られ
た。条件は、炉温850〜1000℃、POCl3バブル用のキャリ
アガス50〜200cc/min、処理時間10〜40分である。
こうして素子分離領域６およびベース領域３が形成され
ると、更に酸化工程を通して基板１上に厚い酸化膜９を
形成する。続いて、キャパシタ電極およびエミッタ領域
を形成する部分の酸化膜９を選択的に除去し、ゲート酸
化膜13を厚さ100〜1000Å形成する［第２図（ｅ）］。
ると、更に酸化工程を通して基板１上に厚い酸化膜９を
形成する。続いて、キャパシタ電極およびエミッタ領域
を形成する部分の酸化膜９を選択的に除去し、ゲート酸
化膜13を厚さ100〜1000Å形成する［第２図（ｅ）］。
その後、Asドープのポリシリコンを（N2＋SiH4＋AsH3）
又は（H2＋SiH4＋AsH3）ガスでCVD法により堆積する。
堆積温度は550〜900℃程度、厚さは2000〜7000Åであ
る。勿論、ノンドープのポリシリコンをCVD法で堆積し
ておいて、その後As又はＰを拡散しても良い。こうして
堆積したポリシリコン膜をフォトリソグラフィ工程で部
分的にエッチング除去し、キャパシタ電極としてのポリ
シリコン４を形成する。
又は（H2＋SiH4＋AsH3）ガスでCVD法により堆積する。
堆積温度は550〜900℃程度、厚さは2000〜7000Åであ
る。勿論、ノンドープのポリシリコンをCVD法で堆積し
ておいて、その後As又はＰを拡散しても良い。こうして
堆積したポリシリコン膜をフォトリソグラフィ工程で部
分的にエッチング除去し、キャパシタ電極としてのポリ
シリコン４を形成する。
続いて、イオン注入法により、エミッタ領域を形成する
部分に酸化膜を通して、P,As等の不純物イオンを打込
み、熱処理を行うことでn+エミッタ領域５を形成する
［第２図（ｆ）］。
部分に酸化膜を通して、P,As等の不純物イオンを打込
み、熱処理を行うことでn+エミッタ領域５を形成する
［第２図（ｆ）］。
なお、ここではイオン注入法によってエミッタ領域５を
形成したが、酸化膜を除去して、その開口部にポリシリ
コン４と同時にポリシリコンを堆積させ、熱処理によっ
てポリシリコン内のＰ又はAs等の不純物をｐベース領域
３へ拡散させてn+エミッタ領域５を形成しても良い。
形成したが、酸化膜を除去して、その開口部にポリシリ
コン４と同時にポリシリコンを堆積させ、熱処理によっ
てポリシリコン内のＰ又はAs等の不純物をｐベース領域
３へ拡散させてn+エミッタ領域５を形成しても良い。
次に、厚さ3000〜7000ÅのPSG膜又はSiO2膜８を上述の
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン４およびエミッタ領
域５上にコンタクトホールを開ける。このコンタクトホ
ールに電極７および15（Al、Al−Si、Al−Cu−Si等の金
属）を真空蒸着又はスパッタリングによつて形成する
［第２図（ｇ）］。
ガス系のCVD法で堆積し、続いて、マスク合せ工程とエ
ッチング工程とによりポリシリコン４およびエミッタ領
域５上にコンタクトホールを開ける。このコンタクトホ
ールに電極７および15（Al、Al−Si、Al−Cu−Si等の金
属）を真空蒸着又はスパッタリングによつて形成する
［第２図（ｇ）］。
続いて、PSG膜又はSiO2膜等の層間絶縁膜12をCVD法で厚
さ3000〜9000Å堆積させる。さらに遮光層（たとえばAl
等）10を厚さ2800〜5000Å堆積させ、受光部の部分をエ
ッチング除去する。
さ3000〜9000Å堆積させる。さらに遮光層（たとえばAl
等）10を厚さ2800〜5000Å堆積させ、受光部の部分をエ
ッチング除去する。
続いて、パッシベーション膜11（PSG膜又はSi3N4膜等）
をCVD法によつて形成し、ウエハ裏面にコレクタ電極（A
l、Al−Si、Au等の金属）を形成して、第１図に示す光
電変換装置が完成する。
をCVD法によつて形成し、ウエハ裏面にコレクタ電極（A
l、Al−Si、Au等の金属）を形成して、第１図に示す光
電変換装置が完成する。
なお、本製造工程では、素子分離領域６にn+半導体を用
いたが、勿論これに限定されるものではなく、PNPバイ
ポーラトランジスタであればp+半導体を用いればよく、
また絶縁物で分離してもよい。
いたが、勿論これに限定されるものではなく、PNPバイ
ポーラトランジスタであればp+半導体を用いればよく、
また絶縁物で分離してもよい。
第３図は本発明の第二実施例の平面図である。同図に示
すように、受光部におけるベース領域３の広がりが第一
実施例より小さくなっている。
すように、受光部におけるベース領域３の広がりが第一
実施例より小さくなっている。
特開昭60−12759号公報に記載されているように、この
ような方式の光電変換装置において、キャパシタ電極４
に電圧Vrを印加した場合のベース電位の変動は、 で表わされる。ただし、Coxはキャパシタの容量、Cbeは
ベース・エミッタ間容量、Cbcはベース・コレクタ間容
量である。この式からわかるように、出力電圧を大きく
する意味からは、ベース・コレクタ間の空乏層容量Cbc
は小さいことが望ましい。そこで本実施例ではベース領
域３の広がりを小さくしているが、どの程度までベース
領域３を広げるかという問題は、発生するキャリアの捕
獲効率及び出力電圧等を考慮して決定する必要がある。
ような方式の光電変換装置において、キャパシタ電極４
に電圧Vrを印加した場合のベース電位の変動は、 で表わされる。ただし、Coxはキャパシタの容量、Cbeは
ベース・エミッタ間容量、Cbcはベース・コレクタ間容
量である。この式からわかるように、出力電圧を大きく
する意味からは、ベース・コレクタ間の空乏層容量Cbc
は小さいことが望ましい。そこで本実施例ではベース領
域３の広がりを小さくしているが、どの程度までベース
領域３を広げるかという問題は、発生するキャリアの捕
獲効率及び出力電圧等を考慮して決定する必要がある。
第４図は本発明の第三実施例の平面図である。第一〜第
二実施例では光センサセルをライン状に配列し、エミッ
タ電極７および電極15をセルごとに受光面の両側から交
互に引出す構成としたが、第４図に示すように、隣接す
るセルの電極部の配置を前後にずらせて、同一側から隣
接する電極７および15と７′および15′とを引出す構成
とすることもできる。
二実施例では光センサセルをライン状に配列し、エミッ
タ電極７および電極15をセルごとに受光面の両側から交
互に引出す構成としたが、第４図に示すように、隣接す
るセルの電極部の配置を前後にずらせて、同一側から隣
接する電極７および15と７′および15′とを引出す構成
とすることもできる。
ただし、本実施例では、後方に位置するセルの受光部で
あるn-層２と電極部のn-層２とは、配線16によって接続
されている。また、受光部はn-層２だけから成り、ベー
ス領域３は電極部に形成されている。
あるn-層２と電極部のn-層２とは、配線16によって接続
されている。また、受光部はn-層２だけから成り、ベー
ス領域３は電極部に形成されている。
勿論、第４図に示すセルの形状で、セルごとに両側から
交互に電極を引出してもよい。
交互に電極を引出してもよい。
［発明の効果］ 以上詳細に説明したように、本発明による光電変換装置
は、設計ルールに制限されることなく装置の寸法を縮小
することができ、高解像度を容易に達成できる。たとえ
ば２μｍの設計ルールを用いた場合でも、本発明によれ
ば、セル幅を従来の10μｍから５μｍに縮小することが
でき、1000素子を配列しても光電変換特性を低下させる
ことなく、光電変換装置自体の長さを5mmの寸法で作製
できる。
は、設計ルールに制限されることなく装置の寸法を縮小
することができ、高解像度を容易に達成できる。たとえ
ば２μｍの設計ルールを用いた場合でも、本発明によれ
ば、セル幅を従来の10μｍから５μｍに縮小することが
でき、1000素子を配列しても光電変換特性を低下させる
ことなく、光電変換装置自体の長さを5mmの寸法で作製
できる。
第１図（ａ）は本発明による光電変換装置の第一実施例
の平面図、第１図（ｂ）はそのＢ−Ｂ線断面図、第１図
（ｃ）はそのＣ−Ｃ線断面図、第１図（ｄ）はそのＤ−
Ｄ線断面図、第１図（ｅ）はそのＥ−Ｅ線断面図、 第２図（ａ）〜（ｈ）は、本実施例の製造工程図、 第３図は本発明の第二の実施例の平面図、 第４図は本発明の第三の実施例の平面図、 第５図（ａ）は、従来の光電変換装置の平面図、 第５図（ｂ）は、そのＩ−Ｉ線断面図である。 １……ｎシリコン基板 ２……n-エピタキシャル層 ３……ｐベース領域 ４……ポリシリコン（キャパシタ電極） ５……n+エミッタ領域 ６……素子分離領域
の平面図、第１図（ｂ）はそのＢ−Ｂ線断面図、第１図
（ｃ）はそのＣ−Ｃ線断面図、第１図（ｄ）はそのＤ−
Ｄ線断面図、第１図（ｅ）はそのＥ−Ｅ線断面図、 第２図（ａ）〜（ｈ）は、本実施例の製造工程図、 第３図は本発明の第二の実施例の平面図、 第４図は本発明の第三の実施例の平面図、 第５図（ａ）は、従来の光電変換装置の平面図、 第５図（ｂ）は、そのＩ−Ｉ線断面図である。 １……ｎシリコン基板 ２……n-エピタキシャル層 ３……ｐベース領域 ４……ポリシリコン（キャパシタ電極） ５……n+エミッタ領域 ６……素子分離領域
Claims (3)
- 【請求項１】第１導電型の共通半導体領域とPN接合を形
成する為に前記共通半導体領域と隣接して設けられた前
記第１導電型とは異なる第２導電型の個別半導体領域を
有する複数の光電変換セルを具備し、浮遊状態とされた
前記個別半導体領域に光によって発生したキャリアを蓄
積し、蓄積されたキャリアに応じて出力信号を供給する
光電変換装置において、 各光電変換セルの個別半導体領域はそれぞれ所定の長さ
と巾をもつ第１の部分と該第１の部分よりも大きい巾を
有し、信号を読み出す為の電極が設けられた第２の部分
とを含み、 前記複数の光電変換セルの前記第１の部分が巾方向にラ
イン状に配列されるとともに互いに隣接する前記光電変
換セルの前記第２の部分同士が長さ方向の異なる位置に
配されており、 前記第２の部分の光入射側に遮光手段を設け前記第１の
部分を受光面としたことを特徴とする光電変換装置。 - 【請求項２】特許請求の範囲第１項記載の光電変換装置
において、互いに隣接する前記第２の部分が該ライン状
に配列された該第１の部分の長さ方向の両側に交互に設
けられていることを特徴とする光電変換装置。 - 【請求項３】特許請求の範囲第１項記載の光電変換装置
において、互いに隣接する前記第２の部分が該ライン状
に配列された該第１の部分の長さ方向の一方の端部側に
設けられていることを特徴とする光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092291A JPH0719882B2 (ja) | 1985-05-01 | 1985-05-01 | 光電変換装置 |
| US06/855,682 US4743955A (en) | 1985-05-01 | 1986-04-25 | Photoelectric converting device |
| DE86303252T DE3688633T2 (de) | 1985-05-01 | 1986-04-29 | Photoelektrischer Wandler. |
| EP86303252A EP0200532B1 (en) | 1985-05-01 | 1986-04-29 | Photoelectric converting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092291A JPH0719882B2 (ja) | 1985-05-01 | 1985-05-01 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252661A JPS61252661A (ja) | 1986-11-10 |
| JPH0719882B2 true JPH0719882B2 (ja) | 1995-03-06 |
Family
ID=14050308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092291A Expired - Lifetime JPH0719882B2 (ja) | 1985-05-01 | 1985-05-01 | 光電変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4743955A (ja) |
| EP (1) | EP0200532B1 (ja) |
| JP (1) | JPH0719882B2 (ja) |
| DE (1) | DE3688633T2 (ja) |
Families Citing this family (16)
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|---|---|---|---|---|
| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
| JPH07120767B2 (ja) * | 1986-09-19 | 1995-12-20 | キヤノン株式会社 | 光電変換装置 |
| EP0277016B1 (en) * | 1987-01-29 | 1998-04-15 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus |
| US4866291A (en) * | 1987-06-30 | 1989-09-12 | Canon Kabushiki Kaisha | Photosensor with charge storage unit and switch unit formed on a single-crystal semiconductor film |
| JP2680002B2 (ja) * | 1987-11-14 | 1997-11-19 | キヤノン株式会社 | 光電変換装置 |
| EP0390606A3 (en) * | 1989-03-31 | 1991-10-09 | Canon Kabushiki Kaisha | Semiconductor device having transistor improved in emitter region and/or base electrode |
| JPH03181282A (ja) * | 1989-12-11 | 1991-08-07 | Fuji Photo Film Co Ltd | 固体撮像デバイス |
| DE69030159T2 (de) * | 1989-12-14 | 1997-07-03 | Canon Kk | Photoelektrische Umwandlervorrichtung mit verbessertem Rückstelltransistor und Informationsverarbeitungsgerät, welches diese verwendet |
| JP2708596B2 (ja) * | 1990-01-31 | 1998-02-04 | キヤノン株式会社 | 記録ヘッドおよびインクジェット記録装置 |
| GB2240951B (en) * | 1990-02-09 | 1994-10-05 | Canon Kk | Ink jet recording system |
| EP0576022B1 (en) * | 1992-06-25 | 1998-09-02 | Canon Kabushiki Kaisha | Photoelectric conversion device and method of driving the same |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| US6169317B1 (en) | 1998-02-13 | 2001-01-02 | Canon Kabushiki Kaisha | Photoelectric conversion device and image sensor |
| WO2002027763A2 (en) | 2000-09-25 | 2002-04-04 | Foveon, Inc. | Active pixel sensor with noise cancellation |
| US6685092B2 (en) * | 2001-06-15 | 2004-02-03 | Symbol Technologies, Inc. | Molded imager optical package and miniaturized linear sensor-based code reading engines |
| JP5948007B2 (ja) * | 2010-03-29 | 2016-07-06 | セイコーエプソン株式会社 | 分光センサー及び分光フィルター |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3624428A (en) * | 1970-03-20 | 1971-11-30 | Rca Corp | Electric signal processing circuit employing capacitively scanned phototransistor array |
| JPS57145368A (en) * | 1981-03-04 | 1982-09-08 | Hitachi Ltd | Semiconductor intergrated circuit |
| JPS59152662A (ja) * | 1983-02-20 | 1984-08-31 | Rohm Co Ltd | フオトセンサ−用ｉｃ |
| US4686554A (en) * | 1983-07-02 | 1987-08-11 | Canon Kabushiki Kaisha | Photoelectric converter |
| JPS60163474A (ja) * | 1984-02-03 | 1985-08-26 | Kyoto Semiconductor Kk | ダイオ−ドアレ− |
| JPS60206061A (ja) * | 1984-03-29 | 1985-10-17 | Toshiba Corp | イメ−ジセンサ |
| JPH0714041B2 (ja) * | 1985-06-12 | 1995-02-15 | キヤノン株式会社 | 光電変換装置 |
-
1985
- 1985-05-01 JP JP60092291A patent/JPH0719882B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-25 US US06/855,682 patent/US4743955A/en not_active Expired - Lifetime
- 1986-04-29 DE DE86303252T patent/DE3688633T2/de not_active Expired - Lifetime
- 1986-04-29 EP EP86303252A patent/EP0200532B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3688633T2 (de) | 1993-11-18 |
| US4743955A (en) | 1988-05-10 |
| EP0200532A2 (en) | 1986-11-05 |
| EP0200532B1 (en) | 1993-06-30 |
| EP0200532A3 (en) | 1987-09-16 |
| JPS61252661A (ja) | 1986-11-10 |
| DE3688633D1 (de) | 1993-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |