[go: up one dir, main page]

JPH07169833A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH07169833A
JPH07169833A JP5312417A JP31241793A JPH07169833A JP H07169833 A JPH07169833 A JP H07169833A JP 5312417 A JP5312417 A JP 5312417A JP 31241793 A JP31241793 A JP 31241793A JP H07169833 A JPH07169833 A JP H07169833A
Authority
JP
Japan
Prior art keywords
film
fluorine
gas
silicon nitride
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5312417A
Other languages
English (en)
Inventor
Tetsuya Honma
哲哉 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5312417A priority Critical patent/JPH07169833A/ja
Publication of JPH07169833A publication Critical patent/JPH07169833A/ja
Priority to US08/755,198 priority patent/US5744378A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02277—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition the reactions being activated by other means than plasma or thermal, e.g. photo-CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 【目的】２００℃以下の低温で形成できる絶縁膜を層間
絶縁膜や表面保護膜に用いることによって高信頼性が得
られる半導体装置及びその製造方法を提供する。 【構成】多層配線の層間絶縁膜と表面保護膜の少くとも
一部にフッ素含有の酸・窒化シリコン膜を有する。この
フッ素含有の酸・窒化シリコン膜は、フルオロアルコキ
シシランガスと、窒素原子を含むガスと、酸素原子を含
むガスとを用いる化学気相成長法によって形成する。 【効果】低温形成が可能であるため、フッ素含有の酸・
窒化シリコン膜の厚膜化（〜３μｍ）が可能となり、亀
裂に起因する耐湿信頼性の劣化を防止できる。また低応
力化が可能であり、Ａｌ配線の信頼性が向上する。膜中
の残留水分量が少なくＡｌ配線の腐食，ビアホール抵抗
の増加を防止できる。また、平坦性に優れた層間膜，表
面保護膜の形成が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係わり、特に、多層配線用の層間絶縁膜と表面保
護膜及びこれらの形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置の多層配線層間絶縁膜
及びその製造方法は、例えば特開平２−２０９７５３号
公報で述べられているように、層間絶縁膜としてＳｉＯ
2 膜を用いており、その形成方法を図５を参照して説明
する。まず図５（ａ）に示すように、シリコン基板１上
に、下層Ａｌ配線３を形成した後、図５（ｂ）に示すよ
うに、プラズマ化学気相成長法によって厚さ２００〜３
００ｎｍの第１のＳｉＯ2 膜４を形成する。ここで、形
成条件としては、基板加熱温度２００〜３８０℃，装置
内圧力０．１〜１０Ｔｏｒｒ，高周波（周波数１３．５
６ＭＨｚ）、電力２〜３ＫＷを用い、ソースガスとして
モノシランと亜酸化窒素とを用いている。次に図５
（ｃ）に示すように、テトラエトキシシラン（ＴＥＯ
Ｓ）とオゾン（Ｏ3 ）を用いる常圧ＣＶＤ法によって３
５０℃の基板温度で厚さ２．０μｍ程度の第２のＳｉＯ
2 膜５を形成する。続いて、図５（ｄ）に示すように、
再びプラズマ化学気相成長法によって第３のＳｉＯ2 膜
７を形成する。以上の工程で層間絶縁膜を形成してい
る。次に、図５（ｅ）に示すように、フォトリソグラフ
ィー技術を用いてビアホール形成のためのフォトレジス
ト膜８をマスクとしてビアホールを形成した後、図５
（ｆ）に示すように、上層Ａｌ配線層１０を形成するこ
とによって２層Ａｌ配線構造を形成している。
【０００３】また、表面保護膜としては、特公平３−８
５８１号公報に開示されているように、シリコンナイト
ライド（ＳｉＮ）膜と平坦化のためのポリイミド膜の積
層膜が用いられている。ＳｉＮ膜は、プラズマ化学気相
成長法によって厚さ０．１〜１．０μｍに形成され、ポ
リイミド膜は、スピンコート法で厚さ０．３〜２．０μ
ｍに形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の層間絶縁膜、表面保護膜とその製造方法は、以
下の問題があった。
【０００５】層間絶縁膜の一部に、ＴＥＯＳとオゾンと
を用いる常圧ＣＶＤ法で形成したＳｉＯ2 膜（以下ＴＥ
ＯＳ−オゾンＳｉＯ2 膜という）を用いているが、ＴＥ
ＯＳ−オゾンＳｉＯ2 膜は、基板温度が３５０℃と高
く、成膜後には、熱ストレスによるクラックが発生しや
すく、このために高さ１μｍの厚さが限界である。この
亀裂の発生により多層配線の耐湿信頼性が劣化するとい
う問題がある。
【０００６】また、残留応力が１００ＭＰａ以上であ
り、この応力によってアルミニウム配線にボイドが発生
し、その結果、層間膜形成後あるいは、通電時に断線し
やすいという欠点を有しており、アルミニウム配線の信
頼性を著しく損なうという問題がある。
【０００７】さらに、ＴＥＯＳ−オゾンＳｉＯ2 膜は、
残留水分量が多く、かつ、吸湿性が高いという欠点があ
り、上層配線形成時に、ビアホール部底部の下層アルミ
ニウム配線の表面を酸化させるために接続抵抗を増加さ
せるという問題があった。
【０００８】また、表面保護膜として窒化シリコン膜を
用いる場合は、その残留応力が５００〜１０００ＭＰａ
と大きく、アルミニウム配線のストレスマイグレーショ
ンによる断線や配線抵抗の増加が起こり、製造歩留り
や、信頼性を低下させるという問題がある。
【０００９】また、窒化シリコン膜だけでは表面の平坦
化ができず、その結果、モールド樹脂の応力により、信
頼性が低下するという問題があった。
【００１０】
【課題を解決するための手段】本発明の特徴は、多層配
線の層間絶縁膜と表面保護膜のうちの少くとも一部にフ
ッ素を含有する酸・窒化シリコン膜を有する半導体装置
にある。
【００１１】本発明の他の特徴は、多層配線の層間絶縁
膜及び表面保護膜のうちの少くとも一部としてフッ素を
含有する酸・窒化シリコン膜を用い、このフッ素を含有
する酸・窒化シリコン膜が、フルオロアルコキシシラン
〔化学式：Ｆn Ｓｉ（ＯＲ）4-n ，Ｒ：アルキル基，
ｎ：１，２，３〕ガスと、窒素原子を含むガスと、酸素
原子を含むガスとを用いる化学気相成長法によって形成
される半導体装置の製造方法にある。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の実施例である半導体装置の２層ア
ルミニウム配線構造の断面図である。
【００１３】図１（ａ）は表面保護膜としてフッ素含有
の酸・窒化シリコン膜を用いた場合、図１（ｂ）は層間
絶縁膜と表面保護膜の両方にフッ素含有の酸・窒化シリ
コン膜を用いた場合であり、また図１（ｃ）は層間絶縁
膜と、表面保護膜の一部にフッ素含有の酸・窒化シリコ
ン膜を用いた場合である。
【００１４】本実施例の半導体装置は、図１（ａ）に示
すように、素子が形成されたシリコン基板１上に、第１
の酸化シリコン（ＢＰＳＧ）膜２と、第１のアルミニウ
ム配線３を有しており、さらに、第２の酸化シリコン膜
４と、スピンオングラス膜６と、第３の酸化シリコン膜
７とから成る層間絶縁膜と、第２のアルミニウム配線１
０とを有している。最上層には、表面保護膜であるフッ
素含有の酸・窒化シリコン膜１１を有している。
【００１５】また、図１（ｂ）においては、素子が形成
されたシリコン基板１上に、第１の酸化シリコン（ＢＰ
ＳＧ）膜２と、第１のアルミニウム配線３と、層間絶縁
膜であるフッ素含有の酸・窒化シリコン膜１１とを有し
ており、さらに、第２のアルミニウム配線１０と、表面
保護膜であるフッ素含有の酸・窒化シリコン膜１１を有
している。
【００１６】さらにまた、図１（ｃ）においては、素子
が形成されたシリコン基板１上に、第１の酸化シリコン
（ＢＰＳＧ）膜２と、第１のアルミニウム配線３と、層
間絶縁膜であるフッ素含有の酸・窒化シリコン膜１１と
を有しており、さらに、第２のアルミニウム配線１０
と、表面保護膜である窒化シリコン膜１２と、フッ素含
有の酸・窒化シリコン膜１１とを有している。
【００１７】次に、本発明の一実施例の半導体装置の製
造方法を図面を用いて説明する。
【００１８】本実施例では、２層アルミニウム配線構造
を有する半導体装置の表面保護膜として、フッ素含有の
酸・窒化シリコン膜を形成する場合について述べる。図
２は本実施例の２層アルミニウム配線の形成のための工
程順の断面図である。
【００１９】まず、図２（ａ）に示すように、シリコン
基板１上に、リン・ホウケイ酸ガラス（ＢＰＳＧ）膜な
どの第１の酸化シリコン膜２（厚さ約０．８μｍ）を介
して厚さ約０．８μｍの第１のアルミニウム配線３を形
成する。次に、図２（ｂ）に示すように、厚さ約０．４
μｍの第２の酸化シリコン膜４をプラズマ化学気相成長
法によって形成する。ここで、プラズマ化学気相成長法
による酸化シリコン膜４は、テトラエトキシシラン（Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ，以下、ＴＥＯＳという）ガスと、
酸素ガスとを用い、それぞれのガス流量レートを、５０
ｓｃｃｍ，１００ｓｃｃｍとし、圧力１０Ｔｏｒｒ，高
周波（１３，５６ＭＨｚ）、電力を５００Ｗ，基板温度
３００℃なる条件を用いて形成できる。続いて、図２
（ｃ）に示すように、スピンオングラス膜を形成後、エ
ッチバックを行い、凹部をスピンオングラス膜６で埋設
し、層間絶縁膜を平坦化する。次に図２（ｄ）に示すよ
うに、厚さ約０．４μｍの第３の酸化シリコン膜７を、
第２の酸化シリコン膜４の形成と同条件を用いて形成し
た後、図２（ｅ）に示すようにビアホール９を形成す
る。次に、図２（ｆ）に示すように、厚さ約０．８μｍ
の第２のアルミニウム配線１０を形成する。最後に、図
２（ｇ）に示すように、表面保護膜として厚さ約１．５
μｍのフッ素含有の酸・窒化シリコン膜１１を形成す
る。
【００２０】ここで、フッ素含有の酸・窒化シリコン膜
は、以下の条件を用いて形成できる。
【００２１】ガスソース材料としては、フルオロトリノ
ルマルプロポキシシラン〔Ｆn Ｓｉ（ＯＣ3 Ｈ7 ）3 〕
と、アンモニア（ＮＨ3 ）と、オゾン（Ｏ3 ）とを用い
た。フルオロトリノルマルプロポキシシランガスは、６
０℃の温度に保たれたバブラーを用いて窒素バブリング
によって得られる。
【００２２】フルオロトリノルマルプロポキシシランガ
ス（バブリング用窒素ガスを含む），アンモニアガス，
オゾンガス（含酸素ガス，Ｏ3 濃度約５％）の流量レー
トをそれぞれ、１ＳＬＭ，０．２ＳＬＭ，５ＳＬＭと
し、反応室内圧力を６００Ｔｏｒｒ，基板温度を１００
℃とした。この条件を用いて形成したフッ素含有の酸・
窒化シリコン膜の膜組成をＸ線光電子分光（ＸＰＳ）に
よって調べた結果、ＳｉＯ1.7 Ｎ0.2 Ｆ0.1 であった。
膜特性の評価には、同条件を用いて直径６インチのシリ
コン基板上に形成した厚さ約０．４μｍのフッ素含有の
酸・窒化シリコン膜を用いた。膜の屈折率は、約１．６
０であった。残留応力は約５０ＭＰａであり、従来の窒
化シリコン膜の残留応力（５００〜１０００ＭＰａ）に
比べて１桁以上小さく、ＴＥＯＳとオゾンとを用いて形
成した酸化シリコン膜の残留応力（２００ＭＰａ）より
も小さい値であった。この結果、アルミニウム配線にお
けるストレスによるボイド発生の問題は完全に解消され
た。また、膜のリーク電流、比誘電率をＡｌ／ＳｉＯＮ
Ｆ／Ｓｉ構造（Ａｌ電極面積４ｍｍ2 ）のＭＩＳダイオ
ードを用いて調べた。膜のリーク電流密度は、５Ｖ印加
時に、約５×１０-11 Ａ／ｃｍ2 と十分小さく、比誘電
率（１ＭＨｚ）は約４．５であった。また、残留水分量
も、従来の酸化シリコン膜の１／５以下であった。さら
に、本実施例で用いたアルミニウム配線パターン（厚さ
約０．８μｍ、幅０．６μｍ、間隔０．６μｍ）上に形
成した厚さ約１．５μｍのフッ素含有の酸・窒化シリコ
ン膜の段差被覆性、配線間の埋設性は優れており、空洞
の発生や亀裂の発生は全くなく、かつ、形成したフッ素
含有の酸・窒化シリコン膜表面は、配線段差を緩和し
て、なだらかであり、平坦性が向上した。
【００２３】本発明にもとづくフッ素含有の酸・窒化シ
リコン膜は、基板温度１００℃でも、その膜特性は良好
である。これは、フッ素が成膜反応の触媒として作用す
るために成膜温度が、高々２００℃と、低温化が可能と
なり、形成した膜中にフッ素を含有することによって残
留応力の低減が可能となる。また、フッ素を含有するこ
とによって比誘電率が従来の窒化シリコン膜（比誘電
率、約７）や、酸・窒化シリコン膜（比誘電率５〜６）
よりも低減される。
【００２４】さらに、低温で、かつ比較的高い圧力での
成膜であることから、基板表面に吸着したフッ素含有の
酸・窒化シリコンの中間体の流動性が高く、平坦性が向
上する。
【００２５】次に、本実施例で形成した２層アルミニウ
ム配線を有する半導体装置に対して、３００時間のプレ
ッシャークッカー試験（１２５℃，２気圧）を行った結
果、アルミニウム配線の腐食は全く見られなかった。こ
れは膜中に含有しているフッ素が撥水性を高め、窒化シ
リコン成分が膜中への水分の浸入を阻止しているためで
ある。フッ素含有の酸・窒化シリコン膜は、低温形成が
可能であること、残留応力が小さいことなどから容易に
厚膜化が可能となり、３μｍ程度の厚さまでは、亀裂の
発生なしに形成できる。厚膜化によって、さらに耐湿性
が向上する。
【００２６】また、直径０．８μｍのビアホール部の接
続抵抗は約０．１５Ωであり、従来技術を用いたときの
接続抵抗（０．２Ω）よりも小さい値であった。
【００２７】フッ素含有の酸・窒化シリコン膜の組成
は、ＳｉＯ2-x Ｎx(1-Y)ＦxYで表わされ、Ｘ，Ｙがそれ
ぞれ０．１≦Ｘ≦０．５，０．１≦Ｙ≦０．５の範囲
で、上述した効果が得られる。
【００２８】次に、本発明の他の実施例である半導体装
置の製造方法を説明する。この実施例では、２層アルミ
ニウム配線を有する半導体装置の表面保護膜と、層間絶
縁膜の両方にフッ素含有の酸・窒化シリコン膜を用いる
場合について述べる。図３はこの実施例の２層アルミニ
ウム配線形成のための工程順の断面図である。
【００２９】まず図３（ａ）に示すように、シリコン基
板１上に、リン・ホウケイ酸ガラス（ＢＰＳＧ）膜など
の第１の酸化シリコン膜２（厚さ約０．８μｍ）を介し
て、厚さ約０．８μｍの第１のアルミニウム配線３を形
成する。次に、図３（ｂ）に示すように、層間絶縁膜と
して厚さ約１．３μｍのフッ素含有の酸・窒化シリコン
膜１１を、図２の実施例の方法と同条件で形成する。続
いて、図３（ｃ）に示すようにビアホール９を形成した
後、図３（ｄ）に示すように、厚さ約０．８μｍの第２
のアルミニウム配線１０を形成する。最後に、図３
（ｅ）に示すように、表面保護膜として厚さ約１．５μ
ｍのフッ素含有の酸・窒化シリコン膜１１を形成する。
以上の工程で、２層アルミニウム配線構造を有する本発
明の半導体装置が形成できる。
【００３０】図３の方法で形成した２層アルミニウム配
線を有する半導体装置に対して、３００時間のプレッシ
ャークッカー試験（１２５℃，２気圧）を行ったとこ
ろ、アルミニウム配線の腐食は全くなく、さらに、断線
や、短絡の発生はまったくないものであり、第２の実施
例と同様な結果が得られる。
【００３１】次に、本発明の別の実施例を説明する。こ
の実施例では、２層アルミニウム配線の層間絶縁膜とし
てフッ素含有の酸・窒化シリコン膜を用い、表面保護膜
として窒化シリコン膜とフッ素含有酸・窒化シリコン膜
とを用いる場合について図４を参照しながら述べる。
【００３２】まず、図４（ａ）に示すように、シリコン
基板１上に第１の酸化シリコン膜としてリン・ホウケイ
酸ガラス（ＢＰＳＧ）膜（厚さ約０．８μｍ）２を介し
て、厚さ約０．８μｍの第１のアルミニウム配線３を形
成した後、図４（ｂ）に示すように、層間絶縁膜として
厚さ約１．３μｍのフッ素含有の酸・窒化シリコン膜１
１を図２と同条件で形成する。次に、図４（ｃ）に示す
ように、ビアホール９を形成した後、図４（ｄ）に示す
ように、厚さ約０．８μｍの第２のアルミニウム配線１
０を形成する。次に、厚さ約０．７μｍの窒化シリコン
膜１２を形成する。ここで、窒化シリコン膜１２は、シ
ラン（ＳｉＨ4 ）ガスとアンモニア（ＮＨ3 ）ガスとを
用いるプラズマ化学気相成長法で基板温度２９０℃で形
成できる。最後に、図２の実施例と同条件で厚さ約０．
５μｍのフッ素含有の酸・窒化シリコン膜１１を形成す
る。
【００３３】以上の図４に示す工程で形成した２層配線
を有する半導体装置に対して、図２，図３に示す実施例
と同様に、３００時間のプレッシャークッカー試験を行
ったところ、アルミニウム配線の腐食は全くないもので
あり、図２，図３の実施例と同様な効果が得られた。ま
た、窒化シリコン膜上にフッ素含有の酸・窒化シリコン
膜を形成しているため、表面の平坦性の優れた保護膜が
形成でき、ポリイミド膜を用いなくとも信頼性が向上し
た。
【００３４】図１乃至図４に示す実施例において、配線
材料としてアルミニウムを用いているが、これは、アル
ミニウム合金，タングステン，モリブデン，銅，白金，
金，チタン，ポリシリコン，金属シリサイドのうちの少
くとも１つから成る膜あるいは、これらの金属，金属シ
リサイドの上下にチタン含有タングステン，窒化チタ
ン，タンタル，チタンのうちの少くとも１つの膜を形成
した積層配線構造であってもよく、配線層数は、２層に
限らず３層以上であっても良い。
【００３５】また、フッ素含有の酸・窒化シリコン膜
は、上記各実施例以外でも、他の酸化シリコン膜，窒化
シリコン膜などの他の絶縁膜との積層膜であってもよ
い。
【００３６】さらに、各実施例では、フッ素含有の酸・
窒化シリコン膜の形成には、フルオロトリノルマルプロ
ポキシシランガスとオゾンガスとアンモニアガスとを用
いて形成しているが、フルオロトリノルマルプロポキシ
シランの他に、フルオロトリメトキシシラン，フルオロ
トリエトキシシラン，フルオロトリイソプロポキシシラ
ン，フルオロトリブトキシシランなどを用いることもで
きる。また、オゾンガスを用いる替りに酸素ガス、水蒸
気を用いることもできる。さらに、アンモニアガスのか
わりには、窒素ガス，亜酸化窒素ガスを用いてもよい。
さらにまた、本実施例では、熱化学気相成長法でフッ素
含有の酸・窒化シリコン膜を形成しているが、これは、
プラズマ化学気相成長法，光化学気相成長法，あるいは
電子サイクロトロン共鳴を用いる化学気相成長法のうち
の少くとも１つを用いることができる。
【００３７】
【発明の効果】以上説明したように、本発明は、層間絶
縁膜，表面保護膜の少くとも一部にフッ素含有の酸・窒
化シリコン膜を用いることによって、以下の効果を有し
ている。
【００３８】まず、第１の、高々２００℃の温度で形成
しているため、フッ素含有の酸・窒化シリコン膜の厚さ
を３μｍ程度にしても亀裂の発生がなく、半導体装置の
多層配線の耐湿信頼性が向上するという効果を有する。
【００３９】また、本発明のフッ素含有の酸・窒化シリ
コン膜の残留応力は約５０ＭＰａと、従来の酸化シリコ
ン膜の残留応力（２００ＭＰａ）や、窒化シリコン膜の
残留応力（５００〜１０００ＭＰａ）に比べて十分小さ
いため、アルミニウム配線にボイドの発生は全くなく、
したがって断線や配線抵抗の増加は全くないという効果
を有している。
【００４０】さらに、本発明のフッ素含有の酸・窒化シ
リコン膜中の残留水分量は従来の酸化シリコン膜に比べ
て１／５程度であることからビアホール部における接続
抵抗の増加が全くなく、かつ、水分に起因するアルミニ
ウム配線の腐食は全くないという効果も有している。
【００４１】さらにまた、表面保護膜の少くとも一部に
フッ素含有の酸・窒化シリコン膜を有していることか
ら、表面の平坦性は従来の窒化シリコン膜よりも優れて
おり、ポリイミド膜を用いる平坦化工程を用いなくとも
樹脂の応力による信頼性の低下がないという効果を有し
ており、製造工程の短縮が可能となり、コストも低減で
きる。
【００４２】以上説明したように、本発明は、半導体装
置及びその製造方法として多大な効果を有している。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の２層アルミニウ
ム配線構造をそれぞれ示す断面図であり、フッ素含有の
酸・窒化シリコン膜を表面保護膜に用いた場合（ａ）、
層間絶縁膜と表面保護膜の両方に用いた場合（ｂ）、層
間絶縁膜と表面保護膜の一部に用いた場合（ｃ）であ
る。
【図２】本発明の一実施例による２層アルミニウム配線
構造を有する半導体装置の製造方法を工程順に示す断面
図である。
【図３】本発明の他の実施例による２層アルミニウム配
線構造を有する半導体装置の製造方法を工程順に示す断
面図である。
【図４】本発明の別の実施例による２層アルミニウム配
線構造を有する半導体装置の製造方法を工程順に示す断
面図である。
【図５】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
【符号の説明】
１ シリコン基板 ２ 第１の酸化シリコン（ＢＰＳＧ）膜 ３ 第１のアルミニウム配線 ４ 第２の酸化シリコン膜 ５ ＴＥＯＳ−オゾンＳｉＯ2 膜 ６ スピンオングラス膜 ７ 第３の酸化シリコン膜 ８ レジスト ９ ビアホール １０ 第２のアルミニウム配線 １１ フッ素含有の酸・窒化シリコン膜 １２ 窒化シリコン膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】層間絶縁膜の一部に、ＴＥＯＳとオゾンと
を用いる常圧ＣＶＤ法で形成したＳｉＯ2 膜（以下ＴＥ
ＯＳ−オゾンＳｉＯ2 膜という）を用いているが、ＴＥ
ＯＳ−オゾンＳｉＯ2 膜は、基板温度が３５０℃と高
く、成膜後には、熱ストレスによるクラックが発生しや
すく、このために高々１μｍの厚さが限界である。この
亀裂の発生により多層配線の耐湿信頼性が劣化するとい
う問題がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】まず、第１に、高々２００℃の温度で形成
しているため、フッ素含有の酸・窒化シリコン膜の厚さ
を３μｍ程度にしても亀裂の発生がなく、半導体装置の
多層配線の耐湿信頼性が向上するという効果を有する。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｃ 7352−4Ｍ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 多層配線の層間絶縁膜と表面保護膜のう
    ちの少くとも一部にフッ素を含有する酸・窒化シリコン
    膜を有することを特徴とする半導体装置。
  2. 【請求項２】 多層配線の層間絶縁膜と表面保護膜のう
    ちの少くとも一部としてフッ素を含有する酸・窒化シリ
    コン膜を用い、該フッ素を含有する酸・窒化シリコン膜
    が、フルオロアルコキシシラン〔化学式：Ｆn Ｓｉ（Ｏ
    Ｒ）4-n ，Ｒ：アルキル基，ｎ：１，２，３〕ガスと、
    窒素原子を含むガスと、酸素原子を含むガスとを用いる
    化学気相成長法によって形成されることを特徴とする半
    導体装置の製造方法。
  3. 【請求項３】 前記窒素原子を含むガスは、窒素
    （Ｎ2 ）ガス，亜酸化窒素（Ｎ2 Ｏ）ガス，アンモニア
    （ＮＨ3 ）ガスのうちの少くとも１つであることを特徴
    とする請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記酸素原子を含むガスは、酸素
    （Ｏ2 ）ガス，水蒸気オゾンガスのうちの少くとも１つ
    であることを特徴とする請求項２に記載の半導体装置の
    製造方法。
  5. 【請求項５】 前記化学気相成長法は、熱化学気相成長
    法，プラズマ化学気相成長法，光化学気相成長法，電子
    サイクロトロン共鳴を用いる化学気相成長法のうちの少
    くとも１つであることを特徴とする請求項２に記載の半
    導体装置の製造方法。
JP5312417A 1993-12-14 1993-12-14 半導体装置及びその製造方法 Pending JPH07169833A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5312417A JPH07169833A (ja) 1993-12-14 1993-12-14 半導体装置及びその製造方法
US08/755,198 US5744378A (en) 1993-12-14 1996-11-25 Method for fabricating a semiconductor device having multilevel interconnections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5312417A JPH07169833A (ja) 1993-12-14 1993-12-14 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH07169833A true JPH07169833A (ja) 1995-07-04

Family

ID=18028983

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5312417A Pending JPH07169833A (ja) 1993-12-14 1993-12-14 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US5744378A (ja)
JP (1) JPH07169833A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0874391A3 (en) * 1997-04-21 1998-12-30 Applied Materials, Inc. Process for depositing a Halogen-doped SiO2 layer
US6114236A (en) * 1996-10-17 2000-09-05 Nec Corporation Process for production of semiconductor device having an insulating film of low dielectric constant
KR100326220B1 (ko) * 1998-06-03 2002-02-27 다니구찌 이찌로오, 기타오카 다카시 반도체 장치
KR100346294B1 (ko) * 1998-03-11 2002-07-26 닛뽕덴끼 가부시끼가이샤 반도체 장치의 제조 방법
JP2007194191A (ja) * 2005-12-22 2007-08-02 Canon Inc 有機ｅｌ素子
JP2009117821A (ja) * 2007-10-18 2009-05-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093660A (en) * 1996-03-18 2000-07-25 Hyundai Electronics Industries Co., Ltd. Inductively coupled plasma chemical vapor deposition technology
JP3094909B2 (ja) * 1996-04-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6025263A (en) * 1997-07-15 2000-02-15 Nanya Technology Corporation Underlayer process for high O3 /TEOS interlayer dielectric deposition
US6311136B1 (en) * 1997-11-26 2001-10-30 Invensys Systems, Inc. Digital flowmeter
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
US6287987B1 (en) * 1999-04-30 2001-09-11 Lsi Logic Corporation Method and apparatus for deposition of porous silica dielectrics
US6265295B1 (en) 1999-09-03 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of preventing tilting over
AU1197501A (en) * 1999-11-30 2001-06-12 Intel Corporation Improved flourine doped sio2 film
JP2001345297A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd 半導体集積回路装置の製造方法及び研磨装置
US6569784B1 (en) * 2001-07-20 2003-05-27 Taiwan Semiconductor Manufacturing Company Material of photoresist protect oxide
US6541370B1 (en) * 2001-09-17 2003-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Composite microelectronic dielectric layer with inhibited crack susceptibility
US7972441B2 (en) * 2005-04-05 2011-07-05 Applied Materials, Inc. Thermal oxidation of silicon using ozone
US7425350B2 (en) * 2005-04-29 2008-09-16 Asm Japan K.K. Apparatus, precursors and deposition methods for silicon-containing materials

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02230736A (ja) * 1989-03-03 1990-09-13 Seiko Epson Corp 誘電体膜の形成法・処理法
JPH04245636A (ja) * 1991-01-31 1992-09-02 Oki Electric Ind Co Ltd 絶縁膜形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010024A (en) * 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
US4830974A (en) * 1988-01-11 1989-05-16 Atmel Corporation EPROM fabrication process
JP2693578B2 (ja) * 1989-06-06 1997-12-24 富士通株式会社 溶接状態監視装置
CA2017720C (en) * 1990-05-29 1999-01-19 Luc Ouellet Sog with moisture-resistant protective capping layer
JP3090979B2 (ja) * 1990-09-04 2000-09-25 株式会社リコー 基板付薄膜積層デバイスおよびその製法
JP2697315B2 (ja) * 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JP2699695B2 (ja) * 1991-06-07 1998-01-19 日本電気株式会社 化学気相成長法
US5139971A (en) * 1991-06-07 1992-08-18 Intel Corporation Anneal to decrease moisture absorbance of intermetal dielectrics
US5252515A (en) * 1991-08-12 1993-10-12 Taiwan Semiconductor Manufacturing Company Method for field inversion free multiple layer metallurgy VLSI processing
JPH05226480A (ja) * 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
EP0562625B1 (en) * 1992-03-27 1997-06-04 Matsushita Electric Industrial Co., Ltd. A semiconductor device and process
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
JP2792335B2 (ja) * 1992-05-27 1998-09-03 日本電気株式会社 半導体装置の製造方法
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
US5300461A (en) * 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
US5399533A (en) * 1993-12-01 1995-03-21 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02230736A (ja) * 1989-03-03 1990-09-13 Seiko Epson Corp 誘電体膜の形成法・処理法
JPH04245636A (ja) * 1991-01-31 1992-09-02 Oki Electric Ind Co Ltd 絶縁膜形成方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114236A (en) * 1996-10-17 2000-09-05 Nec Corporation Process for production of semiconductor device having an insulating film of low dielectric constant
EP0874391A3 (en) * 1997-04-21 1998-12-30 Applied Materials, Inc. Process for depositing a Halogen-doped SiO2 layer
US6077764A (en) * 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
US6395092B1 (en) 1997-04-21 2002-05-28 Applied Materials, Inc. Apparatus for depositing high deposition rate halogen-doped silicon oxide layer
KR100346294B1 (ko) * 1998-03-11 2002-07-26 닛뽕덴끼 가부시끼가이샤 반도체 장치의 제조 방법
KR100326220B1 (ko) * 1998-06-03 2002-02-27 다니구찌 이찌로오, 기타오카 다카시 반도체 장치
JP2007194191A (ja) * 2005-12-22 2007-08-02 Canon Inc 有機ｅｌ素子
US8063555B2 (en) 2005-12-22 2011-11-22 Canon Kabushiki Kaisha Organic electroluminescent device with SiN layer containing hydrogen and fluorine
JP2009117821A (ja) * 2007-10-18 2009-05-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
WO2012115043A1 (ja) * 2011-02-22 2012-08-30 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US8809207B2 (en) 2011-02-22 2014-08-19 Tokyo Electron Limited Pattern-forming method and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US5744378A (en) 1998-04-28

Similar Documents

Publication Publication Date Title
JPH07169833A (ja) 半導体装置及びその製造方法
US5399529A (en) Process for producing semiconductor devices
JPH08148559A (ja) 絶縁膜を有する半導体装置の製造方法
JPH08153784A (ja) 半導体装置の製造方法
US20010004550A1 (en) Damascene-type interconnection structure and its production process
US7960279B2 (en) Semiconductor device and manufacturing method therefor
JPH07312368A (ja) 絶縁膜の平坦化構造を形成するための方法
JPH05304213A (ja) 半導体装置の製造方法
JP2973905B2 (ja) 半導体装置の製造方法
JPH05226480A (ja) 半導体装置の製造方法
JPH09275138A (ja) 半導体装置およびその製造方法
US6495448B1 (en) Dual damascene process
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
JP2004253791A (ja) 絶縁膜およびそれを用いた半導体装置
TWI229918B (en) Method of forming an inter-metal dielectric layer in an interconnect structure
JPH07335753A (ja) 半導体装置及びその製造方法
US7642655B2 (en) Semiconductor device and method of manufacture thereof
JP2002289609A (ja) 半導体装置及びその製造方法
JP2981366B2 (ja) 半導体装置の製造方法
JP2560623B2 (ja) 半導体装置の製造方法
US20230386907A1 (en) Dielectric silicon nitride barrier deposition process for improved metal leakage and adhesion
JP2002134610A (ja) 半導体装置の製造方法
JPH0669361A (ja) 半導体装置とその製造方法
JPH08162529A (ja) 半導体装置の製造方法
JPH0878522A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19971007