JPH07154424A - デ−タパケットを一時的に記憶する方法および装置とこのような装置を有する交換装置 - Google Patents
デ−タパケットを一時的に記憶する方法および装置とこのような装置を有する交換装置Info
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Abstract
(57)【要約】
【目的】 本発明は、デ−タパケットの一時的記憶にお
いてデ−タパケットの異なった性質に基づいた処理を可
能にすることを目的とする。 【構成】 入来デ−タパケットＤ４〜がそこに含まれる
デ−タＰ１，Ｐ２に基づいて２以上の論理列ＱＵ１，Ｑ
Ｕ２に分配されて一時的に記憶され、全ての論理列が共
通のバッファメモリＭＥＭを共有し、その位置がメモリ
管理装置ＭＣＯＮＴＲによって必要な時のみにダイナミ
ックに個々の論理列に割当てられ、適切な処理が全デ−
タパケットに対して保証されないときには、論理列の長
さについてのデ−タが決定され、入来デ−タパケットが
割当てられる論理列のデ−タが決定され、決定されたデ
−タに基づいて優先度の低いデ−タパケットＤ６〜Ｄ８
が拒否されるパケットとして選択されることを特徴とす
る。
いてデ−タパケットの異なった性質に基づいた処理を可
能にすることを目的とする。 【構成】 入来デ−タパケットＤ４〜がそこに含まれる
デ−タＰ１，Ｐ２に基づいて２以上の論理列ＱＵ１，Ｑ
Ｕ２に分配されて一時的に記憶され、全ての論理列が共
通のバッファメモリＭＥＭを共有し、その位置がメモリ
管理装置ＭＣＯＮＴＲによって必要な時のみにダイナミ
ックに個々の論理列に割当てられ、適切な処理が全デ−
タパケットに対して保証されないときには、論理列の長
さについてのデ−タが決定され、入来デ−タパケットが
割当てられる論理列のデ−タが決定され、決定されたデ
−タに基づいて優先度の低いデ−タパケットＤ６〜Ｄ８
が拒否されるパケットとして選択されることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、入来デ−タパケットが
そこに含まれるデ−タに基づいて２以上の論理列に分配
され、一時的に記憶され、全ての前記論理列が共通のバ
ッファメモリを共有し、その位置が必要な時のみにダイ
ナミックに個々の論理列に割当てられるデ−タパケット
の一時的記憶方法と、その方法に使用されるデ−タパケ
ットを一時的に記憶する装置と、このような装置とを有
する交換装置とに関する。
そこに含まれるデ−タに基づいて２以上の論理列に分配
され、一時的に記憶され、全ての前記論理列が共通のバ
ッファメモリを共有し、その位置が必要な時のみにダイ
ナミックに個々の論理列に割当てられるデ−タパケット
の一時的記憶方法と、その方法に使用されるデ−タパケ
ットを一時的に記憶する装置と、このような装置とを有
する交換装置とに関する。
【０００２】
【従来の技術】ＡＴＭスイッチング装置（ＡＴＭ＝非同
期転送モード）では幾つかの入力ラインからデ−タパケ
ット（“セル”とも呼ぶ）を１つの同一の出力ラインに
切換えることがしばしば必要である。これはデ−タパケ
ットがスイッチング処理の前、その期間中、その後で一
時的に記憶される理由である。一時的な記憶は幾つかの
並列な列の形態であってもよい。列は異なるように処理
され、従ってデ−タパケットはこれらが属する列により
異なった処理を受ける。
期転送モード）では幾つかの入力ラインからデ−タパケ
ット（“セル”とも呼ぶ）を１つの同一の出力ラインに
切換えることがしばしば必要である。これはデ−タパケ
ットがスイッチング処理の前、その期間中、その後で一
時的に記憶される理由である。一時的な記憶は幾つかの
並列な列の形態であってもよい。列は異なるように処理
され、従ってデ−タパケットはこれらが属する列により
異なった処理を受ける。
【０００３】本発明は文献（“Eledtrisches Nachricht
enwesen ”、64巻、No.2/3、1990年、アルカテルの技術
的文献）の162 〜163 頁に説明されている装置を基礎と
するものである。
enwesen ”、64巻、No.2/3、1990年、アルカテルの技術
的文献）の162 〜163 頁に説明されている装置を基礎と
するものである。
【０００４】この装置はＡＴＭデ−タパケット（“ＡＴ
Ｍセル”または“セル”と呼ばれる）のための集積され
たスイッチング素子の一部を形成する。この装置では異
なった入口から来るデ−タパケットが幾つかの列に割当
てられ、一時的にそこに記憶される。
Ｍセル”または“セル”と呼ばれる）のための集積され
たスイッチング素子の一部を形成する。この装置では異
なった入口から来るデ−タパケットが幾つかの列に割当
てられ、一時的にそこに記憶される。
【０００５】
【発明が解決しようとする課題】その装置はメモリ装
置、ルート設定論理装置、メモリ管理装置を具備してい
る。メモリ装置は幾つかの論理列を含む。ここで“論
理”とは列へのメモリセルの割当てが永久的ではなく可
変であることを意味している。ルート設定論理装置は入
来デ−タパケットをデ−タパケットに含まれているルー
ト情報を基にして論理列の１つに割当てる。メモリ管理
装置はメモリ装置の位置を管理する。論理列の列の制御
を確実にし、空白の位置を列に挿入されるデ−タパケッ
トに割当てる。
置、ルート設定論理装置、メモリ管理装置を具備してい
る。メモリ装置は幾つかの論理列を含む。ここで“論
理”とは列へのメモリセルの割当てが永久的ではなく可
変であることを意味している。ルート設定論理装置は入
来デ−タパケットをデ−タパケットに含まれているルー
ト情報を基にして論理列の１つに割当てる。メモリ管理
装置はメモリ装置の位置を管理する。論理列の列の制御
を確実にし、空白の位置を列に挿入されるデ−タパケッ
トに割当てる。
【０００６】これは結果として以下の動作モードとな
る。即ちメモリ装置に到達するデ−タパケット流はルー
ト情報を基にして論理列に分配され、一時的にそこに記
憶される。このような装置はデ−タパケットが異なった
方法で処理されることができる異なった列に一時的に記
憶され、記憶装置の利用が固定したメモリ割当てを有す
る別々の列よりも良好である利点を有する。これはメモ
リ装置の全ての位置が全ての列により使用されることが
できることから生じる。過負荷状態下では、デ−タパケ
ットの損失の可能性は一般的に論理列による加入と独立
している。しかしながら、多くの場合には所定の列内の
デ−タパケットの損失の可能性ができるだけ低いことが
必要である。重要ではない別の列のデ−タパケットでは
僅かに高い損失の可能性が許容される。それ故、本発明
の目的は異なった論理列に一時的に記憶されるデ−タパ
ケットの異なった性質に基づいた処理を達成することで
ある。
る。即ちメモリ装置に到達するデ−タパケット流はルー
ト情報を基にして論理列に分配され、一時的にそこに記
憶される。このような装置はデ−タパケットが異なった
方法で処理されることができる異なった列に一時的に記
憶され、記憶装置の利用が固定したメモリ割当てを有す
る別々の列よりも良好である利点を有する。これはメモ
リ装置の全ての位置が全ての列により使用されることが
できることから生じる。過負荷状態下では、デ−タパケ
ットの損失の可能性は一般的に論理列による加入と独立
している。しかしながら、多くの場合には所定の列内の
デ−タパケットの損失の可能性ができるだけ低いことが
必要である。重要ではない別の列のデ−タパケットでは
僅かに高い損失の可能性が許容される。それ故、本発明
の目的は異なった論理列に一時的に記憶されるデ−タパ
ケットの異なった性質に基づいた処理を達成することで
ある。
【０００７】
【課題を解決するための手段】この目的は、適切な処理
が全てのデ−タパケットに対して保証されないとき個々
のデ−タパケットが拒否され、論理列の長さについての
デ−タが決定され、入来デ−タパケットが割当てられる
論理列のデ−タが決定され、拒否されるデ−タパケット
が前記決定されたデ−タに基づいて選択されることを特
徴とするデ−タパケットの一時的記憶方法およびメモリ
管理装置が論理列の長さについてのデ−タを決定する装
置を備え、デ−タパケットの拒否の決定を行うため、論
理列の長さの情報を与えるデ−タと入来デ−タパケット
が割当てられる論理列の情報とを結合するように設計さ
れたデ−タパケットを拒否するためのアクセス制御装置
が書込み装置に設けられていることを特徴とするデ−タ
パケットの一時的記憶装置によって達成される。このよ
うな方法および装置の有効な使用形態として、メモリ管
理装置が論理列の長さについてのデ−タを決定する装置
を備え、書込み装置はデ−タパケットの拒否についての
決定を行うため論理列の長さについての情報を与えるデ
−タと入来デ−タパケットが割当てられる論理列の情報
とを結合するように設計されているデ−タパケットを拒
否するためのアクセス制御装置を備えていることを特徴
とするデ−タパケット伝送用の通信回路網の交換装置が
提供される。
が全てのデ−タパケットに対して保証されないとき個々
のデ−タパケットが拒否され、論理列の長さについての
デ−タが決定され、入来デ−タパケットが割当てられる
論理列のデ−タが決定され、拒否されるデ−タパケット
が前記決定されたデ−タに基づいて選択されることを特
徴とするデ−タパケットの一時的記憶方法およびメモリ
管理装置が論理列の長さについてのデ−タを決定する装
置を備え、デ−タパケットの拒否の決定を行うため、論
理列の長さの情報を与えるデ−タと入来デ−タパケット
が割当てられる論理列の情報とを結合するように設計さ
れたデ−タパケットを拒否するためのアクセス制御装置
が書込み装置に設けられていることを特徴とするデ−タ
パケットの一時的記憶装置によって達成される。このよ
うな方法および装置の有効な使用形態として、メモリ管
理装置が論理列の長さについてのデ−タを決定する装置
を備え、書込み装置はデ−タパケットの拒否についての
決定を行うため論理列の長さについての情報を与えるデ
−タと入来デ−タパケットが割当てられる論理列の情報
とを結合するように設計されているデ−タパケットを拒
否するためのアクセス制御装置を備えていることを特徴
とするデ−タパケット伝送用の通信回路網の交換装置が
提供される。
【０００８】本発明の基本的思想はデ−タパケットの選
択的な排除によりデ−タパケットの避けることのできな
い損失を組織化することである。それほど重要ではない
列のデ−タパケットはより重要なデ−タパケットのため
の余地をつくるために所定の制限内で故意に排除され
る。
択的な排除によりデ−タパケットの避けることのできな
い損失を組織化することである。それほど重要ではない
列のデ−タパケットはより重要なデ−タパケットのため
の余地をつくるために所定の制限内で故意に排除され
る。
【０００９】本発明のさらに重要な利点はその他の請求
項に記載されている。特にデ−タパケットはデ−タパケ
ットに示されている優先度クラスに基づいて列に割当て
られ、従って各列は別の優先度クラスのデ−タパケット
を含む。列は異なった周波数で処理される。従って優先
度依存損失と遅延の可能性を有する一時的な記憶は有効
な方法で実行される。
項に記載されている。特にデ−タパケットはデ−タパケ
ットに示されている優先度クラスに基づいて列に割当て
られ、従って各列は別の優先度クラスのデ−タパケット
を含む。列は異なった周波数で処理される。従って優先
度依存損失と遅延の可能性を有する一時的な記憶は有効
な方法で実行される。
【００１０】本発明の特別の利点は少数のパラメータの
構成が異なった損失または遅延の可能性を生じる幾つか
の方法の間での切換えを可能にすることである。これは
少数のパラメータ構成によりそれぞれの仕事に調節され
る一般に応用可能な一時的記憶を提供する。
構成が異なった損失または遅延の可能性を生じる幾つか
の方法の間での切換えを可能にすることである。これは
少数のパラメータ構成によりそれぞれの仕事に調節され
る一般に応用可能な一時的記憶を提供する。
【００１１】本発明の別の利点はＡＴＭに適切であるよ
うな高速度の必要条件を満たすことである。
うな高速度の必要条件を満たすことである。
【００１２】
【実施例】本発明は添付図面を伴って以下の実施例の説
明から明白になるであろう。デ−タパケットの一時的記
憶用の顕著な装置の顕著な使用方法を最初に説明する。
これはサーバとアクセス制御装置の幾つかの動作モード
の間で切換えが可能である。入来デ−タパケットは２つ
の優先度クラスの１つに割当てられ、優先度クラスにし
たがって２つの列の一方に割当てられる。入来デ−タパ
ケットを別の規定により列に割当てることも可能であ
る。例えばデ−タパケットはそこに含まれるルート情報
により列に分配され、この場合、各列も異なった出力に
割当てられる。
明から明白になるであろう。デ−タパケットの一時的記
憶用の顕著な装置の顕著な使用方法を最初に説明する。
これはサーバとアクセス制御装置の幾つかの動作モード
の間で切換えが可能である。入来デ−タパケットは２つ
の優先度クラスの１つに割当てられ、優先度クラスにし
たがって２つの列の一方に割当てられる。入来デ−タパ
ケットを別の規定により列に割当てることも可能であ
る。例えばデ−タパケットはそこに含まれるルート情報
により列に分配され、この場合、各列も異なった出力に
割当てられる。
【００１３】図１は書込み装置ＷＲ、バッファメモリＭ
ＥＭ、サーバＳＥＲ、メモリ管理装置ＭＣＯＮＴＲを示
している。書込み装置ＷＲでは３つのデ−タパケットＤ
１、Ｄ２、Ｄ３が到達している。デ−タパケットＤ１、
Ｄ２、Ｄ３は通信回路網で情報交換に使用されるような
デ−タパケットである。これらはこれらが割当てられて
いる優先度を示す指示子を伝送する。デ−タパケットＤ
１は優先度クラスＰ１に割当てられ、デ−タパケットＤ
２、Ｄ３は優先度クラスＰ２に割当てられ、Ｐ１はより
高い優先度クラスに対応し、Ｐ２は低いクラスに対応す
る。デ−タパケットＤ１、Ｄ２、Ｄ３は別形態または別
の使用法も有していてもよい。このようなデ−タパケッ
トは例えば、デ−タ処理システムの待ち処理の処理内容
を表すものである。
ＥＭ、サーバＳＥＲ、メモリ管理装置ＭＣＯＮＴＲを示
している。書込み装置ＷＲでは３つのデ−タパケットＤ
１、Ｄ２、Ｄ３が到達している。デ−タパケットＤ１、
Ｄ２、Ｄ３は通信回路網で情報交換に使用されるような
デ−タパケットである。これらはこれらが割当てられて
いる優先度を示す指示子を伝送する。デ−タパケットＤ
１は優先度クラスＰ１に割当てられ、デ−タパケットＤ
２、Ｄ３は優先度クラスＰ２に割当てられ、Ｐ１はより
高い優先度クラスに対応し、Ｐ２は低いクラスに対応す
る。デ−タパケットＤ１、Ｄ２、Ｄ３は別形態または別
の使用法も有していてもよい。このようなデ−タパケッ
トは例えば、デ−タ処理システムの待ち処理の処理内容
を表すものである。
【００１４】書込み装置ＷＲは入来デ−タパケットを受
信し、これらをバッファメモリＭＥＭに入れる。さら
に、デ−タパケットの拒否を決定し、この範囲までメモ
リ管理装置ＭＣＯＮＴＲと信号を交換する。バッファメ
モリＭＥＭでは２つの論理列ＱＵ１、ＱＵ２が形成され
ている。列ＱＵ１は２つのデ−タパケットＤ４、Ｄ５を
含み、列ＱＵ２は３つのデ−タパケットＤ６、Ｄ７、Ｄ
８を含む。これらの各デ−タパケットには時間スタンプ
ＴＳが設けられ、これはデ−タパケットの到着順序の情
報を与える。列ＱＵ１、ＱＵ２はＦＩＦＯ列（ＦＩＦＯ
＝先入れ先出し）として組織される。列を異なる組織に
することも可能であり、即ち、結果として短いデ−タパ
ケットが最初に読取られる。サーバＳＥＲは所定のアル
ゴリズムにしたがってバッファメモリＭＥＭからデ−タ
パケットを読取り、例えばそれらを送信機へ送る。
信し、これらをバッファメモリＭＥＭに入れる。さら
に、デ−タパケットの拒否を決定し、この範囲までメモ
リ管理装置ＭＣＯＮＴＲと信号を交換する。バッファメ
モリＭＥＭでは２つの論理列ＱＵ１、ＱＵ２が形成され
ている。列ＱＵ１は２つのデ−タパケットＤ４、Ｄ５を
含み、列ＱＵ２は３つのデ−タパケットＤ６、Ｄ７、Ｄ
８を含む。これらの各デ−タパケットには時間スタンプ
ＴＳが設けられ、これはデ−タパケットの到着順序の情
報を与える。列ＱＵ１、ＱＵ２はＦＩＦＯ列（ＦＩＦＯ
＝先入れ先出し）として組織される。列を異なる組織に
することも可能であり、即ち、結果として短いデ−タパ
ケットが最初に読取られる。サーバＳＥＲは所定のアル
ゴリズムにしたがってバッファメモリＭＥＭからデ−タ
パケットを読取り、例えばそれらを送信機へ送る。
【００１５】メモリ管理装置ＭＣＯＮＴＲはバッファメ
モリＭＥＭ中の記憶処理を行う。これは空白のバッファ
メモリＭＥＭの位置のリストを保持し、後者が２つの列
ＱＵ１、ＱＵ２の一方に書込み装置により入力されると
き、デ−タパケットにこのリストから位置を割当てる。
さらにメモリ管理装置ＭＣＯＮＴＲが論理列ＱＵ１、Ｑ
Ｕ２を組織し、レジスタ中の２つの列ＱＵ１、ＱＵ２の
現在の長さと全長についての情報を記憶する。このレジ
スタのデ−タは書込み装置ＷＲに通信される。
モリＭＥＭ中の記憶処理を行う。これは空白のバッファ
メモリＭＥＭの位置のリストを保持し、後者が２つの列
ＱＵ１、ＱＵ２の一方に書込み装置により入力されると
き、デ−タパケットにこのリストから位置を割当てる。
さらにメモリ管理装置ＭＣＯＮＴＲが論理列ＱＵ１、Ｑ
Ｕ２を組織し、レジスタ中の２つの列ＱＵ１、ＱＵ２の
現在の長さと全長についての情報を記憶する。このレジ
スタのデ−タは書込み装置ＷＲに通信される。
【００１６】デ−タパケットが論理列ＱＵ１、ＱＵ２の
１つからサーバにより読取られるときそれにより占有さ
れているメモリ位置は空白のメモリ位置のリストに入れ
られる。この例ではデ−タパケットのメモリ位置は書込
み装置ＷＲからの信号に応答してメモリ管理装置ＭＣＯ
ＮＴＲにより空白のメモリ位置のリストに入れられるこ
とも可能である。このデ−タパケットは従って列から消
去される。
１つからサーバにより読取られるときそれにより占有さ
れているメモリ位置は空白のメモリ位置のリストに入れ
られる。この例ではデ−タパケットのメモリ位置は書込
み装置ＷＲからの信号に応答してメモリ管理装置ＭＣＯ
ＮＴＲにより空白のメモリ位置のリストに入れられるこ
とも可能である。このデ−タパケットは従って列から消
去される。
【００１７】書込み装置ＷＲはクロックＣＬＯＣＫと、
分配装置ＤＩＶと、２つの入力ＩＮ１とＩＮ２と２つの
出力ＯＵＴ１、ＯＵＴ２とを有するアクセス制御装置Ｚ
ＵＧを含む。分配装置ＤＩＶは入来デ−タパケットＤ
１、Ｄ２、Ｄ３を受信し、これらが優先度クラスＰ１に
属すならばアクセス制御装置ＺＵＧの入力ＩＮ１に送
り、これらが優先度クラスＰ２に属すならば入力ＩＮ２
に送る。さらに、分配装置ＤＩＶは入来デ−タパケット
に時間スタンプＴＳを与える。この時間スタンプＴＳは
デ−タパケットの到着時間を示す。到着時間はクロック
ＣＬＯＣＫにより決定される。時間スタンプＴＳのデ−
タパケットの到着順序を記録する他の方法も可能であ
る。例えば、各入来デ−タパケット上の１つにより増加
されるカウンタのカウントが時間スタンプＴＳ中に記憶
されることもできる。この時間スタンプは異なった方法
でデ−タパケットに関連される。例えばそれは別々に記
憶されメモリ管理装置ＭＣＯＮＴＲにより各デ−タパケ
ットと結合される。デ−タパケットと関連する時間スタ
ンプＴＳなしですますことも可能である。しかしながら
到着順序の情報はサーバＳＥＲに利用できない。
分配装置ＤＩＶと、２つの入力ＩＮ１とＩＮ２と２つの
出力ＯＵＴ１、ＯＵＴ２とを有するアクセス制御装置Ｚ
ＵＧを含む。分配装置ＤＩＶは入来デ−タパケットＤ
１、Ｄ２、Ｄ３を受信し、これらが優先度クラスＰ１に
属すならばアクセス制御装置ＺＵＧの入力ＩＮ１に送
り、これらが優先度クラスＰ２に属すならば入力ＩＮ２
に送る。さらに、分配装置ＤＩＶは入来デ−タパケット
に時間スタンプＴＳを与える。この時間スタンプＴＳは
デ−タパケットの到着時間を示す。到着時間はクロック
ＣＬＯＣＫにより決定される。時間スタンプＴＳのデ−
タパケットの到着順序を記録する他の方法も可能であ
る。例えば、各入来デ−タパケット上の１つにより増加
されるカウンタのカウントが時間スタンプＴＳ中に記憶
されることもできる。この時間スタンプは異なった方法
でデ−タパケットに関連される。例えばそれは別々に記
憶されメモリ管理装置ＭＣＯＮＴＲにより各デ−タパケ
ットと結合される。デ−タパケットと関連する時間スタ
ンプＴＳなしですますことも可能である。しかしながら
到着順序の情報はサーバＳＥＲに利用できない。
【００１８】アクセス制御装置ＺＵＧは必要ならば、入
力ＩＮ１、ＩＮ２に供給されるデ−タパケットを列ＱＵ
１、ＱＵ２にそれぞれ挿入する。さらにアクセス制御装
置ＺＵＧはデ−タパケットの拒否についての決定を行
い、拒否を行うか初期化する。最後に、信号をメモリ管
理装置ＭＣＯＮＴＲと交換する。
力ＩＮ１、ＩＮ２に供給されるデ−タパケットを列ＱＵ
１、ＱＵ２にそれぞれ挿入する。さらにアクセス制御装
置ＺＵＧはデ−タパケットの拒否についての決定を行
い、拒否を行うか初期化する。最後に、信号をメモリ管
理装置ＭＣＯＮＴＲと交換する。
【００１９】アクセス制御装置ＺＵＧの動作は図２で詳
細に示されている。図２は入力ＩＮ１、ＩＮ２と出力Ｏ
ＵＴ１、ＯＵＴ２とを有するアクセス制御装置ＺＵＧを
示している。これは２つの制御装置ＣＯＮＴＲ１、ＣＯ
ＮＴＲ２を含んでいる。制御装置ＣＯＮＴＲ１は列ＱＵ
１に割当てられたデ−タパケットを受持ち、制御装置Ｃ
ＯＮＴＲ２は列ＱＵ２に割当てられたデ−タパケットを
受持つ。
細に示されている。図２は入力ＩＮ１、ＩＮ２と出力Ｏ
ＵＴ１、ＯＵＴ２とを有するアクセス制御装置ＺＵＧを
示している。これは２つの制御装置ＣＯＮＴＲ１、ＣＯ
ＮＴＲ２を含んでいる。制御装置ＣＯＮＴＲ１は列ＱＵ
１に割当てられたデ−タパケットを受持ち、制御装置Ｃ
ＯＮＴＲ２は列ＱＵ２に割当てられたデ−タパケットを
受持つ。
【００２０】制御装置ＣＯＮＴＲ１は２つの比較装置Ｃ
ＭＰ１、ＣＭＰ２と２つのＡＮＤゲートＡＮＤ１、ＡＮ
Ｄ２とＮＯＴゲートＮＯＴと書込み装置Ｅ１とを有す
る。制御装置ＣＯＮＴＲ２は２つの比較器ＣＭＰ３、Ｃ
ＭＰ４とＡＮＤゲートＡＮＤ３と書込み装置Ｅ２とを有
する。
ＭＰ１、ＣＭＰ２と２つのＡＮＤゲートＡＮＤ１、ＡＮ
Ｄ２とＮＯＴゲートＮＯＴと書込み装置Ｅ１とを有す
る。制御装置ＣＯＮＴＲ２は２つの比較器ＣＭＰ３、Ｃ
ＭＰ４とＡＮＤゲートＡＮＤ３と書込み装置Ｅ２とを有
する。
【００２１】２つの信号ｎとｎ2 はメモリ管理装置ＭＣ
ＯＮＴＲから受信され、信号ＤＯＰＯ２はメモリ管理装
置ＭＣＯＮＴＲに送信される。信号ＰＯＥＮによりアク
セス制御装置ＺＵＧの動作モードが設定される。信号Ｐ
ＯＥＮは例えばモード選択スイッチまたは高レベル制御
装置から受信される。信号ｎ2 の値は列ＱＵ２のデ−タ
パケット数に対応し、信号ｎの値は列ＱＵ１、ＱＵ２の
両者のデ−タパケットの総数に対応する。信号ＤＯＰＯ
２とＰＯＥＮは２進信号であり、その値は論理１または
論理０である。
ＯＮＴＲから受信され、信号ＤＯＰＯ２はメモリ管理装
置ＭＣＯＮＴＲに送信される。信号ＰＯＥＮによりアク
セス制御装置ＺＵＧの動作モードが設定される。信号Ｐ
ＯＥＮは例えばモード選択スイッチまたは高レベル制御
装置から受信される。信号ｎ2 の値は列ＱＵ２のデ−タ
パケット数に対応し、信号ｎの値は列ＱＵ１、ＱＵ２の
両者のデ−タパケットの総数に対応する。信号ＤＯＰＯ
２とＰＯＥＮは２進信号であり、その値は論理１または
論理０である。
【００２２】書込み装置Ｅ１は入力ＩＮ１に到達するデ
−タパケットを出力ＯＵＴ１を経て列ＱＵ１に挿入し、
またはそれを拒否する。書込み装置Ｅ２は入力ＩＮ２と
出力ＯＵＴ２に接続され、同一の方法でデ−タパケット
を処理する。ＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ
３はそれぞれ２個の入力と１個の出力を有する。
−タパケットを出力ＯＵＴ１を経て列ＱＵ１に挿入し、
またはそれを拒否する。書込み装置Ｅ２は入力ＩＮ２と
出力ＯＵＴ２に接続され、同一の方法でデ−タパケット
を処理する。ＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ
３はそれぞれ２個の入力と１個の出力を有する。
【００２３】信号ｎは比較器ＣＭＰ１、ＣＭＰ２、ＣＭ
Ｐ３に供給され、信号ｎ2 は比較器ＣＭＰ４に供給され
信号ＰＯＥＮはＡＮＤゲートＡＮＤ３の第１の入力に供
給される。比較器ＣＭＰ３は信号ｎの値をしきい値Ｓ２
と比較する。信号ｎの値がしきい値Ｓ２より大きいか等
しいならば書込み装置Ｅ２は到着するデ−タパケットを
拒否するように指示される。そうでないならば書込み装
置はこれらのデ−タパケットを出力ＯＵＴ２を経て列Ｑ
Ｕ２に挿入する。比較器ＣＭＰ４は信号ｎ2 の値とゼロ
とを比較する。値がゼロよりも大きいならば論理１はＡ
ＮＤゲートＡＮＤ３の第２の入力に供給される。そうで
なければ論理０が供給される。ＡＮＤゲートＡＮＤ３
（信号ＰＡ）の出力がＡＮＤゲートＡＮＤ２の第１の入
力に結合され、ＮＯＴゲートＮＯＴを通ってＡＮＤゲー
トＡＮＤ１の第２の入力に結合される。
Ｐ３に供給され、信号ｎ2 は比較器ＣＭＰ４に供給され
信号ＰＯＥＮはＡＮＤゲートＡＮＤ３の第１の入力に供
給される。比較器ＣＭＰ３は信号ｎの値をしきい値Ｓ２
と比較する。信号ｎの値がしきい値Ｓ２より大きいか等
しいならば書込み装置Ｅ２は到着するデ−タパケットを
拒否するように指示される。そうでないならば書込み装
置はこれらのデ−タパケットを出力ＯＵＴ２を経て列Ｑ
Ｕ２に挿入する。比較器ＣＭＰ４は信号ｎ2 の値とゼロ
とを比較する。値がゼロよりも大きいならば論理１はＡ
ＮＤゲートＡＮＤ３の第２の入力に供給される。そうで
なければ論理０が供給される。ＡＮＤゲートＡＮＤ３
（信号ＰＡ）の出力がＡＮＤゲートＡＮＤ２の第１の入
力に結合され、ＮＯＴゲートＮＯＴを通ってＡＮＤゲー
トＡＮＤ１の第２の入力に結合される。
【００２４】信号ｎの値は比較器ＣＭＰ１のしきい値Ｓ
１および比較器ＣＭＰ２のしきい値Ｎと比較される。信
号ｎの値がしきい値Ｓ１よりも大きいか等しいならば論
理１はＡＮＤゲートＡＮＤ１の第１の入力に供給され、
そうでなければ論理０が供給される。値がしきい値Ｎよ
りも大きいか等しいならば論理１はＡＮＤゲートＡＮＤ
２の第２の入力に供給され、そうでなければ論理０が供
給される。論理１がＡＮＤゲートＡＮＤ１の両入力に供
給されるならば書込み装置Ｅ１は入来デ−タパケットを
拒否するように指示される。そうでなければ書込み装置
Ｅ１はこれらのパケットを出力ＯＵＴ１を介して列ＱＵ
１に挿入する。ＡＮＤゲートＡＮＤ２の両入力に供給さ
れる論理１でメモリ管理装置ＭＣＯＮＴＲは列ＱＵ２の
端部に位置するデ−タパケットをバッファメモリＭＥＭ
から消去するために信号ＤＯＰＯ２によって指示され
る。しきい値Ｓ１、ＮはバッファンメモリＭＥＭ中に記
憶されることができる最大数のデ−タパケットに等しい
値に設定される。アクセス制御装置ＺＵＧが２つより多
数の優先度クラスに延在されるならばしきい値Ｓ１はも
っと低い値に設定されなければならない。部品の前述の
接続は２つの異なった動作モード間での切換えを可能に
する。
１および比較器ＣＭＰ２のしきい値Ｎと比較される。信
号ｎの値がしきい値Ｓ１よりも大きいか等しいならば論
理１はＡＮＤゲートＡＮＤ１の第１の入力に供給され、
そうでなければ論理０が供給される。値がしきい値Ｎよ
りも大きいか等しいならば論理１はＡＮＤゲートＡＮＤ
２の第２の入力に供給され、そうでなければ論理０が供
給される。論理１がＡＮＤゲートＡＮＤ１の両入力に供
給されるならば書込み装置Ｅ１は入来デ−タパケットを
拒否するように指示される。そうでなければ書込み装置
Ｅ１はこれらのパケットを出力ＯＵＴ１を介して列ＱＵ
１に挿入する。ＡＮＤゲートＡＮＤ２の両入力に供給さ
れる論理１でメモリ管理装置ＭＣＯＮＴＲは列ＱＵ２の
端部に位置するデ−タパケットをバッファメモリＭＥＭ
から消去するために信号ＤＯＰＯ２によって指示され
る。しきい値Ｓ１、ＮはバッファンメモリＭＥＭ中に記
憶されることができる最大数のデ−タパケットに等しい
値に設定される。アクセス制御装置ＺＵＧが２つより多
数の優先度クラスに延在されるならばしきい値Ｓ１はも
っと低い値に設定されなければならない。部品の前述の
接続は２つの異なった動作モード間での切換えを可能に
する。
【００２５】信号ＰＯＥＮの値が論理０に設定されるな
らば、２つの列ＱＵ１、ＱＵ２の所定の全長から始まっ
て高い優先度クラスＰ１の列ＱＵ１を目的とするデ−タ
パケットのみがバッファメモリＭＥＭに入れられる。列
ＱＵ２のためのデ−タパケットは拒否される。このしき
い値の全長はしきい値Ｓ２を経て設定される。信号ＰＯ
ＥＮの値が論理１に設定されるならば、しきい値Ｓ２が
しきい値ＮとＳ１と同一の値に設定され、２つの列ＱＵ
１、ＱＵ２の全長がバッファメモリＭＥＭの容量におけ
る限界に到達するならばデ−タパケットは低い優先度ク
ラスＰ２の列ＱＵ２に記憶され、一方のデ−タパケット
は列ＱＵ１から消去され、空白位置は高い優先度クラス
Ｐ１のデ−タパケット記憶用に使用される。
らば、２つの列ＱＵ１、ＱＵ２の所定の全長から始まっ
て高い優先度クラスＰ１の列ＱＵ１を目的とするデ−タ
パケットのみがバッファメモリＭＥＭに入れられる。列
ＱＵ２のためのデ−タパケットは拒否される。このしき
い値の全長はしきい値Ｓ２を経て設定される。信号ＰＯ
ＥＮの値が論理１に設定されるならば、しきい値Ｓ２が
しきい値ＮとＳ１と同一の値に設定され、２つの列ＱＵ
１、ＱＵ２の全長がバッファメモリＭＥＭの容量におけ
る限界に到達するならばデ−タパケットは低い優先度ク
ラスＰ２の列ＱＵ２に記憶され、一方のデ−タパケット
は列ＱＵ１から消去され、空白位置は高い優先度クラス
Ｐ１のデ−タパケット記憶用に使用される。
【００２６】２つの動作モード間の切換えなしで、２つ
のモードの一方のみを行うことが可能である。またデ−
タによりデ−タパケットをメモリ管理装置ＭＣＯＮＴＲ
から選択的に拒否する他の方法とデ−タパケットの列へ
の割当てが使用されてもよい。このような方法は例えば
しきい値Ｎ、Ｓ１、Ｓ２または信号ＰＯＥＮを適切な他
の値に設定することによって実行することができる。ま
た２つより多数の動作モード間での切換えも可能であ
る。
のモードの一方のみを行うことが可能である。またデ−
タによりデ−タパケットをメモリ管理装置ＭＣＯＮＴＲ
から選択的に拒否する他の方法とデ−タパケットの列へ
の割当てが使用されてもよい。このような方法は例えば
しきい値Ｎ、Ｓ１、Ｓ２または信号ＰＯＥＮを適切な他
の値に設定することによって実行することができる。ま
た２つより多数の動作モード間での切換えも可能であ
る。
【００２７】サーバＳＥＲの動作が図３で詳細に示され
ている。図３はバッファメモリＭＥＭとサーバＳＥＲの
部分を示している。バッファメモリＭＥＭは２つの論理
列ＱＵ１、ＱＵ２を有し、それぞれ列ＱＵ１、ＱＵ２の
始めに記憶される２つのデ−タパケットＤ４、Ｄ６を含
んでいる。サーバＳＥＲは読取り装置ＡＥ、スイッチン
グ装置ＳＷ、３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ
２、ＳＥＲＶＥ３を含んでいる。読取り装置ＡＥはデ−
タパケットを列ＱＵ１、ＱＵ２のいずれか一方の始めか
ら取り、それを通過させる。デ−タパケットが取られる
列は３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ２、ＳＥ
ＲＶＥ３の１つにより決定される。スイッチング装置Ｓ
Ｗによりこれらの３つの制御装置の１つを選択すること
により３つの動作モードの１つが設定される。各モード
は異なった制御方法に対応する。
ている。図３はバッファメモリＭＥＭとサーバＳＥＲの
部分を示している。バッファメモリＭＥＭは２つの論理
列ＱＵ１、ＱＵ２を有し、それぞれ列ＱＵ１、ＱＵ２の
始めに記憶される２つのデ−タパケットＤ４、Ｄ６を含
んでいる。サーバＳＥＲは読取り装置ＡＥ、スイッチン
グ装置ＳＷ、３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ
２、ＳＥＲＶＥ３を含んでいる。読取り装置ＡＥはデ−
タパケットを列ＱＵ１、ＱＵ２のいずれか一方の始めか
ら取り、それを通過させる。デ−タパケットが取られる
列は３つの制御装置ＳＥＲＶＥ１、ＳＥＲＶＥ２、ＳＥ
ＲＶＥ３の１つにより決定される。スイッチング装置Ｓ
Ｗによりこれらの３つの制御装置の１つを選択すること
により３つの動作モードの１つが設定される。各モード
は異なった制御方法に対応する。
【００２８】第１のモードでは制御装置ＳＥＲＶＥ１は
デ−タ入力ＴＳ１を経てデ−タパケットＤ４の時間スタ
ンプＴＳを読取り、デ−タパケットＤ６の時間スタンプ
はデ−タ入力ＴＳ２を経て読取られる。このデ−タによ
り制御装置ＳＥＲＶＥ１は２つのデ−タパケットＤ４、
Ｄ６の時間スタンプを書取り装置ＷＲに先に到着した読
取り装置により読取らせる。この方法で全てのデ−タパ
ケットのＦＩＦＯ処理が行われる。第２のモードでは制
御装置ＳＥＲＶＥ２は２つの入力ＤＡ１とＤＡ２を経て
少なくとも１つのデ−タパケットが列ＱＵ１、ＱＵ２に
それぞれ含まれるか否かをチェックする。このデ−タに
より、制御装置ＳＥＲＶＥ２はデ−タパケットが列ＱＵ
１に存在しない場合にのみデ−タパケットを列ＱＵ２か
ら読取らせる。この方法で高い優先度クラスＰ１のデ−
タパケットの遅延優先が行われる。第３のモードでは制
御装置ＳＥＲＶＥ３は読取り装置ＡＥが所定の時間期間
に各列から読取るように指示する。この方法で２つの列
のサイクル処理が達成される。
デ−タ入力ＴＳ１を経てデ−タパケットＤ４の時間スタ
ンプＴＳを読取り、デ−タパケットＤ６の時間スタンプ
はデ−タ入力ＴＳ２を経て読取られる。このデ−タによ
り制御装置ＳＥＲＶＥ１は２つのデ−タパケットＤ４、
Ｄ６の時間スタンプを書取り装置ＷＲに先に到着した読
取り装置により読取らせる。この方法で全てのデ−タパ
ケットのＦＩＦＯ処理が行われる。第２のモードでは制
御装置ＳＥＲＶＥ２は２つの入力ＤＡ１とＤＡ２を経て
少なくとも１つのデ−タパケットが列ＱＵ１、ＱＵ２に
それぞれ含まれるか否かをチェックする。このデ−タに
より、制御装置ＳＥＲＶＥ２はデ−タパケットが列ＱＵ
１に存在しない場合にのみデ−タパケットを列ＱＵ２か
ら読取らせる。この方法で高い優先度クラスＰ１のデ−
タパケットの遅延優先が行われる。第３のモードでは制
御装置ＳＥＲＶＥ３は読取り装置ＡＥが所定の時間期間
に各列から読取るように指示する。この方法で２つの列
のサイクル処理が達成される。
【００２９】サーバＳＥＲの幾つかのモード間でスイッ
チング能力なしで済まし、１つのみのモードを使用する
か、前述した方法以外の制御方法を使用することも可能
である。
チング能力なしで済まし、１つのみのモードを使用する
か、前述した方法以外の制御方法を使用することも可能
である。
【００３０】前述の例では２つの優先度クラスの一方に
属すデ−タパケットを一時的に記憶する装置が示されて
いる。この装置も２つより多くの優先度クラスのうちの
１つに割当てられたデ−タパケットの一時的な記憶を許
容するように拡張されている。このことを行うために各
付加的な優先度クラスに対しては１つの付加的な列がバ
ッファメモリＭＥＭに形成されなければならず、１つの
付加的な制御装置がアクセス制御装置に設けられなけれ
ばならない。この付加的な制御装置は制御装置ＣＯＮＴ
Ｒ１と同一の構成であり、クラスＰ１よりも高い優先度
クラスに割当てられる。付加的な回路が加えられなけれ
ばならず、これは付加的な制御装置用の信号ＰＡに対応
する信号を発生し、信号ＰＯＥＮとｎ2 から列ＱＵ１の
長さを示す値を有する制御装置ＣＯＮＴＲ１用の信号を
得る。
属すデ−タパケットを一時的に記憶する装置が示されて
いる。この装置も２つより多くの優先度クラスのうちの
１つに割当てられたデ−タパケットの一時的な記憶を許
容するように拡張されている。このことを行うために各
付加的な優先度クラスに対しては１つの付加的な列がバ
ッファメモリＭＥＭに形成されなければならず、１つの
付加的な制御装置がアクセス制御装置に設けられなけれ
ばならない。この付加的な制御装置は制御装置ＣＯＮＴ
Ｒ１と同一の構成であり、クラスＰ１よりも高い優先度
クラスに割当てられる。付加的な回路が加えられなけれ
ばならず、これは付加的な制御装置用の信号ＰＡに対応
する信号を発生し、信号ＰＯＥＮとｎ2 から列ＱＵ１の
長さを示す値を有する制御装置ＣＯＮＴＲ１用の信号を
得る。
【００３１】ＡＴＭ交換装置における本発明の有効な使
用方法を以下説明する。このような交換装置ではスイッ
チング回路網により切換えられる前、その期間中、また
はその後に入来デ−タパケットが一時的に記憶される。
従って入来するまたは出力するデ−タパケットを伝送す
る各ラインまたはスイッチング処理のために１つの一時
的な記憶装置が必要とされる。これらの点で、本発明に
より一時的にデ−タパケットを記憶する装置が使用され
る。
用方法を以下説明する。このような交換装置ではスイッ
チング回路網により切換えられる前、その期間中、また
はその後に入来デ−タパケットが一時的に記憶される。
従って入来するまたは出力するデ−タパケットを伝送す
る各ラインまたはスイッチング処理のために１つの一時
的な記憶装置が必要とされる。これらの点で、本発明に
より一時的にデ−タパケットを記憶する装置が使用され
る。
【図１】本発明による方法を使用する一時的にデ−タパ
ケットを記憶するための顕著な装置の概略図。
ケットを記憶するための顕著な装置の概略図。
【図２】図１の装置用の書込み装置部分の概略図。
【図３】図１の装置用のサーバおよびバッファメモリ部
分の概略図。
分の概略図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マティアス・ビッペンベック ドイツ連邦共和国、70193 シュツットガ ルト、シェッフェルシュトラーセ 29 (72)発明者 カール・シュローディ ドイツ連邦共和国、71296 ハイムスハイ ム、マルダーベーク 11
Claims (11)
- 【請求項１】 入来デ−タパケットがそこに含まれるデ
−タに基づいて２以上の論理列に分配され、一時的に記
憶され、全ての前記論理列が共通のバッファメモリを共
有し、その位置が必要な時のみにダイナミックに個々の
論理列に割当てられるデ−タパケットの一時的記憶方法
において、 適切な処理が全てのデ−タパケットに対して保証されな
いとき個々のデ−タパケットが拒否され、論理列の長さ
についてのデ−タが決定され、入来デ−タパケットが割
当てられる論理列のデ−タが決定され、拒否されるデ−
タパケットが前記決定されたデ−タに基づいて選択され
ることを特徴とするデ−タパケットの一時的記憶方法。 - 【請求項２】 拒否されるデ−タパケットはそれらが論
理列に挿入される前に拒否されることを特徴とする請求
項１記載の方法。 - 【請求項３】 拒否されるデ−タパケットが論理列から
除去されることを特徴とする請求項１記載の方法。 - 【請求項４】 デ−タパケットが優先度クラスを前記デ
−タパケットに割当てるデ−タを含み、各優先度クラス
に対して別々の論理列が提供され、前記優先度クラスに
割当てられたデ−タパケットが一時的に記憶されること
を特徴とする請求項１記載の方法。 - 【請求項５】 論理列の全長が決定され、少なくとも１
つの優先度クラスが基準値を割当てられ、論理列の全長
が基準値を超過するならばこのような優先度クラスの入
来デ−タパケットが拒否されることを特徴とする請求項
２または４記載の方法。 - 【請求項６】 高い優先度クラスの入来デ−タパケット
に対してバッファメモリで利用できるメモリ位置がない
ときには、低い優先度クラスのデ−タパケットがバッフ
ァメモリから除去されることを特徴とする請求項３また
は４記載の方法。 - 【請求項７】 ２つ以上の論理列がデ−タパケットを一
時的に記憶するために設けられているバッファメモリ
と、必要なときのみダイナミックにメモリ位置を個々の
論理列に割当てるように設計された論理列管理用のメモ
リ管理装置と、前記デ−タパケットに含まれたデ−タに
基づいて入来デ−タパケットを論理列の１つに挿入する
ように設計された書込み装置と、論理列からのデ−タパ
ケットの読取り用のサーバとを具備するデ−タパケット
の一時的記憶装置において、 メモリ管理装置は論理列の長さについてのデ−タを決定
する装置を備え、デ−タパケットの拒否の決定を行うた
め、論理列の長さの情報を与えるデ−タと入来デ−タパ
ケットが割当てられる論理列の情報とを結合するように
設計されたデ−タパケットを拒否するためのアクセス制
御装置が書込み装置に設けられていることを特徴とする
デ−タパケットの一時的記憶装置。 - 【請求項８】 書込み装置に時間スタンプを各入来する
デ−タパケットに割当てるための装置が設けられ、論理
列が読取り期間中に処理される順序が時間スタンプによ
り影響されることができるようにサーバが設計されてい
ることを特徴とする請求項７記載の装置。 - 【請求項９】 サーバが個々の列が処理される順番を決
定する２以上の動作モード間で切換え可能であるように
設計されていることを特徴とする請求項７記載の装置。 - 【請求項１０】 アクセス制御装置がデ−タパケットの
拒否に関連する少なくとも２つの動作モード間で切換え
可能であるように設計されていることを特徴とする請求
項７記載の装置。 - 【請求項１１】 ２つ以上の論理列がデ−タパケットを
一時的に記憶するために設けられているバッファメモリ
を備えている少なくとも１つのデ−タパケットの一時的
記憶装置と、必要なときにのみメモリ位置を個々の論理
列にダイナミックに割当てるように設計されている論理
列管理用のメモリ管理装置と、前記デ−タパケットに含
まれているデ−タに基づいて入来デ−タパケットを論理
列の１つに挿入するように設計された書込み装置と、論
理列からデ−タパケット読取るためのサーバとを具備し
たデ−タパケット伝送用の通信回路網の交換装置におい
て、 メモリ管理装置は論理列の長さについてのデ−タを決定
する装置を備え、書込み装置はデ−タパケットの拒否に
ついての決定を行うため論理列の長さについての情報を
与えるデ−タと入来デ−タパケットが割当てられる論理
列の情報とを結合するように設計されているデ−タパケ
ットを拒否するためのアクセス制御装置を備えているこ
とを特徴とするデ−タパケット伝送用の通信回路網の交
換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4328862A DE4328862A1 (de) | 1993-08-27 | 1993-08-27 | Verfahren und Vorrichtung zum Zwischenspeichern von Datenpaketen sowie Vermittlungsstelle mit einer solchen Vorrichtung |
| DE4328862.6 | 1993-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154424A true JPH07154424A (ja) | 1995-06-16 |
| JP3575628B2 JP3575628B2 (ja) | 2004-10-13 |
Family
ID=6496178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20383194A Expired - Lifetime JP3575628B2 (ja) | 1993-08-27 | 1994-08-29 | デ−タパケットを一時的に記憶する方法および装置とこのような装置を有する交換装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5521923A (ja) |
| EP (1) | EP0641099B1 (ja) |
| JP (1) | JP3575628B2 (ja) |
| CN (1) | CN1064500C (ja) |
| AT (1) | ATE213369T1 (ja) |
| AU (1) | AU679758B2 (ja) |
| CA (1) | CA2130369A1 (ja) |
| DE (2) | DE4328862A1 (ja) |
| ES (1) | ES2172521T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050451B2 (en) | 1998-05-19 | 2006-05-23 | Nec Corporation | Multi-service-class definition type ATM switch |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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