JPH07147410A - 薄膜トランジスタ基板およびその製造方法 - Google Patents
薄膜トランジスタ基板およびその製造方法Info
- Publication number
- JPH07147410A JPH07147410A JP31136593A JP31136593A JPH07147410A JP H07147410 A JPH07147410 A JP H07147410A JP 31136593 A JP31136593 A JP 31136593A JP 31136593 A JP31136593 A JP 31136593A JP H07147410 A JPH07147410 A JP H07147410A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- terminal
- wiring
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ゲート端子の高密度化に対応可能な薄膜トラ
ンジスタ基板とその製造方法を提供する。 【構成】 基板１１上に、ゲート電極１２、ゲート絶縁
膜１３、半導体能動膜１４、及びソース電極１６並びに
ドレイン電極１７が前記基板上に順次形成された逆スタ
ガ構造の薄膜トランジスタと、走査信号を前記ゲート電
極に送るためのゲート端子１８及びゲート配線２１と、
データ信号を前記ソース電極に送るためのソース端子１
９及びソース配線２２と、が形成された薄膜トランジス
タ基板において、前記ゲート端子は、前記ゲート絶縁膜
の上側に形成され、前記ゲート絶縁膜に形成されたコン
タクトホールを介して前記ゲート配線と電気的に接続さ
れていることを特徴とする。また、前記薄膜トランジス
タ基板の製造方法であって、前記ゲート端子を構成する
導電体は、前記ゲート絶縁膜成膜後に形成されることを
特徴とする。
ンジスタ基板とその製造方法を提供する。 【構成】 基板１１上に、ゲート電極１２、ゲート絶縁
膜１３、半導体能動膜１４、及びソース電極１６並びに
ドレイン電極１７が前記基板上に順次形成された逆スタ
ガ構造の薄膜トランジスタと、走査信号を前記ゲート電
極に送るためのゲート端子１８及びゲート配線２１と、
データ信号を前記ソース電極に送るためのソース端子１
９及びソース配線２２と、が形成された薄膜トランジス
タ基板において、前記ゲート端子は、前記ゲート絶縁膜
の上側に形成され、前記ゲート絶縁膜に形成されたコン
タクトホールを介して前記ゲート配線と電気的に接続さ
れていることを特徴とする。また、前記薄膜トランジス
タ基板の製造方法であって、前記ゲート端子を構成する
導電体は、前記ゲート絶縁膜成膜後に形成されることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス液晶表示素子に用
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、逆スタガ構造のＴＦＴ１が基板上
に縦横に多数形成されており、走査回路から走査信号を
ゲート配線を介してＴＦＴ１のゲート電極１２に供給す
るためのゲート端子１８及び、データ回路からデータ信
号をソース配線を介してＴＦＴ１のソース電極に供給す
るためのソース端子が複数設けられ、それぞれのＴＦＴ
１のゲート電極はゲート配線を介してゲート端子に、ま
たソース電極はソース配線を介してソース端子に電気的
に接続されている。
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、逆スタガ構造のＴＦＴ１が基板上
に縦横に多数形成されており、走査回路から走査信号を
ゲート配線を介してＴＦＴ１のゲート電極１２に供給す
るためのゲート端子１８及び、データ回路からデータ信
号をソース配線を介してＴＦＴ１のソース電極に供給す
るためのソース端子が複数設けられ、それぞれのＴＦＴ
１のゲート電極はゲート配線を介してゲート端子に、ま
たソース電極はソース配線を介してソース端子に電気的
に接続されている。
【０００３】従来のＴＦＴ基板２のＴＦＴ１、ゲート配
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図
である。また、ゲート端子１８を構成する導電体はゲー
ト電極１２およびゲート配線２１を構成する導電体と同
時に成膜されている。
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図
である。また、ゲート端子１８を構成する導電体はゲー
ト電極１２およびゲート配線２１を構成する導電体と同
時に成膜されている。
【０００４】
【発明が解決しようとする課題】ソース端子１９は、図
９（Ｄ）に示したように、基板１１の上に形成されたゲ
ート絶縁膜１３の上に形成され、このソース端子を構成
する導電体の上には保護膜２７のみが形成され、データ
回路からの端子を電気的に接続するために導電体の上の
保護膜２７が加工除去される。
９（Ｄ）に示したように、基板１１の上に形成されたゲ
ート絶縁膜１３の上に形成され、このソース端子を構成
する導電体の上には保護膜２７のみが形成され、データ
回路からの端子を電気的に接続するために導電体の上の
保護膜２７が加工除去される。
【０００５】これに対して、ゲート端子１８を構成する
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
【０００６】ソース端子を構成する導電体の幅（Ｓ１）
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１）。
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１）。
【０００７】同様にゲート端子１８を構成する導電体の
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３）。こ
こで各加工精度は同一であるため（Ｃ１＝Ｃ２＝Ｃ
３）、ソース端子１９を構成する導電体の幅（Ｓ１＝Ｓ
０＋（２×Ｃ１））とゲート端子１８を構成する導電体
の幅（Ｇ１１＝Ｇ０＋（４×Ｃ１））とは異なってしま
い、Ｇ０＝Ｓ０とすると、ソース端子を構成する導電体
の幅より、ゲート端子１８を構成する導電体の幅の方を
加工精度の２倍分（２×Ｃ１）大きくしなければならな
くなる。
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３）。こ
こで各加工精度は同一であるため（Ｃ１＝Ｃ２＝Ｃ
３）、ソース端子１９を構成する導電体の幅（Ｓ１＝Ｓ
０＋（２×Ｃ１））とゲート端子１８を構成する導電体
の幅（Ｇ１１＝Ｇ０＋（４×Ｃ１））とは異なってしま
い、Ｇ０＝Ｓ０とすると、ソース端子を構成する導電体
の幅より、ゲート端子１８を構成する導電体の幅の方を
加工精度の２倍分（２×Ｃ１）大きくしなければならな
くなる。
【０００８】この差（２×Ｃ１）は、多数配列されるゲ
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、高密度化に対応可能な薄膜トランジ
スタ基板とその製造方法を提供することを目的とする。
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、高密度化に対応可能な薄膜トランジ
スタ基板とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の薄膜トランジスタ基板は、基板上に、ゲー
ト電極、ゲート絶縁膜、半導体能動膜、及びソース電極
並びにドレイン電極が前記基板上に順次形成された逆ス
タガ構造の薄膜トランジスタと、走査信号を前記ゲート
電極に送るためのゲート端子及びゲート配線と、データ
信号を前記ソース電極に送るためのソース端子及びソー
ス配線と、が形成された薄膜トランジスタ基板におい
て、前記ゲート端子は、前記ゲート絶縁膜の上側に形成
され、前記ゲート絶縁膜に形成されたコンタクトホール
を介して前記ゲート配線と電気的に接続されていること
を特徴とする（請求項１）。
に、本発明の薄膜トランジスタ基板は、基板上に、ゲー
ト電極、ゲート絶縁膜、半導体能動膜、及びソース電極
並びにドレイン電極が前記基板上に順次形成された逆ス
タガ構造の薄膜トランジスタと、走査信号を前記ゲート
電極に送るためのゲート端子及びゲート配線と、データ
信号を前記ソース電極に送るためのソース端子及びソー
ス配線と、が形成された薄膜トランジスタ基板におい
て、前記ゲート端子は、前記ゲート絶縁膜の上側に形成
され、前記ゲート絶縁膜に形成されたコンタクトホール
を介して前記ゲート配線と電気的に接続されていること
を特徴とする（請求項１）。
【００１０】前記ゲート端子は、前記ソース配線と同じ
導電体で形成されているのが好ましい（請求項２）。
導電体で形成されているのが好ましい（請求項２）。
【００１１】また前記半導体能動膜は、膜厚が２０ｎｍ
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
されていることが好ましい（請求項３）。
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
されていることが好ましい（請求項３）。
【００１２】本発明の薄膜トランジスタ基板の製造方法
は、基板上に、ゲート電極、ゲート絶縁膜、半導体能動
膜、及びソース電極並びにドレイン電極が前記基板上に
順次形成された逆スタガ構造の薄膜トランジスタと、走
査信号を前記ゲート電極に送るためのゲート端子及びゲ
ート配線と、データ信号を前記ソース電極に送るための
ソース端子及びソース配線と、が形成された薄膜トラン
ジスタ基板の製造方法であって、前記ゲート端子を構成
する導電体は、前記ゲート絶縁膜成膜後に形成されるこ
とを特徴とする（請求項４）。
は、基板上に、ゲート電極、ゲート絶縁膜、半導体能動
膜、及びソース電極並びにドレイン電極が前記基板上に
順次形成された逆スタガ構造の薄膜トランジスタと、走
査信号を前記ゲート電極に送るためのゲート端子及びゲ
ート配線と、データ信号を前記ソース電極に送るための
ソース端子及びソース配線と、が形成された薄膜トラン
ジスタ基板の製造方法であって、前記ゲート端子を構成
する導電体は、前記ゲート絶縁膜成膜後に形成されるこ
とを特徴とする（請求項４）。
【００１３】特に、前記ゲート端子は、前記ソース配線
と同じ導電体で形成されるのが好ましい（請求項５）。
と同じ導電体で形成されるのが好ましい（請求項５）。
【００１４】また、本発明の薄膜トランジスタ基板の製
造方法は、基板上に、ゲート電極、ゲート絶縁膜、半導
体能動膜、及びソース電極並びにドレイン電極が前記基
板上に順次形成された逆スタガ構造の薄膜トランジスタ
と、走査信号を前記ゲート電極に送るためのゲート端子
及びゲート配線と、データ信号を前記ソース電極に送る
ためのソース端子及びソース配線と、前記ソース配線と
前記ゲート配線とを前記基板の周囲で接続したガードリ
ングと、が形成された薄膜トランジスタ基板の製造方法
であって、前記基板上に前記ゲート電極およびゲート配
線を形成する工程と、前記ゲート電極およびゲート配線
を被覆する前記ゲート絶縁膜を成膜する工程と、前記ゲ
ート絶縁膜の上に前記半導体能動膜を成膜する工程と、
前記半導体能動膜の上にオーミックコンタクト層を成膜
する工程と、前記半導体能動膜と前記オーミックコンタ
クト層とを所定の形状に形成加工する工程と、前記ゲー
ト配線上のゲート絶縁膜にコンタクトホールを形成する
工程と、前記オーミックコンタクト層上に導電体を成膜
する工程と、前記導電体を所定の形状に加工するための
レジスト膜を形成する工程と、前記レジスト膜を用いて
前記導電体をエッチング加工して、前記ソース電極、前
記ドレイン電極、前記ソース配線、前記コンタクトホー
ルを介して前記ゲート配線と電気的に接続する前記ゲー
ト端子、及び前記ガードリングを形成する工程と、前記
レジスト膜をマスクとして前記オーミックコンタクト層
にエッチング液を作用させて薄膜トランジスタのチャネ
ル部を形成する工程と、からなることを特徴とする（請
求項６）。
造方法は、基板上に、ゲート電極、ゲート絶縁膜、半導
体能動膜、及びソース電極並びにドレイン電極が前記基
板上に順次形成された逆スタガ構造の薄膜トランジスタ
と、走査信号を前記ゲート電極に送るためのゲート端子
及びゲート配線と、データ信号を前記ソース電極に送る
ためのソース端子及びソース配線と、前記ソース配線と
前記ゲート配線とを前記基板の周囲で接続したガードリ
ングと、が形成された薄膜トランジスタ基板の製造方法
であって、前記基板上に前記ゲート電極およびゲート配
線を形成する工程と、前記ゲート電極およびゲート配線
を被覆する前記ゲート絶縁膜を成膜する工程と、前記ゲ
ート絶縁膜の上に前記半導体能動膜を成膜する工程と、
前記半導体能動膜の上にオーミックコンタクト層を成膜
する工程と、前記半導体能動膜と前記オーミックコンタ
クト層とを所定の形状に形成加工する工程と、前記ゲー
ト配線上のゲート絶縁膜にコンタクトホールを形成する
工程と、前記オーミックコンタクト層上に導電体を成膜
する工程と、前記導電体を所定の形状に加工するための
レジスト膜を形成する工程と、前記レジスト膜を用いて
前記導電体をエッチング加工して、前記ソース電極、前
記ドレイン電極、前記ソース配線、前記コンタクトホー
ルを介して前記ゲート配線と電気的に接続する前記ゲー
ト端子、及び前記ガードリングを形成する工程と、前記
レジスト膜をマスクとして前記オーミックコンタクト層
にエッチング液を作用させて薄膜トランジスタのチャネ
ル部を形成する工程と、からなることを特徴とする（請
求項６）。
【００１５】また、前記半導体能動膜は、膜厚が２０ｎ
ｍ〜６０ｎｍの範囲内であるアモルファスシリコンで形
成されるのが好ましい（請求項７）。
ｍ〜６０ｎｍの範囲内であるアモルファスシリコンで形
成されるのが好ましい（請求項７）。
【００１６】
【作用】本発明の作用を図１を参照して説明する。図１
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線による断面図である。
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線による断面図である。
【００１７】図１（Ｄ）のソース端子１９は、図９
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、データ回路からの端子を電気的
に接続するために導電体の上の保護膜２７が加工除去さ
れている。
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、データ回路からの端子を電気的
に接続するために導電体の上の保護膜２７が加工除去さ
れている。
【００１８】また、ゲート端子１８も、図１（Ｃ）に示
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅（Ｓ１＝Ｓ０＋Ｃ１＋Ｃ１）とゲー
ト端子１８を構成する導電体の幅（Ｇ１＝Ｇ０＋Ｃ２＋
Ｃ２）とは、先に示したように、Ｓ０＝Ｇ０、Ｃ１＝Ｃ
２より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）と同一とな
る。従って、従来例のゲート端子１８を構成する導電体
の幅（Ｇ１１＝Ｇ０＋（４×Ｃ１））より狭くする事が
可能となり、より高密度化が可能となる。
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅（Ｓ１＝Ｓ０＋Ｃ１＋Ｃ１）とゲー
ト端子１８を構成する導電体の幅（Ｇ１＝Ｇ０＋Ｃ２＋
Ｃ２）とは、先に示したように、Ｓ０＝Ｇ０、Ｃ１＝Ｃ
２より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）と同一とな
る。従って、従来例のゲート端子１８を構成する導電体
の幅（Ｇ１１＝Ｇ０＋（４×Ｃ１））より狭くする事が
可能となり、より高密度化が可能となる。
【００１９】また、前記ゲート端子１８を構成する導電
体をＴＦＴのソース配線２２を構成する導電体で形成す
ると、ゲート端子１８を構成する導電体とソース配線２
２を構成する導電体とを同時に成膜加工することが可能
になり、高密度化を達成するための工程を追加する必要
がなくなる。
体をＴＦＴのソース配線２２を構成する導電体で形成す
ると、ゲート端子１８を構成する導電体とソース配線２
２を構成する導電体とを同時に成膜加工することが可能
になり、高密度化を達成するための工程を追加する必要
がなくなる。
【００２０】さらに、前記半導体能動膜を、膜厚が２０
ｎｍ〜６０ｎｍの範囲内であるアモルファスシリコンで
形成すると、ＴＦＴオフ時の電流（以下Ｉoff と記載）
が迷光により増加することがなくなる。従来のＴＦＴで
は、半導体能動膜が、膜厚が１００ｎｍ〜２００ｎｍの
アモルファスシリコンで形成されているため、例えば液
晶素子に用いられるバックライトの光が半導体能動膜に
照射されると、Ｉoffが約４桁上昇し、満足なＴＦＴ特
性が得られにくかった。
ｎｍ〜６０ｎｍの範囲内であるアモルファスシリコンで
形成すると、ＴＦＴオフ時の電流（以下Ｉoff と記載）
が迷光により増加することがなくなる。従来のＴＦＴで
は、半導体能動膜が、膜厚が１００ｎｍ〜２００ｎｍの
アモルファスシリコンで形成されているため、例えば液
晶素子に用いられるバックライトの光が半導体能動膜に
照射されると、Ｉoffが約４桁上昇し、満足なＴＦＴ特
性が得られにくかった。
【００２１】本発明の製造方法では、ゲート端子１８
は、ゲート絶縁膜１３成膜後に形成されるため、ゲート
端子１８を構成する導電体は、ゲート絶縁膜１３の上に
形成され、このゲート端子１８を構成する導電体の上に
は保護膜２７のみとすることができる。従って、ＴＦＴ
基板を確実に効率よく実現する事が出来る。
は、ゲート絶縁膜１３成膜後に形成されるため、ゲート
端子１８を構成する導電体は、ゲート絶縁膜１３の上に
形成され、このゲート端子１８を構成する導電体の上に
は保護膜２７のみとすることができる。従って、ＴＦＴ
基板を確実に効率よく実現する事が出来る。
【００２２】また、ゲート端子１８を構成する導電体は
ＴＦＴのソース配線２２を構成する導電体で形成する
と、余分な工程を追加する必要はなくなる。
ＴＦＴのソース配線２２を構成する導電体で形成する
と、余分な工程を追加する必要はなくなる。
【００２３】従来構造でガードリングを備えた構造のＴ
ＦＴ基板の場合、ＴＦＴのオーミックコンタクト層１５
をエッチングしてチャネル部を形成する際、図２（Ｂ）
に示したように、オーミックコンタクト層１５が異常に
サイドエッチングされることがある。
ＦＴ基板の場合、ＴＦＴのオーミックコンタクト層１５
をエッチングしてチャネル部を形成する際、図２（Ｂ）
に示したように、オーミックコンタクト層１５が異常に
サイドエッチングされることがある。
【００２４】オーミックコンタクト層１５は、直上のソ
ース電極１６からソース配線、ガードリング、ゲート端
子（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線およびゲート電極と電気的に連結されている。ソー
ス電極１６、ソース配線、ガードリング、ゲート配線お
よびゲート電極の表面は絶縁体であるゲート絶縁膜１３
または絶縁体であるレジスト膜２４により全て被われて
いるが、ゲート端子表面はゲート絶縁膜が除去されてお
り、露出している。これをエッチング液に浸漬すると図
３（Ｂ）の模式図に示したように、オーミックコンタク
ト層１５と電気的に連結しているゲート端子１８が露出
し、オーミックコンタクト層１５とこのゲート端子１８
を構成する導電体とで電池を形成することになり、図２
（Ｂ）に示したように、オーミックコンタクト層１５が
電池効果により異常にサイドエッチングされることにな
る。
ース電極１６からソース配線、ガードリング、ゲート端
子（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線およびゲート電極と電気的に連結されている。ソー
ス電極１６、ソース配線、ガードリング、ゲート配線お
よびゲート電極の表面は絶縁体であるゲート絶縁膜１３
または絶縁体であるレジスト膜２４により全て被われて
いるが、ゲート端子表面はゲート絶縁膜が除去されてお
り、露出している。これをエッチング液に浸漬すると図
３（Ｂ）の模式図に示したように、オーミックコンタク
ト層１５と電気的に連結しているゲート端子１８が露出
し、オーミックコンタクト層１５とこのゲート端子１８
を構成する導電体とで電池を形成することになり、図２
（Ｂ）に示したように、オーミックコンタクト層１５が
電池効果により異常にサイドエッチングされることにな
る。
【００２５】一方、請求項６記載の発明では、図４に示
したように、ソース配線２２を構成する導電体を加工す
るためのレジスト膜２４をマスクとして、オーミックコ
ンタクト層１５にエッチング液を作用させてＴＦＴのチ
ャネル部２６を形成する際に、オーミックコンタクト層
１５は直上のソース電極１６からソース配線２２、ガー
ドリング２８、ゲート端子１８、ゲート配線２１および
ゲート電極１２と電気的に連結しているが、ゲート端子
１８、ゲート配線２１およびゲート電極１２の表面はゲ
ート絶縁膜１３またはソース配線２２、ガードリング２
８を構成する導電体で全て被われており、これらソース
配線２２やガードリング２８を構成する導電体は絶縁体
であるレジスト膜２４により全て被われている。つま
り、ＴＦＴのチャネル部２６を形成する際にはオーミッ
クコンタクト層１５と電気的に連結している部材は全
て、絶縁体で被われていることになる。このため、図３
（Ａ）に模式的に示したように、オーミックコンタクト
層１５に電解質であるエッチング液２５を作用させる際
に、オーミックコンタクト層１５が他の導電体と電池を
形成することが無くなり、図２（Ａ）のようにオーミッ
クコンタクト層１５が電池効果により異常にサイドエッ
チングされることを防ぐことができる。
したように、ソース配線２２を構成する導電体を加工す
るためのレジスト膜２４をマスクとして、オーミックコ
ンタクト層１５にエッチング液を作用させてＴＦＴのチ
ャネル部２６を形成する際に、オーミックコンタクト層
１５は直上のソース電極１６からソース配線２２、ガー
ドリング２８、ゲート端子１８、ゲート配線２１および
ゲート電極１２と電気的に連結しているが、ゲート端子
１８、ゲート配線２１およびゲート電極１２の表面はゲ
ート絶縁膜１３またはソース配線２２、ガードリング２
８を構成する導電体で全て被われており、これらソース
配線２２やガードリング２８を構成する導電体は絶縁体
であるレジスト膜２４により全て被われている。つま
り、ＴＦＴのチャネル部２６を形成する際にはオーミッ
クコンタクト層１５と電気的に連結している部材は全
て、絶縁体で被われていることになる。このため、図３
（Ａ）に模式的に示したように、オーミックコンタクト
層１５に電解質であるエッチング液２５を作用させる際
に、オーミックコンタクト層１５が他の導電体と電池を
形成することが無くなり、図２（Ａ）のようにオーミッ
クコンタクト層１５が電池効果により異常にサイドエッ
チングされることを防ぐことができる。
【００２６】なおガードリング２８は工程中に発生する
静電気により、ＴＦＴ基板の要部が破壊されることを防
ぐためのものであり、ソース端子１９とゲート端子１８
とを直接短絡する場合と、図７に示したように、ダイオ
ードやＴＦＴのような非線形素子を介する場合とがあ
る。ソース端子とゲート端子１８とを直接短絡する場合
には、最終工程でガードリング２８を除去しＴＦＴ基板
を完成させる。
静電気により、ＴＦＴ基板の要部が破壊されることを防
ぐためのものであり、ソース端子１９とゲート端子１８
とを直接短絡する場合と、図７に示したように、ダイオ
ードやＴＦＴのような非線形素子を介する場合とがあ
る。ソース端子とゲート端子１８とを直接短絡する場合
には、最終工程でガードリング２８を除去しＴＦＴ基板
を完成させる。
【００２７】従来はサイドエッチングを防ぐために、オ
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。これに対して、本発明の製造方法による
と、ウエットエッチング工程であっても、図２（Ａ）の
ようにオーミックコンタクト層１５が異常にサイドエッ
チングされることを防ぐことができる。ウエットエッチ
ング工程を用いると、ドライエッチング工程では得られ
ない作用が得られる。即ち、ドライエッチング工程で
は、半導体能動膜とこの半導体能動膜にリンが微量添加
されたオーミックコンタクト層とのエッチング選択性が
得られないために、半導体能動膜の膜厚を１００ｎｍ以
上にする必要があったが、ウエットエッチング工程であ
れば、十分なエッチング選択性が得られるために、膜形
成された半導体能動膜の目減りを考慮する必要がなく、
成膜時より半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍと
する事が出来る。
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。これに対して、本発明の製造方法による
と、ウエットエッチング工程であっても、図２（Ａ）の
ようにオーミックコンタクト層１５が異常にサイドエッ
チングされることを防ぐことができる。ウエットエッチ
ング工程を用いると、ドライエッチング工程では得られ
ない作用が得られる。即ち、ドライエッチング工程で
は、半導体能動膜とこの半導体能動膜にリンが微量添加
されたオーミックコンタクト層とのエッチング選択性が
得られないために、半導体能動膜の膜厚を１００ｎｍ以
上にする必要があったが、ウエットエッチング工程であ
れば、十分なエッチング選択性が得られるために、膜形
成された半導体能動膜の目減りを考慮する必要がなく、
成膜時より半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍと
する事が出来る。
【００２８】本発明において、ゲート配線、ゲート電極
等を構成する導電層は、基板に対して密着性が高く抵抗
の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等が用
いられる。膜厚は、５０〜１００ｎｍが好ましい。ま
た、ソース電極、ソース配線、ゲート端子等を構成する
導電層としては、低抵抗でかつオーミックコンタクト層
との関係から選択されるが、Ｃｒ，Ａｌ等が好適に用い
られる。これらの導電層は１層に限るものではなく、多
層構造のものでも良い。ゲート絶縁膜は、窒化珪素、酸
化珪素が好適に用いられるが、これに限らず他の材料を
用いても良い。膜厚としては、５０〜５００ｎｍが好適
である。
等を構成する導電層は、基板に対して密着性が高く抵抗
の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等が用
いられる。膜厚は、５０〜１００ｎｍが好ましい。ま
た、ソース電極、ソース配線、ゲート端子等を構成する
導電層としては、低抵抗でかつオーミックコンタクト層
との関係から選択されるが、Ｃｒ，Ａｌ等が好適に用い
られる。これらの導電層は１層に限るものではなく、多
層構造のものでも良い。ゲート絶縁膜は、窒化珪素、酸
化珪素が好適に用いられるが、これに限らず他の材料を
用いても良い。膜厚としては、５０〜５００ｎｍが好適
である。
【００２９】さらに、本発明の半導体能動膜及びオーミ
ックコンタクト層としては、多結晶または非晶質シリコ
ンが挙げられるが、特に非晶質シリコンが好適に用いら
れる。さらにまた、基板としては、種々の材質のものが
用いられるが、例えばコーニング７０５９（商品名）等
のガラス基板が用いられる。
ックコンタクト層としては、多結晶または非晶質シリコ
ンが挙げられるが、特に非晶質シリコンが好適に用いら
れる。さらにまた、基板としては、種々の材質のものが
用いられるが、例えばコーニング７０５９（商品名）等
のガラス基板が用いられる。
【００３０】
【実施例】以下に実施例を挙げて本発明をより詳細に説
明する。 （実施例１）図１は、本発明の実施例を示す概略図であ
り、（Ａ）は平面図、（Ｂ）、（Ｃ）及び（Ｄ）はそれ
ぞれ図１（Ａ）のＡ−Ａ線、Ｂ−Ｂ線、及びＣ−Ｃ線に
よる断面図である。まず、ＴＦＴ基板の構造を説明す
る。ＴＦＴは逆スタガ構造であり、ガラス基板（コーニ
ング社製７０５９）１１上に幅１０μｍ、膜厚１００ｎ
ｍのＣｒゲート電極１２とゲート電極１２に走査信号を
供給するためのＣｒゲート配線２１とが形成されてお
り、このゲート電極１２およびゲート配線２１上には膜
厚２００ｎｍの窒化珪素薄膜からなるゲート絶縁膜１３
が形成されており、ゲート絶縁膜１３上に膜厚５０ｎｍ
のアモルファスシリコンからなる半導体能動膜１４、さ
らに膜厚１００ｎｍ、幅１０μｍのＡｌソース電極１６
およびドレイン電極１７が形成されている。半導体能動
膜１４と、ソース電極１６およびドレイン電極１７との
膜間には、膜厚が２０ｎｍでリンが添加されたアモルフ
ァスシリコンオーミックコンタクト層１５が形成されて
いる。
明する。 （実施例１）図１は、本発明の実施例を示す概略図であ
り、（Ａ）は平面図、（Ｂ）、（Ｃ）及び（Ｄ）はそれ
ぞれ図１（Ａ）のＡ−Ａ線、Ｂ−Ｂ線、及びＣ−Ｃ線に
よる断面図である。まず、ＴＦＴ基板の構造を説明す
る。ＴＦＴは逆スタガ構造であり、ガラス基板（コーニ
ング社製７０５９）１１上に幅１０μｍ、膜厚１００ｎ
ｍのＣｒゲート電極１２とゲート電極１２に走査信号を
供給するためのＣｒゲート配線２１とが形成されてお
り、このゲート電極１２およびゲート配線２１上には膜
厚２００ｎｍの窒化珪素薄膜からなるゲート絶縁膜１３
が形成されており、ゲート絶縁膜１３上に膜厚５０ｎｍ
のアモルファスシリコンからなる半導体能動膜１４、さ
らに膜厚１００ｎｍ、幅１０μｍのＡｌソース電極１６
およびドレイン電極１７が形成されている。半導体能動
膜１４と、ソース電極１６およびドレイン電極１７との
膜間には、膜厚が２０ｎｍでリンが添加されたアモルフ
ァスシリコンオーミックコンタクト層１５が形成されて
いる。
【００３１】このようなＴＦＴが、図８に示したように
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
【００３２】これらのＴＦＴ１、ゲート配線２１、ソー
ス配線２２、ソース端子１９及びゲート端子１８の上に
は厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７が
形成されているが、ソース端子１９およびゲート端子１
８表面は、映像回路および走査回路と電気的に接続でき
るように一部露出されている。ここでソース端子および
ゲート端子１８を構成する導電体の幅であるＳ１および
Ｇ１は、共に５０μｍであり、ソース端子およびゲート
端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
ス配線２２、ソース端子１９及びゲート端子１８の上に
は厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７が
形成されているが、ソース端子１９およびゲート端子１
８表面は、映像回路および走査回路と電気的に接続でき
るように一部露出されている。ここでソース端子および
ゲート端子１８を構成する導電体の幅であるＳ１および
Ｇ１は、共に５０μｍであり、ソース端子およびゲート
端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
【００３３】従来構造で同様にゲート端子１８の有効接
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
【００３４】この効果は、ゲート端子１８配置ピッチが
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
【００３５】次に本実施例のＴＦＴ基板の製造方法を説
明する。まず、透明導電膜より成る画素電極２０が形成
されているガラス基板１１表面に厚さ１００ｎｍのＣｒ
薄膜をスパッタ蒸着法により形成する。この表面にレジ
スト形成、マスク露光、現像、エッチングおよびレジス
ト剥離処理を施し、所望の形状のゲート電極１２および
ゲート配線２１を形成した。この様子を図５に示した。
図５（Ａ）は概略平面図、図５（Ｂ）は図５（Ａ）のＡ
−Ａ断面図である。
明する。まず、透明導電膜より成る画素電極２０が形成
されているガラス基板１１表面に厚さ１００ｎｍのＣｒ
薄膜をスパッタ蒸着法により形成する。この表面にレジ
スト形成、マスク露光、現像、エッチングおよびレジス
ト剥離処理を施し、所望の形状のゲート電極１２および
ゲート配線２１を形成した。この様子を図５に示した。
図５（Ａ）は概略平面図、図５（Ｂ）は図５（Ａ）のＡ
−Ａ断面図である。
【００３６】次に、このゲート電極１２およびゲート配
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、膜厚２００ｎｍの窒化珪素薄膜より成るゲ
ート絶縁膜１３、膜厚５０ｎｍのアモルファスシリコン
半導体能動膜１４、および膜厚が２０ｎｍでリンが添加
されたアモルファスシリコンオーミックコンタクト層１
５を形成する。
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、膜厚２００ｎｍの窒化珪素薄膜より成るゲ
ート絶縁膜１３、膜厚５０ｎｍのアモルファスシリコン
半導体能動膜１４、および膜厚が２０ｎｍでリンが添加
されたアモルファスシリコンオーミックコンタクト層１
５を形成する。
【００３７】この半導体能動膜１４と前記オーミックコ
ンタクト層１５とにフォトリソ工程を施すことにより、
所定の形状の半導体アイランドを形成する。また画素電
極２０上とゲート配線２１上のゲート絶縁膜１３にはコ
ンタクトホール２３を形成する。この様子を図６に示し
た。図６（Ａ）は概略平面図、図６（Ｂ）は図６（Ａ）
のＡ−Ａ断面図である。
ンタクト層１５とにフォトリソ工程を施すことにより、
所定の形状の半導体アイランドを形成する。また画素電
極２０上とゲート配線２１上のゲート絶縁膜１３にはコ
ンタクトホール２３を形成する。この様子を図６に示し
た。図６（Ａ）は概略平面図、図６（Ｂ）は図６（Ａ）
のＡ−Ａ断面図である。
【００３８】続いて、前記オーミックコンタクト層１５
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４に示すようにソース
電極１６、ソース配線２２、ソース端子１９、ドレイン
電極１７およびソース端子１９とゲート端子１８とを電
気的に接続するガードリング２８、さらにはゲート端子
１８を形成する。この際、前記コンタクトホール２３下
のゲート配線２１が完全にＡｌ配線により被われるよう
に、導電体を加工してゲート端子１８を形成する。図４
（Ａ）はこの概略平面図、図４（Ｂ）は図４（Ａ）のＡ
−Ａ断面図である。
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４に示すようにソース
電極１６、ソース配線２２、ソース端子１９、ドレイン
電極１７およびソース端子１９とゲート端子１８とを電
気的に接続するガードリング２８、さらにはゲート端子
１８を形成する。この際、前記コンタクトホール２３下
のゲート配線２１が完全にＡｌ配線により被われるよう
に、導電体を加工してゲート端子１８を形成する。図４
（Ａ）はこの概略平面図、図４（Ｂ）は図４（Ａ）のＡ
−Ａ断面図である。
【００３９】次いで、前記レジスト膜２４をマスクとし
て前記オーミックコンタクト層１５にエッチング液２５
を作用させてＴＦＴ１のチャネル部２６を形成する（図
４（Ｃ））。この際に、オーミックコンタクト層１５と
電気的に連結している導電性の部材が、図３（Ｂ）に示
したように、オーミックコンタクト層１５と同時にエッ
チング液２５に浸漬されると図２（Ｂ）に示したように
オーミックコンタクト層１５が異常にサイドエッチング
されていたが、本実施例では図２（Ａ）に示したように
オーミックコンタクト層１５が異常にサイドエッチング
されることは無い。
て前記オーミックコンタクト層１５にエッチング液２５
を作用させてＴＦＴ１のチャネル部２６を形成する（図
４（Ｃ））。この際に、オーミックコンタクト層１５と
電気的に連結している導電性の部材が、図３（Ｂ）に示
したように、オーミックコンタクト層１５と同時にエッ
チング液２５に浸漬されると図２（Ｂ）に示したように
オーミックコンタクト層１５が異常にサイドエッチング
されていたが、本実施例では図２（Ａ）に示したように
オーミックコンタクト層１５が異常にサイドエッチング
されることは無い。
【００４０】これは、図４に示したように、オーミック
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子、ガードリング２８、ゲート端子１
８、ゲート配線２１およびゲート電極１２と電気的に連
結しているが、ゲート端子１８、ゲート配線２１および
ゲート電極１２の表面は絶縁体であるゲート絶縁膜１３
またはソース配線２２を構成する導電体で全て被われて
おり、このソース配線２２、ソース端子、ガードリング
２８を構成する導電体は絶縁体であるレジスト膜２４に
より全て被われているからである。つまり図３（Ａ）に
模式的に示したように、オーミックコンタクト層１５と
電気的に連結している導電性の部材は全て、絶縁体で被
われているため、オーミックコンタクト層１５に電解質
であるエッチング液２５を作用させる際に、オーミック
コンタクト層１５が他の導電体と電池を形成することが
無くなり、オーミックコンタクト層１５が電池効果によ
り異常にサイドエッチングされることが無くなる為と思
われる。
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子、ガードリング２８、ゲート端子１
８、ゲート配線２１およびゲート電極１２と電気的に連
結しているが、ゲート端子１８、ゲート配線２１および
ゲート電極１２の表面は絶縁体であるゲート絶縁膜１３
またはソース配線２２を構成する導電体で全て被われて
おり、このソース配線２２、ソース端子、ガードリング
２８を構成する導電体は絶縁体であるレジスト膜２４に
より全て被われているからである。つまり図３（Ａ）に
模式的に示したように、オーミックコンタクト層１５と
電気的に連結している導電性の部材は全て、絶縁体で被
われているため、オーミックコンタクト層１５に電解質
であるエッチング液２５を作用させる際に、オーミック
コンタクト層１５が他の導電体と電池を形成することが
無くなり、オーミックコンタクト層１５が電池効果によ
り異常にサイドエッチングされることが無くなる為と思
われる。
【００４１】次いで窒化珪素薄膜より成る保護膜２７を
成膜し、この表面にレジスト膜形成、マスク露光、現
像、エッチングおよびレジスト剥離処理を施し、ソース
端子およびゲート端子１８を露出する。ここでゲート端
子１８はゲート絶縁膜１３の上方に形成されているた
め、ソース端子と同様に保護膜２７を除去するだけで形
成できる。さらにゲート配線２１とソース配線２２とを
接続しているガードリング２８を除去して図１に示すＴ
ＦＴ基板を形成する。
成膜し、この表面にレジスト膜形成、マスク露光、現
像、エッチングおよびレジスト剥離処理を施し、ソース
端子およびゲート端子１８を露出する。ここでゲート端
子１８はゲート絶縁膜１３の上方に形成されているた
め、ソース端子と同様に保護膜２７を除去するだけで形
成できる。さらにゲート配線２１とソース配線２２とを
接続しているガードリング２８を除去して図１に示すＴ
ＦＴ基板を形成する。
【００４２】このようにＴＦＴが、基板１１の上に１０
０μｍのピッチで縦横に多数形成されており、基板１１
の周縁部には、外付けの映像回路から映像信号をソース
配線２２を介してソース電極１６に供給するためのソー
ス端子、および外付け走査回路からの走査信号をゲート
配線２１を介してゲート電極１２に供給するためのゲー
ト端子１８が形成されているＴＦＴ基板を形成する。
０μｍのピッチで縦横に多数形成されており、基板１１
の周縁部には、外付けの映像回路から映像信号をソース
配線２２を介してソース電極１６に供給するためのソー
ス端子、および外付け走査回路からの走査信号をゲート
配線２１を介してゲート電極１２に供給するためのゲー
ト端子１８が形成されているＴＦＴ基板を形成する。
【００４３】本実施例では、ソース端子１９とゲート端
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
【００４４】（実施例２）本実施例が上記実施例１と異
なる点は、ゲート電極およびゲート配線としてＣｕを用
いたことである。本構成によれば、単にゲート電極およ
びゲート配線の材質を換えただけであり、実施例１と同
様のＴＦＴ基板特性・製造上の効果が得られる。その
上、Ｃｕの優れた特性である低抵抗性を十分享受でき
る。従来より、ＴＦＴ基板のゲート電極およびゲート配
線として低抵抗材料であるＣｕを用いる試みが、特に配
線長が長くなるアクティブマトリックス液晶素子のスイ
ッチング基板では行われてきた。ところが、アクティブ
マトリックス液晶素子ではバックライトが多用されるこ
と、および半導体能動膜として光導電性を有するアモル
ファスシリコンが適していること、さらにはＣｕが十分
な光遮光性を有さないことの為に、Ｃｕの採用には至っ
ていない。
なる点は、ゲート電極およびゲート配線としてＣｕを用
いたことである。本構成によれば、単にゲート電極およ
びゲート配線の材質を換えただけであり、実施例１と同
様のＴＦＴ基板特性・製造上の効果が得られる。その
上、Ｃｕの優れた特性である低抵抗性を十分享受でき
る。従来より、ＴＦＴ基板のゲート電極およびゲート配
線として低抵抗材料であるＣｕを用いる試みが、特に配
線長が長くなるアクティブマトリックス液晶素子のスイ
ッチング基板では行われてきた。ところが、アクティブ
マトリックス液晶素子ではバックライトが多用されるこ
と、および半導体能動膜として光導電性を有するアモル
ファスシリコンが適していること、さらにはＣｕが十分
な光遮光性を有さないことの為に、Ｃｕの採用には至っ
ていない。
【００４５】これに対して本実施例によれば、半導体能
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
【００４６】また図１１に、アモルファスシリコン半導
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
【００４７】
【発明の効果】以上説明してきたように、本発明によ
り、多数配列されるゲート端子を構成する導電体の幅を
狭くする事が可能となり、その結果限られた面積の中
に、必要なゲート端子を並べることが可能となり、例え
ばアクティブマトリクス液晶表示素子に用いられるＴＦ
Ｔ基板の表示密度の高密度化をより一層高めることが可
能となる。
り、多数配列されるゲート端子を構成する導電体の幅を
狭くする事が可能となり、その結果限られた面積の中
に、必要なゲート端子を並べることが可能となり、例え
ばアクティブマトリクス液晶表示素子に用いられるＴＦ
Ｔ基板の表示密度の高密度化をより一層高めることが可
能となる。
【００４８】また、ゲート端子を構成する導電体が、Ｔ
ＦＴのソース配線を構成する導電体で形成されている請
求項２記載の発明によれば、上記効果を安価に確実に得
ることが可能となる。
ＦＴのソース配線を構成する導電体で形成されている請
求項２記載の発明によれば、上記効果を安価に確実に得
ることが可能となる。
【００４９】さらに、半導体能動膜を、膜厚が２０ｎｍ
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
すると、光照射時の電流値のオンオフ比が向上する。こ
のため、本発明の薄膜トランジスタ基板を、バックライ
トを用いる液晶表示素子に用いる際に、ゲート電極とし
て、ＩＴＯの様な透明導電膜や遮光性が低いが導電率が
高いＣｕを用いることが可能となる。
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
すると、光照射時の電流値のオンオフ比が向上する。こ
のため、本発明の薄膜トランジスタ基板を、バックライ
トを用いる液晶表示素子に用いる際に、ゲート電極とし
て、ＩＴＯの様な透明導電膜や遮光性が低いが導電率が
高いＣｕを用いることが可能となる。
【００５０】本発明の製造方法によれば、上記効果を確
実に得ることができる。更に、請求項６記載の製造方法
によれば、オーミックコンタクト層の異常なサイドエッ
チングが防止できるため、チャネル部にエッチストッパ
を設けること無く、再現性良くチャネル部の構造が得ら
れ、安定した特性のＴＦＴを再現性良く得ることが可能
となる。また、ウエットエッチング工程でチャネル部を
形成することが可能となるため、半導体能動膜の膜厚を
２０ｎｍ〜６０ｎｍとする事ができ、その結果アモルフ
ァスシリコンの半導体能動膜であっても光導電性を気に
することなくゲート電極材料を選定することができると
いう著しい効果を奏する。
実に得ることができる。更に、請求項６記載の製造方法
によれば、オーミックコンタクト層の異常なサイドエッ
チングが防止できるため、チャネル部にエッチストッパ
を設けること無く、再現性良くチャネル部の構造が得ら
れ、安定した特性のＴＦＴを再現性良く得ることが可能
となる。また、ウエットエッチング工程でチャネル部を
形成することが可能となるため、半導体能動膜の膜厚を
２０ｎｍ〜６０ｎｍとする事ができ、その結果アモルフ
ァスシリコンの半導体能動膜であっても光導電性を気に
することなくゲート電極材料を選定することができると
いう著しい効果を奏する。
【図１】（Ａ）は本発明の薄膜トランジスタの一例を示
す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
【図２】電池効果によるオーミックコンタクト層のサイ
ドエッチングを説明する概念図である。
ドエッチングを説明する概念図である。
【図３】チャネル形成工程の電池効果を説明するための
概念図である。
概念図である。
【図４】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
【図５】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図６】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図７】ＴＦＴ基板の一例を示す概念図である。
【図８】ＴＦＴ基板の一例を示す概念図である。
【図９】（Ａ）は従来のＴＦＴの概略平面図、（Ｂ）〜
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
【図１０】（Ａ）は実施例２のＴＦＴの動作特性を示す
図、（Ｂ）は比較例のＴＦＴの動作特性を示す図であ
る。
図、（Ｂ）は比較例のＴＦＴの動作特性を示す図であ
る。
【図１１】アモルファスシリコン半導体能動膜の膜厚と
光照射時のオフ電流との関係を示す図である。
光照射時のオフ電流との関係を示す図である。
１ ＴＦＴ ２ ＴＦＴ基板 １１ 基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体能動膜 １５ オーミックコンタクト層 １６ ソース電極 １７ ドレイン電極 １８ ゲート端子 １９ ソース端子 ２０ 画素電極 ２１ ゲート配線 ２２ ソース配線 ２３ コンタクトホール ２４ レジスト膜 ２５ エッチング液 ２６ チャネル部 ２７ 保護膜 ２８ ガ−ドリング
【手続補正書】
【提出日】平成７年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 薄膜トランジスタ基板およびその製造
方法
方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
リクス液晶表示素子に用いられる薄膜トランジスタ（以
下ＴＦＴと記載）が基板上に多数形成されているＴＦＴ
基板およびその製造方法に係わり、更に詳細には逆スタ
ガ構造のＴＦＴのゲート電極に走査回路から走査信号を
供給するためのゲート端子を有するＴＦＴ基板の構造お
よびその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス液晶表示素子に用
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、ゲート電極１２を基板上に形成し
てなる逆スタガ構造のＴＦＴ１が基板上に縦横に多数形
成されており、走査回路から走査信号をゲート配線２１
を介してＴＦＴ１のゲート電極１２に供給するためのゲ
ート端子１８及び、データ回路からデータ信号をソース
配線２２を介してＴＦＴ１のソース電極に供給するため
のソース端子１９が複数設けられ、それぞれのＴＦＴ１
のゲート電極１２はゲート配線２１を介してゲート端子
１８に、またソース電極はソース配線２２を介してソー
ス端子１９に電気的に接続されている。
いられるＴＦＴ基板の一例を図８に示す。ＴＦＴ基板２
は、図に示すように、ゲート電極１２を基板上に形成し
てなる逆スタガ構造のＴＦＴ１が基板上に縦横に多数形
成されており、走査回路から走査信号をゲート配線２１
を介してＴＦＴ１のゲート電極１２に供給するためのゲ
ート端子１８及び、データ回路からデータ信号をソース
配線２２を介してＴＦＴ１のソース電極に供給するため
のソース端子１９が複数設けられ、それぞれのＴＦＴ１
のゲート電極１２はゲート配線２１を介してゲート端子
１８に、またソース電極はソース配線２２を介してソー
ス端子１９に電気的に接続されている。
【０００３】従来のＴＦＴ基板２のＴＦＴ１、ゲート配
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面
図である。また、ゲート端子１８を構成する導電体はゲ
ート電極１２およびゲート配線２１を構成する導電体と
同時に成膜されている。
線２１、ソース配線２２、ゲート端子１８およびソース
端子１９は図９（Ａ）に示す様に配置されており、ＴＦ
Ｔ１、ゲート端子１８およびソース端子１９の断面構造
は、それぞれ図９（Ｂ）〜（Ｄ）の断面図の様に形成さ
れる。なお、図９（Ｂ）〜（Ｄ）は、それぞれ、図９
（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面
図である。また、ゲート端子１８を構成する導電体はゲ
ート電極１２およびゲート配線２１を構成する導電体と
同時に成膜されている。
【０００４】
【発明が解決しようとする課題】従来構造で、各ゲート
端子１８とソース端子１９とを連絡して、製造工程中に
発生する静電気によりＴＦＴ基板の要部が破壊されるの
を防ぐガードリングを備えた構造のＴＦＴ基板２の場
合、図９（Ｂ）に示されるようにＴＦＴの不純物を含む
半導体層であるオーミックコンタクト層１５を湿式エッ
チングしてチャネル部を形成する際、図２（Ｂ）に示し
たように、オーミックコンタクト層１５が異常にサイド
エッチングされることがある。このオーミックコンタク
ト層１５は、薄膜トランジスタのソース電極１６および
ドレイン電極１７と半導体能動膜１４との抵抗値を下げ
る役割を果すものである。
端子１８とソース端子１９とを連絡して、製造工程中に
発生する静電気によりＴＦＴ基板の要部が破壊されるの
を防ぐガードリングを備えた構造のＴＦＴ基板２の場
合、図９（Ｂ）に示されるようにＴＦＴの不純物を含む
半導体層であるオーミックコンタクト層１５を湿式エッ
チングしてチャネル部を形成する際、図２（Ｂ）に示し
たように、オーミックコンタクト層１５が異常にサイド
エッチングされることがある。このオーミックコンタク
ト層１５は、薄膜トランジスタのソース電極１６および
ドレイン電極１７と半導体能動膜１４との抵抗値を下げ
る役割を果すものである。
【０００５】オーミックコンタクト層１５は、ＴＦＴ基
板１の製造工程時に、直上のソース電極１６からソース
配線２２、図示を省略したガードリング、ゲート端子１
８（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線２１およびゲート電極１２と電気的に連結されてい
る。ソース電極１６、ソース配線２２、ガードリング、
ゲート配線２１およびゲート電極１２の表面は絶縁体で
あるゲート絶縁膜１３または絶縁体であるレジスト膜２
４により全て被われているが、ゲート端子表面はゲート
絶縁膜が除去されており、露出している。これをエッチ
ング液に浸漬すると図３（Ｂ）の模式図に示したよう
に、オーミックコンタクト層１５と電気的に連結してい
るゲート端子１８が露出し、オーミックコンタクト層１
５とこのゲート端子１８を構成する導電体とで電池を形
成することになり、図２（Ｂ）に示したように、オーミ
ックコンタクト層１５が電池効果により異常にサイドエ
ッチングされることになる。
板１の製造工程時に、直上のソース電極１６からソース
配線２２、図示を省略したガードリング、ゲート端子１
８（ゲート電極及びゲート配線と同じ導電体）、ゲート
配線２１およびゲート電極１２と電気的に連結されてい
る。ソース電極１６、ソース配線２２、ガードリング、
ゲート配線２１およびゲート電極１２の表面は絶縁体で
あるゲート絶縁膜１３または絶縁体であるレジスト膜２
４により全て被われているが、ゲート端子表面はゲート
絶縁膜が除去されており、露出している。これをエッチ
ング液に浸漬すると図３（Ｂ）の模式図に示したよう
に、オーミックコンタクト層１５と電気的に連結してい
るゲート端子１８が露出し、オーミックコンタクト層１
５とこのゲート端子１８を構成する導電体とで電池を形
成することになり、図２（Ｂ）に示したように、オーミ
ックコンタクト層１５が電池効果により異常にサイドエ
ッチングされることになる。
【０００６】従来はサイドエッチングを防ぐために、オ
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。製造経費の鑑点からすれば、高価な真空
装置等を必要とするドライエッチングよりはエッチング
槽にて行う湿式エッチングの方が経費が安く望ましい。
また、ドライエッチング工程では、半導体能動膜とこの
半導体能動膜にリンが微量添加されたオーミックコンタ
クト層とのエッチング選択性が得られないために、従
来、半導体能動膜の膜厚を１００ｎｍ以上にする必要が
あった。
ーミックコンタクト層の加工はドライエッチング工程で
成されていた。製造経費の鑑点からすれば、高価な真空
装置等を必要とするドライエッチングよりはエッチング
槽にて行う湿式エッチングの方が経費が安く望ましい。
また、ドライエッチング工程では、半導体能動膜とこの
半導体能動膜にリンが微量添加されたオーミックコンタ
クト層とのエッチング選択性が得られないために、従
来、半導体能動膜の膜厚を１００ｎｍ以上にする必要が
あった。
【０００７】さらに、従来のＴＦＴでは、半導体能動膜
の膜厚が１００ｎｍ〜２００ｎｍのアモルファスシリコ
ンで形成されているため、例えば液晶素子に用いられる
バックライトからの光が半導体能動膜のチャネル部に到
達するとそれによりＩoff が約４桁上昇し、満足なＴＦ
Ｔ特性が得られにくかった。
の膜厚が１００ｎｍ〜２００ｎｍのアモルファスシリコ
ンで形成されているため、例えば液晶素子に用いられる
バックライトからの光が半導体能動膜のチャネル部に到
達するとそれによりＩoff が約４桁上昇し、満足なＴＦ
Ｔ特性が得られにくかった。
【０００８】しかも従来のＴＦＴ基板では、ドライエッ
チング処理をする必要から、ソース端子１９は、図９
（Ｄ）に示したように、基板１１の上に形成されたゲー
ト絶縁膜１３の上に形成され、このソース端子を構成す
る導電体の上には保護膜２７のみが形成され、データ回
路からの端子を電気的に接続するために導電体の上の保
護膜２７が加工除去される。
チング処理をする必要から、ソース端子１９は、図９
（Ｄ）に示したように、基板１１の上に形成されたゲー
ト絶縁膜１３の上に形成され、このソース端子を構成す
る導電体の上には保護膜２７のみが形成され、データ回
路からの端子を電気的に接続するために導電体の上の保
護膜２７が加工除去される。
【０００９】これに対して、ゲート端子１８を構成する
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
導電体は、図９（Ｃ）に示したように、ゲート電極１２
と同時に成膜されているため基板１１の上に直接形成さ
れる。このゲート端子１８を構成する導電体の上にはゲ
ート絶縁膜１３、更にその上に保護膜２７が形成されて
いる。これらゲート端子１８上の２種類の絶縁膜は、走
査回路からの端子を電気的に接続するために、それぞれ
別工程で加工除去される。ここで、ソース端子の有効接
続幅（Ｓ０）及びゲート端子１８の有効接続幅（Ｇ０）
としては、駆動回路からの端子を確実に接続できる幅が
必要であり、ソース端子の有効接続幅（Ｓ０）とゲート
端子１８の有効接続幅（Ｇ０）は通常同一である（Ｇ０
＝Ｓ０）。
【００１０】ソース端子を構成する導電体の幅（Ｓ１）
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１の関係式にて表わされる）。
はソース端子の有効接続幅（Ｓ０）より大きくする必要
があり、その差（Ｓ１−Ｓ０）は少なくとも加工精度と
マスク合わせ精度との和（以下加工精度と記載）（Ｃ
１）の２倍とする必要がある（即ち、Ｓ１＝Ｓ０＋Ｃ１
＋Ｃ１の関係式にて表わされる）。
【００１１】同様にゲート端子１８を構成する導電体の
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３の関係
式にて表わされる）。ここで各加工精度は同一であるた
め（Ｃ１＝Ｃ２＝Ｃ３）、ソース端子１９を構成する導
電体の幅即ちＳ１＝Ｓ０＋（２×Ｃ１）の式にて表わさ
れるＳ1 とゲート端子１８を構成する導電体の幅即ちＧ
１１＝Ｇ０＋（４×Ｃ１）の式にて表わされるＧ11とは
異なってしまい、Ｇ０＝Ｓ０とすると、ソース端子を構
成する導電体の幅より、ゲート端子１８を構成する導電
体の幅の方を加工精度の２倍分（２×Ｃ１）大きくしな
ければならなくなる。
幅（Ｇ１１）はゲート端子１８の有効接続幅（Ｇ０）よ
り大きくする必要があり、その差（Ｇ１１−Ｇ０）は少
なくともそれぞれの膜（ゲート絶縁膜１３および保護膜
２７）の加工精度（Ｃ３及びＣ２）の２倍が必要である
（即ち、Ｇ１１＝Ｇ０＋Ｃ３＋Ｃ２＋Ｃ２＋Ｃ３の関係
式にて表わされる）。ここで各加工精度は同一であるた
め（Ｃ１＝Ｃ２＝Ｃ３）、ソース端子１９を構成する導
電体の幅即ちＳ１＝Ｓ０＋（２×Ｃ１）の式にて表わさ
れるＳ1 とゲート端子１８を構成する導電体の幅即ちＧ
１１＝Ｇ０＋（４×Ｃ１）の式にて表わされるＧ11とは
異なってしまい、Ｇ０＝Ｓ０とすると、ソース端子を構
成する導電体の幅より、ゲート端子１８を構成する導電
体の幅の方を加工精度の２倍分（２×Ｃ１）大きくしな
ければならなくなる。
【００１２】この差（２×Ｃ１）は、多数配列されるゲ
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、湿式エッチング処理が可能でかつ高
密度化に対応可能な薄膜トランジスタ基板とその製造方
法を提供することを目的とする。
ート端子１８同士の間隔が広くとれる場合には影響はな
いが、例えば、表示の一層の高密度化が求められている
アクティブマトリクス液晶表示素子用のＴＦＴ基板の場
合、多数配列されるゲート端子１８同士の間隔を狭くす
ることが必要となり、上記差（２×Ｃ１）が大きな問題
となっている。即ち、限られた面積の中に必要なゲート
端子１８を並べきれなくなり、ひいては表示密度の高密
度化が阻害されるという深刻な問題がある。かかる現状
に鑑み、本発明は、湿式エッチング処理が可能でかつ高
密度化に対応可能な薄膜トランジスタ基板とその製造方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る薄膜トランジスタ基板は、基板上に薄
膜トランジスタのゲート電極と該ゲート電極に接続する
ゲート配線とを設け、ゲート配線およびゲート電極上に
ゲート絶縁膜を設け、走査信号をゲート電極に入力する
ためのゲート端子を、ゲート絶縁膜上に設けるとともに
ゲート絶縁膜に設けた孔を通してゲート配線と接続させ
て設けたものである。
に、本発明に係る薄膜トランジスタ基板は、基板上に薄
膜トランジスタのゲート電極と該ゲート電極に接続する
ゲート配線とを設け、ゲート配線およびゲート電極上に
ゲート絶縁膜を設け、走査信号をゲート電極に入力する
ためのゲート端子を、ゲート絶縁膜上に設けるとともに
ゲート絶縁膜に設けた孔を通してゲート配線と接続させ
て設けたものである。
【００１４】ゲート端子は、薄膜トランジスタを成すソ
ース電極から延びるソース配線およびソース端子と同じ
導電体で形成されているのが好ましい。
ース電極から延びるソース配線およびソース端子と同じ
導電体で形成されているのが好ましい。
【００１５】また、薄膜トランジスタを成す半導体能動
膜は、膜厚が２０ｎｍ〜６０ｎｍの範囲内であるアモル
ファスシリコンで形成されるのが好ましい。Ｉoff の上
昇を防ぐためには、半導体能動膜は薄い方がよいが２０
ｎｍより薄いと膜が製造できず、また６０ｎｍより厚い
とＩoff が大きくなる。
膜は、膜厚が２０ｎｍ〜６０ｎｍの範囲内であるアモル
ファスシリコンで形成されるのが好ましい。Ｉoff の上
昇を防ぐためには、半導体能動膜は薄い方がよいが２０
ｎｍより薄いと膜が製造できず、また６０ｎｍより厚い
とＩoff が大きくなる。
【００１６】また、本発明に係る薄膜トランジスタ基板
の製造方法は、基板上にゲート電極と該ゲート電極に接
続するゲート配線とを形成し、ゲート配線とゲート電極
との上にゲート絶縁膜を成膜し、ゲート絶縁膜上にゲー
ト電極に対応させて半導体能動膜とオーミックコンタク
ト層とを順に積層するとともに、ゲート配線上のゲート
絶縁膜にゲート配線と該ゲート配線に走査信号を送るた
めのゲート端子との接続用の孔を形成し、オーミックコ
ンタクト層からゲート絶縁膜の上に亘ってソース電極な
らびに該ソース電極から延びるソース配線およびソース
端子と、ドレイン電極と、前記孔を通してゲート配線と
接続するゲート端子とを形成し、ついでレジスト膜を成
膜し、該レジスト膜をマスクとしてオーミックコンタク
ト層に湿式エッチングを施して薄膜トランジスタのチャ
ネル部を形成するものである。
の製造方法は、基板上にゲート電極と該ゲート電極に接
続するゲート配線とを形成し、ゲート配線とゲート電極
との上にゲート絶縁膜を成膜し、ゲート絶縁膜上にゲー
ト電極に対応させて半導体能動膜とオーミックコンタク
ト層とを順に積層するとともに、ゲート配線上のゲート
絶縁膜にゲート配線と該ゲート配線に走査信号を送るた
めのゲート端子との接続用の孔を形成し、オーミックコ
ンタクト層からゲート絶縁膜の上に亘ってソース電極な
らびに該ソース電極から延びるソース配線およびソース
端子と、ドレイン電極と、前記孔を通してゲート配線と
接続するゲート端子とを形成し、ついでレジスト膜を成
膜し、該レジスト膜をマスクとしてオーミックコンタク
ト層に湿式エッチングを施して薄膜トランジスタのチャ
ネル部を形成するものである。
【００１７】本発明に係る薄膜トランジスタ基板の製造
方法においては、ゲート端子とソース配線およびソース
端子とを同じ導電体にて形成することは、同じ導電体で
同時に成膜加工できるので製造工程削減上の利点があ
る。
方法においては、ゲート端子とソース配線およびソース
端子とを同じ導電体にて形成することは、同じ導電体で
同時に成膜加工できるので製造工程削減上の利点があ
る。
【００１８】さらに本発明の製造方法においては、ソー
ス端子とゲート端子とを接続するガードリングをソース
端子とゲート端子の形成時にこれらソース端子とゲート
端子とを同じ導電体にて形成するのがよい。ガードリン
グをソース端子とゲート端子の形成時に同一素材で形成
すると、工程削減上の利点がある。ガードリングでソー
ス端子とゲート端子とを連接短絡する場合には最終工程
でガードリングを除去する。またガードリングは、図７
に示したように、ダイオードやＴＦＴのような非線形素
子を介したものであってもよい。
ス端子とゲート端子とを接続するガードリングをソース
端子とゲート端子の形成時にこれらソース端子とゲート
端子とを同じ導電体にて形成するのがよい。ガードリン
グをソース端子とゲート端子の形成時に同一素材で形成
すると、工程削減上の利点がある。ガードリングでソー
ス端子とゲート端子とを連接短絡する場合には最終工程
でガードリングを除去する。またガードリングは、図７
に示したように、ダイオードやＴＦＴのような非線形素
子を介したものであってもよい。
【００１９】本発明において、ゲート配線、ゲート電極
等を構成する導電層部分は、基板に対して密着性が高く
抵抗の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等
が用いられる。膜厚は、５０〜１００ｎｍが好ましい。
また、ソース電極、ソース配線、ゲート端子等を構成す
る導電層部分としては、低抵抗でかつオーミックコンタ
クト層との関係から選択されるが、Ｃｒ，Ａｌ等が好適
に用いられる。これらの導電層は１層に限るものではな
く、多層構造のものでも良い。ゲート絶縁膜は、窒化珪
素、酸化珪素が好適に用いられるが、これに限らず他の
材料を用いても良い。膜厚としては、５０〜５００ｎｍ
が好適である。
等を構成する導電層部分は、基板に対して密着性が高く
抵抗の低い材料が好ましく、例えばＣｒ，Ａｌ、Ｃｕ等
が用いられる。膜厚は、５０〜１００ｎｍが好ましい。
また、ソース電極、ソース配線、ゲート端子等を構成す
る導電層部分としては、低抵抗でかつオーミックコンタ
クト層との関係から選択されるが、Ｃｒ，Ａｌ等が好適
に用いられる。これらの導電層は１層に限るものではな
く、多層構造のものでも良い。ゲート絶縁膜は、窒化珪
素、酸化珪素が好適に用いられるが、これに限らず他の
材料を用いても良い。膜厚としては、５０〜５００ｎｍ
が好適である。
【００２０】さらに、本発明の半導体能動膜およびオー
ミックコンタクト層としては、多結晶または非晶質シリ
コンが挙げられるが、特に非晶質シリコンが好適に用い
られる。さらにまた、基板としては、種々の材質のもの
が用いられるが、例えばコーニング７０５９（商品名）
等のガラス基板が用いられる。
ミックコンタクト層としては、多結晶または非晶質シリ
コンが挙げられるが、特に非晶質シリコンが好適に用い
られる。さらにまた、基板としては、種々の材質のもの
が用いられるが、例えばコーニング７０５９（商品名）
等のガラス基板が用いられる。
【００２１】
【作用】本発明の作用を図１を参照して説明する。図１
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿った断面図である。
（Ａ）は本発明のＴＦＴ基板の一例を示す概略平面図で
あり、図１（Ｂ）、（Ｃ）及び（Ｄ）は、それぞれ、図
１（Ａ）に示したＴＦＴ基板のＡ−Ａ線、Ｂ−Ｂ線及び
Ｃ−Ｃ線に沿った断面図である。
【００２２】図１（Ｄ）のソース端子１９は、図９
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、さらにデータ回路からの端子を
電気的に接続するためにソース端子１９の導電体の上の
保護膜２７が加工除去されている。
（Ｄ）と同様に、ソース端子を構成する導電体は、基板
１１の上に形成されたゲート絶縁膜１３の上に形成さ
れ、このソース端子１９を構成する導電体の上には保護
膜２７のみが形成され、さらにデータ回路からの端子を
電気的に接続するためにソース端子１９の導電体の上の
保護膜２７が加工除去されている。
【００２３】また、ゲート端子１８も、図１（Ｃ）に示
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅即ちＳ１＝Ｓ０＋Ｃ１＋Ｃ１の式で
表わされるＳ1 とゲート端子１８を構成する導電体の幅
即ちＧ１＝Ｇ０＋Ｃ２＋Ｃ２の式で表わされるＧ1 と
は、先に示したように、Ｓ０＝Ｇ０およびＣ１＝Ｃ２の
関係式より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）の関係式
で表わされるよう同一となる。従って、従来例のゲート
端子１８を構成する導電体の幅即ちＧ１１＝Ｇ０＋（４
×Ｃ１）の式で表わされるＧ11より狭くする事が可能と
なり、より高密度化が可能となる。
したように、ゲート端子１８を構成する導電体は、ゲー
ト絶縁膜１３の上に形成され、このゲート端子１８を構
成する導電体の上には保護膜２７のみが形成されてい
る。このため、ゲート端子１８を構成する導電体の幅
（Ｇ１）はゲート端子１８の有効接続幅（Ｇ０）より大
きくする必要があるが、その差（Ｇ１−Ｇ０）は、保護
膜２７の加工精度（Ｃ２）の２倍で良く、ソース端子を
構成する導電体の幅即ちＳ１＝Ｓ０＋Ｃ１＋Ｃ１の式で
表わされるＳ1 とゲート端子１８を構成する導電体の幅
即ちＧ１＝Ｇ０＋Ｃ２＋Ｃ２の式で表わされるＧ1 と
は、先に示したように、Ｓ０＝Ｇ０およびＣ１＝Ｃ２の
関係式より、Ｇ１＝Ｓ１＝Ｇ０＋（２×Ｃ１）の関係式
で表わされるよう同一となる。従って、従来例のゲート
端子１８を構成する導電体の幅即ちＧ１１＝Ｇ０＋（４
×Ｃ１）の式で表わされるＧ11より狭くする事が可能と
なり、より高密度化が可能となる。
【００２４】しかも本発明の薄膜トランジスタ基板にお
いては、ゲート絶縁膜上にゲート電極を除いた薄膜トラ
ンジスタ部分とゲート端子とを設けた構造としたので、
薄膜トランジスタを成すオーミックコンタクト層とゲー
ト端子とを接続させた状態で、その上に成膜したレジス
ト膜をマスクとしてオーミックコンタクト層に湿式エッ
チングを施しうる。
いては、ゲート絶縁膜上にゲート電極を除いた薄膜トラ
ンジスタ部分とゲート端子とを設けた構造としたので、
薄膜トランジスタを成すオーミックコンタクト層とゲー
ト端子とを接続させた状態で、その上に成膜したレジス
ト膜をマスクとしてオーミックコンタクト層に湿式エッ
チングを施しうる。
【００２５】本発明に係る薄膜トランジスタの製造方法
では、図４に示したように、ソース配線２２を構成する
導電体を加工するためのレジスト膜２４をマスクとし
て、オーミックコンタクト層１５にエッチング液を作用
させてＴＦＴのチャネル部２６を形成する際に、オーミ
ックコンタクト層１５は直上のソース電極１６からソー
ス配線２２、ソース端子１９とゲート端子１８とを連絡
するガードリング２８、ゲート端子１８、ゲート配線２
１およびゲート電極１２と電気的に連結しているが、ゲ
ート端子１８、ソース配線２２やガードリング２８を構
成する導電体は絶縁体であるレジスト膜２４により全て
被われている。つまり、ＴＦＴのチャネル部２６を形成
する際にはオーミックコンタクト層１５と電気的に連結
している部材は全て、絶縁体で被われていることにな
る。このため、図３（Ａ）に模式的に示したように、オ
ーミックコンタクト層１５に電解質であるエッチング液
２５を作用させる際に、オーミックコンタクト層１５が
他の導電体と電池を形成することが無くなり、図２
（Ａ）のようにオーミックコンタクト層１５が電池効果
により異常にサイドエッチングされることを防ぐことが
できる。
では、図４に示したように、ソース配線２２を構成する
導電体を加工するためのレジスト膜２４をマスクとし
て、オーミックコンタクト層１５にエッチング液を作用
させてＴＦＴのチャネル部２６を形成する際に、オーミ
ックコンタクト層１５は直上のソース電極１６からソー
ス配線２２、ソース端子１９とゲート端子１８とを連絡
するガードリング２８、ゲート端子１８、ゲート配線２
１およびゲート電極１２と電気的に連結しているが、ゲ
ート端子１８、ソース配線２２やガードリング２８を構
成する導電体は絶縁体であるレジスト膜２４により全て
被われている。つまり、ＴＦＴのチャネル部２６を形成
する際にはオーミックコンタクト層１５と電気的に連結
している部材は全て、絶縁体で被われていることにな
る。このため、図３（Ａ）に模式的に示したように、オ
ーミックコンタクト層１５に電解質であるエッチング液
２５を作用させる際に、オーミックコンタクト層１５が
他の導電体と電池を形成することが無くなり、図２
（Ａ）のようにオーミックコンタクト層１５が電池効果
により異常にサイドエッチングされることを防ぐことが
できる。
【００２６】本発明の製造方法においては、湿式エッチ
ング処理が可能となったことにより、半導体能動膜とオ
ーミックコンタクト層とのエッチング選択性が十分得ら
れ、ために膜形成された半導体能動膜の目減りを従来の
ドライエッチング工程のように考慮する必要がなく、Ｉ
off の増加を防げれるよう半導体能動膜の膜厚を２０ｎ
ｍ〜６０ｎｍとすることができる。
ング処理が可能となったことにより、半導体能動膜とオ
ーミックコンタクト層とのエッチング選択性が十分得ら
れ、ために膜形成された半導体能動膜の目減りを従来の
ドライエッチング工程のように考慮する必要がなく、Ｉ
off の増加を防げれるよう半導体能動膜の膜厚を２０ｎ
ｍ〜６０ｎｍとすることができる。
【００２７】
【実施例】以下に実施例を挙げて本発明をより詳細に説
明する。図１は、本発明に係る薄膜トランジスタ基板の
一実施例を示す概略図であり、（Ａ）は平面図、
（Ｂ）、（Ｃ）および（Ｄ）はそれぞれ図１（Ａ）のＡ
−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線による断面図であ
る。まず、ＴＦＴ基板の構造を説明する。ＴＦＴは逆ス
タガ構造であり、ガラス基板（コーニング社製７０５
９）１１上に幅１０μｍ、膜厚１００ｎｍのＣｒゲート
電極１２とゲート電極１２に走査信号を供給するための
Ｃｒゲート配線２１とが形成されており、このゲート電
極１２およびゲート配線２１上には膜厚２００ｎｍの窒
化珪素薄膜からなるゲート絶縁膜１３が形成されてお
り、ゲート絶縁膜１３上に膜厚５０ｎｍのアモルファス
シリコンからなる半導体能動膜１４、さらに膜厚１００
ｎｍ、幅１０μｍのＡｌソース電極１６およびドレイン
電極１７が形成されている。半導体能動膜１４と、ソー
ス電極１６およびドレイン電極１７との膜間には、膜厚
が２０ｎｍでリンが添加されたアモルファスシリコンオ
ーミックコンタクト層１５が形成されている。
明する。図１は、本発明に係る薄膜トランジスタ基板の
一実施例を示す概略図であり、（Ａ）は平面図、
（Ｂ）、（Ｃ）および（Ｄ）はそれぞれ図１（Ａ）のＡ
−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線による断面図であ
る。まず、ＴＦＴ基板の構造を説明する。ＴＦＴは逆ス
タガ構造であり、ガラス基板（コーニング社製７０５
９）１１上に幅１０μｍ、膜厚１００ｎｍのＣｒゲート
電極１２とゲート電極１２に走査信号を供給するための
Ｃｒゲート配線２１とが形成されており、このゲート電
極１２およびゲート配線２１上には膜厚２００ｎｍの窒
化珪素薄膜からなるゲート絶縁膜１３が形成されてお
り、ゲート絶縁膜１３上に膜厚５０ｎｍのアモルファス
シリコンからなる半導体能動膜１４、さらに膜厚１００
ｎｍ、幅１０μｍのＡｌソース電極１６およびドレイン
電極１７が形成されている。半導体能動膜１４と、ソー
ス電極１６およびドレイン電極１７との膜間には、膜厚
が２０ｎｍでリンが添加されたアモルファスシリコンオ
ーミックコンタクト層１５が形成されている。
【００２８】このようなＴＦＴが、図８に示したように
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
基板の上に１００μｍのピッチで縦横に多数形成されて
いる。このＴＦＴ１が形成された基板１１の周縁部に
は、外付けの映像回路から映像信号をソース配線２２を
介してソース電極１６に供給するためのソース端子１
９、および外付け走査回路からの走査信号をゲート配線
２１を介してゲート電極１２に供給するためのゲート端
子１８が形成されている。ソース端子１９には、ソース
電極１６およびソース配線２２と同じ導電体であるＡｌ
を用いた。またゲート端子１８は、ゲート配線２１上の
ゲート絶縁膜１３に形成したコンタクトホール２３を介
して、ゲート絶縁膜１３上側にソース配線２２と同じ導
電体であるＡｌで形成されている。
【００２９】これらのＴＦＴ１、ゲート配線２１、ソー
ス配線２２、ソース端子１９およびゲート端子１８の上
には厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７
が形成されているが、ソース端子１９およびゲート端子
１８表面は、映像回路および走査回路と電気的に接続で
きるように一部露出されている。ここでソース端子およ
びゲート端子１８を構成する導電体の幅であるＳ１およ
びＧ１は、共に５０μｍであり、ソース端子およびゲー
ト端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
ス配線２２、ソース端子１９およびゲート端子１８の上
には厚さ３００ｎｍの窒化珪素薄膜からなる保護膜２７
が形成されているが、ソース端子１９およびゲート端子
１８表面は、映像回路および走査回路と電気的に接続で
きるように一部露出されている。ここでソース端子およ
びゲート端子１８を構成する導電体の幅であるＳ１およ
びＧ１は、共に５０μｍであり、ソース端子およびゲー
ト端子１８上の保護膜２７が除去されている有効接続幅
（Ｓ０およびＧ０）はともに４２μｍである。つまり前
記加工精度は４μｍである。
【００３０】従来構造で同様にゲート端子１８の有効接
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
続幅として４２μｍを達成しようとすると、ゲート端子
１８を構成する導電体の幅は５８μｍ（４２μｍ＋４×
４μｍ）とする必要があり、これに対して本実施例で
は、一定面積に並べる事ができるゲート端子１８の密度
が約８％増加し、より高密度にＴＦＴを搭載したＴＦＴ
基板２が実現できる。
【００３１】この効果は、ゲート端子１８配置ピッチが
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
狭くなるほど顕著になる。例えばゲート端子１８有効接
続幅を３０μｍ、ゲート端子間を同様に３０μｍとしよ
うとすると、従来構成ではゲート端子配置ピッチは７６
μｍであるが、本発明によると６８μｍとなり、約１２
％ゲート端子の配置密度が向上する。
【００３２】次に本発明に係るＴＦＴ基板の製造方法の
一実施例を説明する。まず、透明導電膜より成る画素電
極２０が形成されているガラス基板１１表面に厚さ１０
０ｎｍのＣｒ薄膜をスパッタ蒸着法により形成する。こ
の表面にレジスト形成、マスク露光、現像、エッチング
およびレジスト剥離処理を施し、所望の形状のゲート電
極１２およびゲート配線２１を形成した。
一実施例を説明する。まず、透明導電膜より成る画素電
極２０が形成されているガラス基板１１表面に厚さ１０
０ｎｍのＣｒ薄膜をスパッタ蒸着法により形成する。こ
の表面にレジスト形成、マスク露光、現像、エッチング
およびレジスト剥離処理を施し、所望の形状のゲート電
極１２およびゲート配線２１を形成した。
【００３３】次に、このゲート電極１２およびゲート配
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、上述した膜厚２００ｎｍの窒化珪素薄膜よ
り成るゲート絶縁膜１３、膜厚５０ｎｍのアモルファス
シリコン半導体能動膜１４、および膜厚が２０ｎｍでリ
ンが添加されたアモルファスシリコンオーミックコンタ
クト層１５を形成する。
線２１が形成された基板１１の表面に、プラズマＣＶＤ
法を用いて、上述した膜厚２００ｎｍの窒化珪素薄膜よ
り成るゲート絶縁膜１３、膜厚５０ｎｍのアモルファス
シリコン半導体能動膜１４、および膜厚が２０ｎｍでリ
ンが添加されたアモルファスシリコンオーミックコンタ
クト層１５を形成する。
【００３４】ついで第６図に示すように、この半導体能
動膜１４と前記オーミックコンタクト層１５とにフォト
リソ工程を施すことにより、所定の形状の半導体アイラ
ンドを形成する。また画素電極２０上とゲート配線２１
上のゲート絶縁膜１３にはコンタクトホール２３を形成
する。
動膜１４と前記オーミックコンタクト層１５とにフォト
リソ工程を施すことにより、所定の形状の半導体アイラ
ンドを形成する。また画素電極２０上とゲート配線２１
上のゲート絶縁膜１３にはコンタクトホール２３を形成
する。
【００３５】続いて、前記オーミックコンタクト層１５
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４（Ａ），（Ｂ）に示
すようにソース電極１６、ソース配線２２、ソース端子
１９、ドレイン電極１７およびソース端子１９とゲート
端子１８とを電気的に接続するガードリング２８、さら
にはゲート端子１８を形成する。この際、前記コンタク
トホール２３を通してゲート配線２１が完全にＡｌ配線
により被われるように、導電体を加工してゲート端子１
８を形成する。
を含む基板１１上に膜厚が１００ｎｍのＡｌ薄膜をスパ
ッタ蒸着法により形成する。このＡｌ薄膜の表面に、レ
ジスト膜２４を形成し所定のマスクを用いて露光、現像
およびエッチング処理を施し、図４（Ａ），（Ｂ）に示
すようにソース電極１６、ソース配線２２、ソース端子
１９、ドレイン電極１７およびソース端子１９とゲート
端子１８とを電気的に接続するガードリング２８、さら
にはゲート端子１８を形成する。この際、前記コンタク
トホール２３を通してゲート配線２１が完全にＡｌ配線
により被われるように、導電体を加工してゲート端子１
８を形成する。
【００３６】ついで、図４（Ｃ）に示すようにレジスト
膜２４をマスクとして前記オーミックコンタクト層１５
にエッチング液２５を作用させてＴＦＴ１のチャネル部
２６を形成する。この際に、本実施例では図２（Ａ）に
示したようにオーミックコンタクト層１５が異常にサイ
ドエッチングされることは無い。
膜２４をマスクとして前記オーミックコンタクト層１５
にエッチング液２５を作用させてＴＦＴ１のチャネル部
２６を形成する。この際に、本実施例では図２（Ａ）に
示したようにオーミックコンタクト層１５が異常にサイ
ドエッチングされることは無い。
【００３７】これは、図４に示したように、オーミック
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子１９、ガードリング２８、ゲート端
子１８、ゲート配線２１およびゲート電極１２と電気的
に連結しているが、ゲート端子１８、ソース配線２２、
ソース端子１９、ガードリング２８を構成する導電体が
絶縁体であるレジスト膜２４により全て被われているか
らである。つまり図３（Ａ）に模式的に示したように、
オーミックコンタクト層１５と電気的に連結している導
電性の部材は全て、絶縁体で被われているため、オーミ
ックコンタクト層１５に電解質であるエッチング液２５
を作用させる際に、オーミックコンタクト層１５が他の
導電体と電池を形成することが無くなり、オーミックコ
ンタクト層１５が電池効果により異常にサイドエッチン
グされることが無くなる。
コンタクト層１５は直上のソース電極１６からソース配
線２２、ソース端子１９、ガードリング２８、ゲート端
子１８、ゲート配線２１およびゲート電極１２と電気的
に連結しているが、ゲート端子１８、ソース配線２２、
ソース端子１９、ガードリング２８を構成する導電体が
絶縁体であるレジスト膜２４により全て被われているか
らである。つまり図３（Ａ）に模式的に示したように、
オーミックコンタクト層１５と電気的に連結している導
電性の部材は全て、絶縁体で被われているため、オーミ
ックコンタクト層１５に電解質であるエッチング液２５
を作用させる際に、オーミックコンタクト層１５が他の
導電体と電池を形成することが無くなり、オーミックコ
ンタクト層１５が電池効果により異常にサイドエッチン
グされることが無くなる。
【００３８】次いで窒化珪素薄膜より成る上述の保護膜
２７を成膜し、この表面にレジスト膜形成、マスク露
光、現像、エッチングおよびレジスト剥離処理を施し、
ソース端子およびゲート端子１８を露出する。ここでゲ
ート端子１８はゲート絶縁膜１３の上方に形成されてい
るため、ソース端子と同様に保護膜２７を除去するだけ
で形成できる。さらにゲート配線２１とソース配線２２
とを接続しているガードリング２８を除去して図１に示
すＴＦＴ基板を形成する。
２７を成膜し、この表面にレジスト膜形成、マスク露
光、現像、エッチングおよびレジスト剥離処理を施し、
ソース端子およびゲート端子１８を露出する。ここでゲ
ート端子１８はゲート絶縁膜１３の上方に形成されてい
るため、ソース端子と同様に保護膜２７を除去するだけ
で形成できる。さらにゲート配線２１とソース配線２２
とを接続しているガードリング２８を除去して図１に示
すＴＦＴ基板を形成する。
【００３９】このようにしてＴＦＴが、基板１１の上に
１００μｍのピッチで縦横に多数形成されており、基板
１１の周縁部には、外付けの映像回路から映像信号をソ
ース配線２２を介してソース電極１６に供給するための
ソース端子、および外付け走査回路からの走査信号をゲ
ート配線２１を介してゲート電極１２に供給するための
ゲート端子１８が形成されているＴＦＴ基板を形成す
る。
１００μｍのピッチで縦横に多数形成されており、基板
１１の周縁部には、外付けの映像回路から映像信号をソ
ース配線２２を介してソース電極１６に供給するための
ソース端子、および外付け走査回路からの走査信号をゲ
ート配線２１を介してゲート電極１２に供給するための
ゲート端子１８が形成されているＴＦＴ基板を形成す
る。
【００４０】本実施例では、ソース端子１９とゲート端
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
子１８とが直接短絡されている例を示したが、図７に等
価回路を示すように、ＴＦＴを介してソース端子１９と
ゲート端子１８とを接続することも可能である。この場
合には、最終工程でＴＦＴを含むガードリング２８を除
去する必要が無い。
【００４１】本発明の薄膜トランジスタ基板の他の実施
例は、上記実施例とは異なりゲート電極およびゲート配
線としてＣｕを用いたことである。本構成によれば、単
にゲート電極およびゲート配線の材質を換えただけであ
り、実施例１と同様のＴＦＴ基板特性・製造上の効果が
得られる。その上、Ｃｕの優れた特性である低抵抗性を
十分享受できる。従来より、ＴＦＴ基板のゲート電極お
よびゲート配線として低抵抗材料であるＣｕを用いる試
みが、特に配線長が長くなるアクティブマトリクス液晶
素子のスイッチング基板では行われてきた。ところが、
アクティブマトリクス液晶素子ではバックライトが多用
されること、および半導体能動膜として光導電性を有す
るアモルファスシリコンが適していること、さらにはＣ
ｕが十分な光遮光性を有さないことの為に、Ｃｕの採用
には至っていない。
例は、上記実施例とは異なりゲート電極およびゲート配
線としてＣｕを用いたことである。本構成によれば、単
にゲート電極およびゲート配線の材質を換えただけであ
り、実施例１と同様のＴＦＴ基板特性・製造上の効果が
得られる。その上、Ｃｕの優れた特性である低抵抗性を
十分享受できる。従来より、ＴＦＴ基板のゲート電極お
よびゲート配線として低抵抗材料であるＣｕを用いる試
みが、特に配線長が長くなるアクティブマトリクス液晶
素子のスイッチング基板では行われてきた。ところが、
アクティブマトリクス液晶素子ではバックライトが多用
されること、および半導体能動膜として光導電性を有す
るアモルファスシリコンが適していること、さらにはＣ
ｕが十分な光遮光性を有さないことの為に、Ｃｕの採用
には至っていない。
【００４２】これに対して本実施例によれば、半導体能
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
動膜の膜厚が薄いため、光が照射されても半導体能動膜
の光導電性が生じない。半導体能動膜として、膜厚５０
ｎｍのアモルファスシリコンを用い、ゲート電極および
ゲート配線として幅１０μｍ、膜厚１００ｎｍのＣｕを
用いたＴＦＴに基板を介して裏面より７０００ｃｄ／の
光を照射した場合と、光を照射しなかった場合とのＴＦ
Ｔの動作特性を図１０（Ａ）に示した。比較例として、
膜厚が１００ｎｍの半導体能動膜を用い同様に製造した
ＴＦＴの同様な特性を図１０（Ｂ）に示した。なお図１
０（Ａ），（Ｂ）で光を照射した場合を破線で、光を照
射しなかった場合を実線で示した。図１０（Ｂ）より、
比較例では光照射により４桁以上オフ電流が上昇し、十
分なオン電流とオフ電流との比が得られなかった。これ
に対して、半導体能動膜として、膜厚５０ｎｍのアモル
ファスシリコンを用いた本実施例では、図１０（Ａ）に
示したように、光照射時であっても６桁以上と十分なオ
ン電流とオフ電流との比が得られている。このため、Ｃ
ｕの様に遮光性が低いが導電率が高い材料であっても、
十分なＴＦＴ特性が得られる。
【００４３】また図１１に、アモルファスシリコン半導
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
体能動膜の膜厚と光照射時のオフ電流との関係を示し
た。図より、アモルファスシリコン半導体能動膜の膜厚
が６０ｎｍ以下であれば、光照射時であっても６桁以上
と十分なオン電流とオフ電流との比が得られることが分
かる。なお、膜厚が２０ｎｍに満たないと、光照射の有
無に関わらずＴＦＴの特性が不安定になる。このためア
モルファスシリコン半導体能動膜の膜厚は、６０ｎｍか
ら２０ｎｍが適している。本実施例ではゲート電極とし
てＣｕを用いたが、同様にゲート電極として、ＩＴＯの
様な透明導電膜を用いても同様の効果が得られる。
【００４４】
【発明の効果】以上説明してきたように、本発明の薄膜
トランジスタ基板によれば、多数配列されるゲート端子
を構成する導電体の幅を狭くする事が可能となり、その
結果限られた面積の中に、必要なゲート端子を並べるこ
とが可能となり、例えばアクティブマトリクス液晶表示
素子に用いられるＴＦＴ基板の表示密度の高密度化をよ
り一層高めることが可能となる。また、ゲート絶縁膜上
にゲート電極を除いた薄膜トランジスタ部分とゲート端
子とを設けているので、薄膜トランジスタを成すオーミ
ックコンタクト層とゲート端子とを接続させた状態で、
その上にレジスト膜を成膜しこれをマスクとしてオーミ
ックコンタクト層に湿式エッチングを施しうる。
トランジスタ基板によれば、多数配列されるゲート端子
を構成する導電体の幅を狭くする事が可能となり、その
結果限られた面積の中に、必要なゲート端子を並べるこ
とが可能となり、例えばアクティブマトリクス液晶表示
素子に用いられるＴＦＴ基板の表示密度の高密度化をよ
り一層高めることが可能となる。また、ゲート絶縁膜上
にゲート電極を除いた薄膜トランジスタ部分とゲート端
子とを設けているので、薄膜トランジスタを成すオーミ
ックコンタクト層とゲート端子とを接続させた状態で、
その上にレジスト膜を成膜しこれをマスクとしてオーミ
ックコンタクト層に湿式エッチングを施しうる。
【００４５】また、ゲート端子を構成する導電体が、Ｔ
ＦＴのソース配線を構成する導電体で形成されていれ
ば、同時に成膜加工できるので製造工程削減上の効果が
ある。
ＦＴのソース配線を構成する導電体で形成されていれ
ば、同時に成膜加工できるので製造工程削減上の効果が
ある。
【００４６】さらに、半導体能動膜を、膜厚が２０ｎｍ
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
すると、光照射時の電流値のオンオフ比が向上する。こ
のため、本発明の薄膜トランジスタ基板を、バックライ
トを用いる液晶表示素子に用いる際に、ゲート電極とし
て、ＩＴＯの様な透明導電膜や遮光性が低いが導電率が
高いＣｕを用いることが可能となる。
〜６０ｎｍの範囲内であるアモルファスシリコンで形成
すると、光照射時の電流値のオンオフ比が向上する。こ
のため、本発明の薄膜トランジスタ基板を、バックライ
トを用いる液晶表示素子に用いる際に、ゲート電極とし
て、ＩＴＯの様な透明導電膜や遮光性が低いが導電率が
高いＣｕを用いることが可能となる。
【００４７】本発明の製造方法によれば、オーミックコ
ンタクト層の異常なサイドエッチングが防止できるた
め、チャネル部にエッチストッパを設けること無く、再
現性良くチャネル部の構造が得られ、安定した特性のＴ
ＦＴを再現性良く得ることが可能となる。また、湿式エ
ッチング工程でチャネル部を形成することが可能となる
ため、半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍとする
事ができ、その結果アモルファスシリコンの半導体能動
膜であっても光導電性を気にすることなくゲート電極材
料を選定することができるという著しい効果を奏する。
ンタクト層の異常なサイドエッチングが防止できるた
め、チャネル部にエッチストッパを設けること無く、再
現性良くチャネル部の構造が得られ、安定した特性のＴ
ＦＴを再現性良く得ることが可能となる。また、湿式エ
ッチング工程でチャネル部を形成することが可能となる
ため、半導体能動膜の膜厚を２０ｎｍ〜６０ｎｍとする
事ができ、その結果アモルファスシリコンの半導体能動
膜であっても光導電性を気にすることなくゲート電極材
料を選定することができるという著しい効果を奏する。
【図面の簡単な説明】
【図１】（Ａ）は本発明の薄膜トランジスタ基板の一例
を示す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
を示す概略平面図、（Ｂ）〜（Ｄ）は、それぞれ、図１
（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図で
ある。
【図２】電池効果によるオーミックコンタクト層のサイ
ドエッチングを説明する概念図である。
ドエッチングを説明する概念図である。
【図３】チャネル形成工程の電池効果を説明するための
概念図である。
概念図である。
【図４】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。（Ｃ）
は製造工程を説明するための概略図である。
【図５】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図６】（Ａ）は本発明の製造方法の一工程を示す概略
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図である。
【図７】ＴＦＴ基板の一例を示す概念図である。
【図８】ＴＦＴ基板の一例を示す概念図である。
【図９】（Ａ）は従来のＴＦＴの概略平面図、（Ｂ）〜
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
（Ｄ）は、それぞれ（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面
図、Ｃ−Ｃ断面図である。
【図１０】（Ａ）は本発明に係る薄膜トランジスタ基板
の他の実施例のＴＦＴの動作特性を示す図、（Ｂ）は比
較例のＴＦＴの動作特性を示す図である。
の他の実施例のＴＦＴの動作特性を示す図、（Ｂ）は比
較例のＴＦＴの動作特性を示す図である。
【図１１】アモルファスシリコン半導体能動膜の膜厚と
光照射時のオフ電流との関係を示す図である。
光照射時のオフ電流との関係を示す図である。
【符号の説明】 １ ＴＦＴ ２ ＴＦＴ基板 １１ 基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ 半導体能動膜 １５ オーミックコンタクト層 １６ ソース電極 １７ ドレイン電極 １８ ゲート端子 １９ ソース端子 ２０ 画素電極 ２１ ゲート配線 ２２ ソース配線 ２３ コンタクトホール ２４ レジスト膜 ２５ エッチング液 ２６ チャネル部 ２７ 保護膜 ２８ ガ−ドリング
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 真 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 笠間 泰彦 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301
Claims (7)
- 【請求項１】 基板上に、ゲート電極、ゲート絶縁膜、
半導体能動膜、及びソース電極並びにドレイン電極が前
記基板上に順次形成された逆スタガ構造の薄膜トランジ
スタと、走査信号を前記ゲート電極に送るためのゲート
端子及びゲート配線と、データ信号を前記ソース電極に
送るためのソース端子及びソース配線と、が形成された
薄膜トランジスタ基板において、前記ゲート端子は、前
記ゲート絶縁膜の上側に形成され、前記ゲート絶縁膜に
形成されたコンタクトホールを介して前記ゲート配線と
電気的に接続されていることを特徴とする薄膜トランジ
スタ基板。 - 【請求項２】 前記ゲート端子は、前記ソース配線と同
じ導電体で形成されていることを特徴とする請求項１に
記載の薄膜トランジスタ基板。 - 【請求項３】 前記半導体能動膜は、膜厚が２０ｎｍ〜
６０ｎｍの範囲内であるアモルファスシリコンで形成さ
れていることを特徴とする請求項１または２に記載の薄
膜トランジスタ基板。 - 【請求項４】 基板上に、ゲート電極、ゲート絶縁膜、
半導体能動膜、及びソース電極並びにドレイン電極が前
記基板上に順次形成された逆スタガ構造の薄膜トランジ
スタと、走査信号を前記ゲート電極に送るためのゲート
端子及びゲート配線と、データ信号を前記ソース電極に
送るためのソース端子及びソース配線と、が形成された
薄膜トランジスタ基板の製造方法であって、前記ゲート
端子を構成する導電体は、前記ゲート絶縁膜成膜後に形
成されることを特徴とする薄膜トランジスタ基板の製造
方法。 - 【請求項５】 前記ゲート端子は、前記ソース配線と同
じ導電体で形成されることを特徴とする請求項４記載の
薄膜トランジスタ基板の製造方法。 - 【請求項６】 基板上に、ゲート電極、ゲート絶縁膜、
半導体能動膜、及びソース電極並びにドレイン電極が前
記基板上に順次形成された逆スタガ構造の薄膜トランジ
スタと、走査信号を前記ゲート電極に送るためのゲート
端子及びゲート配線と、データ信号を前記ソース電極に
送るためのソース端子及びソース配線と、前記ソース配
線と前記ゲート配線とを前記基板の周囲で接続したガー
ドリングと、が形成された薄膜トランジスタ基板の製造
方法であって、前記基板上に前記ゲート電極およびゲー
ト配線を形成する工程と、前記ゲート電極およびゲート
配線を被覆する前記ゲート絶縁膜を成膜する工程と、前
記ゲート絶縁膜の上に前記半導体能動膜を成膜する工程
と、前記半導体能動膜の上にオーミックコンタクト層を
成膜する工程と、前記半導体能動膜と前記オーミックコ
ンタクト層とを所定の形状に形成加工する工程と、前記
ゲート配線上のゲート絶縁膜にコンタクトホールを形成
する工程と、前記オーミックコンタクト層上に導電体を
成膜する工程と、前記導電体を所定の形状に加工するた
めのレジスト膜を形成する工程と、前記レジスト膜を用
いて前記導電体をエッチング加工して、前記ソース電
極、前記ドレイン電極、前記ソース配線、前記コンタク
トホールを介して前記ゲート配線と電気的に接続する前
記ゲート端子、及び前記ガードリングを形成する工程
と、前記レジスト膜をマスクとして前記オーミックコン
タクト層にエッチング液を作用させて薄膜トランジスタ
のチャネル部を形成する工程と、からなることを特徴と
する薄膜トランジスタ基板の製造方法。 - 【請求項７】 前記半導体能動膜は、膜厚が２０ｎｍ〜
６０ｎｍの範囲内であるアモルファスシリコンで形成さ
れることを特徴とする請求項４，５または６に記載の薄
膜トランジスタ基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136593A JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
| TW083108966A TW264562B (ja) | 1993-11-16 | 1994-09-27 | |
| KR1019940029685A KR0154347B1 (ko) | 1993-11-16 | 1994-11-12 | 박막 트랜지스터 기판 및 그 제조방법 |
| US08/338,713 US5573958A (en) | 1993-11-16 | 1994-11-14 | Method of fabricating a thin film transistor wherein the gate terminal is formed after the gate insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136593A JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147410A true JPH07147410A (ja) | 1995-06-06 |
| JP2886066B2 JP2886066B2 (ja) | 1999-04-26 |
Family
ID=18016296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31136593A Expired - Lifetime JP2886066B2 (ja) | 1993-11-16 | 1993-11-16 | 薄膜トランジスタ基板およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5573958A (ja) |
| JP (1) | JP2886066B2 (ja) |
| KR (1) | KR0154347B1 (ja) |
| TW (1) | TW264562B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6632696B2 (en) | 1999-12-28 | 2003-10-14 | Nec Corporation | Manufacturing method of active matrix substrate plate and manufacturing method therefor |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883641B2 (ja) * | 1997-03-27 | 2007-02-21 | 株式会社半導体エネルギー研究所 | コンタクト構造およびアクティブマトリクス型表示装置 |
| JP4169896B2 (ja) * | 1999-06-23 | 2008-10-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタとその製造方法 |
| TWI338171B (en) * | 2005-05-02 | 2011-03-01 | Au Optronics Corp | Display device and wiring structure and method for forming the same |
| KR101512844B1 (ko) * | 2008-02-01 | 2015-04-21 | 삼성전자주식회사 | 항산화막용 조성물, 이를 이용한 항산화막 형성방법 및이로부터 제조된 전자부품용 기재 |
| KR101019048B1 (ko) * | 2008-11-20 | 2011-03-07 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조방법 |
| CN104779272B (zh) * | 2015-04-10 | 2016-04-06 | 京东方科技集团股份有限公司 | 薄膜晶体管和阵列基板及其制作方法、显示装置 |
| US11430666B2 (en) | 2019-12-31 | 2022-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06160905A (ja) * | 1992-11-26 | 1994-06-07 | Sanyo Electric Co Ltd | 液晶表示装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| US5219771A (en) * | 1988-07-30 | 1993-06-15 | Fuji Xerox Co., Ltd. | Method of producing a thin film transistor device |
| JP2653557B2 (ja) * | 1991-01-16 | 1997-09-17 | シャープ株式会社 | 電極配線基板 |
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
| US5384271A (en) * | 1993-10-04 | 1995-01-24 | General Electric Company | Method for reduction of off-current in thin film transistors |
-
1993
- 1993-11-16 JP JP31136593A patent/JP2886066B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-27 TW TW083108966A patent/TW264562B/zh not_active IP Right Cessation
- 1994-11-12 KR KR1019940029685A patent/KR0154347B1/ko not_active IP Right Cessation
- 1994-11-14 US US08/338,713 patent/US5573958A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06160905A (ja) * | 1992-11-26 | 1994-06-07 | Sanyo Electric Co Ltd | 液晶表示装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6632696B2 (en) | 1999-12-28 | 2003-10-14 | Nec Corporation | Manufacturing method of active matrix substrate plate and manufacturing method therefor |
| US6890783B2 (en) | 1999-12-28 | 2005-05-10 | Nec Lcd Technologies, Ltd. | Active matrix substrate plate and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154347B1 (ko) | 1998-12-01 |
| TW264562B (ja) | 1995-12-01 |
| JP2886066B2 (ja) | 1999-04-26 |
| US5573958A (en) | 1996-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2771820B2 (ja) | アクティブマトリクスパネル及びその製造方法 | |
| JP4180575B2 (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| US5334860A (en) | Panel having thin film element formed thereon | |
| US6537840B2 (en) | Manufacturing process of thin film transistor liquid crystal display with one mask | |
| US5990998A (en) | Active matrix liquid crystal display and related method | |
| KR101246789B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| JP2002246607A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| KR20020001603A (ko) | 박막 트랜지스터 및 다층막 구조물 및 이들의 제조 방법 | |
| JP2776378B2 (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| JP4731897B2 (ja) | 薄膜トランジスタ表示板とその製造方法 | |
| US20050041187A1 (en) | Thin film transistor array panel for liquid crystal display and method for manufacturing the same | |
| JPH08236775A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6559920B1 (en) | Liquid crystal display device and method of manufacturing the same | |
| JPH07147410A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR100997963B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR100897720B1 (ko) | 액정표시장치의 제조방법 | |
| KR100656910B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH01282522A (ja) | アクティブマトリックス回路基板とその製造方法及びそれを用いた画像表示装置 | |
| JP2943220B2 (ja) | 自己整合型薄膜トランジスタマトリクスの製造方法 | |
| KR101987800B1 (ko) | 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판 제조 방법 | |
| KR100848102B1 (ko) | 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100709707B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100848110B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090212 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090212 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090212 Year of fee payment: 10 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |