JPH07134158A - Ｃｍｏｓ半導体集積回路の出力バッファ回路 - Google Patents
Ｃｍｏｓ半導体集積回路の出力バッファ回路Info
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- JPH07134158A JPH07134158A JP5280795A JP28079593A JPH07134158A JP H07134158 A JPH07134158 A JP H07134158A JP 5280795 A JP5280795 A JP 5280795A JP 28079593 A JP28079593 A JP 28079593A JP H07134158 A JPH07134158 A JP H07134158A
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Abstract
(57)【要約】
【目的】 この発明の目的は、簡単な回路構成でかつ低
消費電力でテスト時の同時動作による誤動作を防止する
ことにある。 【構成】 この発明は、出力段において、ＶＤＤ側のＣ
ＭＯＳトランジスタ４と出力端子８との間に第１のトラ
ンスファゲート６を介在させ、ＧＮＤ側のＣＭＯＳトラ
ンジスタ５と出力端子８との間に第２のトランスファゲ
ート７を介在させ、第１のトランスファゲート６をテス
トモード信号の反転信号で駆動し、第２のトランスファ
ゲート７をその反転信号で駆動するようにして、テスト
モードでは第１のトランスファゲート６，７に電圧降下
を生じさせて出力振幅を制限するようにしたことを特徴
とする。
消費電力でテスト時の同時動作による誤動作を防止する
ことにある。 【構成】 この発明は、出力段において、ＶＤＤ側のＣ
ＭＯＳトランジスタ４と出力端子８との間に第１のトラ
ンスファゲート６を介在させ、ＧＮＤ側のＣＭＯＳトラ
ンジスタ５と出力端子８との間に第２のトランスファゲ
ート７を介在させ、第１のトランスファゲート６をテス
トモード信号の反転信号で駆動し、第２のトランスファ
ゲート７をその反転信号で駆動するようにして、テスト
モードでは第１のトランスファゲート６，７に電圧降下
を生じさせて出力振幅を制限するようにしたことを特徴
とする。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ半導体集積
回路によって形成される出力バッファ回路に関する。
回路によって形成される出力バッファ回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の良品、不良品
の選別を行うテスターのテストパターンは、テスター上
の制約によりテストパターン長に制限があるため、実際
の動作を圧縮するように作られている。但し、圧縮動作
を強いることから、実際の半導体集積回路の実動作では
起こらない動作が発生し、テスターによる選別時に誤動
作を起こすというおそれがあった。
の選別を行うテスターのテストパターンは、テスター上
の制約によりテストパターン長に制限があるため、実際
の動作を圧縮するように作られている。但し、圧縮動作
を強いることから、実際の半導体集積回路の実動作では
起こらない動作が発生し、テスターによる選別時に誤動
作を起こすというおそれがあった。
【０００３】特に、ＣＭＯＳ半導体集積回路内に多数の
出力バッファ回路が並列形成されている場合には、上述
したテスターによる選別時に、各出力バッファ回路の出
力が同時にハイレベルまたはローレベルに切り替わる同
時動作が発生し、電源の供給能力を越え、誤動作を生じ
るおそれがある。そこで、従来のＣＭＯＳ半導体集積回
路の出力バッファ回路には、同時動作による誤動作を防
止するための対策が施されている。
出力バッファ回路が並列形成されている場合には、上述
したテスターによる選別時に、各出力バッファ回路の出
力が同時にハイレベルまたはローレベルに切り替わる同
時動作が発生し、電源の供給能力を越え、誤動作を生じ
るおそれがある。そこで、従来のＣＭＯＳ半導体集積回
路の出力バッファ回路には、同時動作による誤動作を防
止するための対策が施されている。
【０００４】その対策方法として、設計段階から、ある
いは製造後に各出力バッファ回路にディレイゲートを加
えたりテスト回路を付加して、動作タイミングを論理的
にずらしておき、テスト時に同時動作しないようにする
方法と、電源供給能力を強化して同時動作制限数を緩和
する方法がある。
いは製造後に各出力バッファ回路にディレイゲートを加
えたりテスト回路を付加して、動作タイミングを論理的
にずらしておき、テスト時に同時動作しないようにする
方法と、電源供給能力を強化して同時動作制限数を緩和
する方法がある。
【０００５】尚、他の先行技術としては次に述べるもの
が知られている。
が知られている。
【０００６】特開平３−１２１６１７号公報（以下、先
行技術１と称する）には、外部端子からの信号により出
力バッファの駆動能力を変更することで、回路設計時に
は発見できなかった出力バッファの同時動作による電源
のゆらぎを防止するようした「ＣＭＯＳ集積回路」が開
示されている。
行技術１と称する）には、外部端子からの信号により出
力バッファの駆動能力を変更することで、回路設計時に
は発見できなかった出力バッファの同時動作による電源
のゆらぎを防止するようした「ＣＭＯＳ集積回路」が開
示されている。
【０００７】また、特開平２−１７９０２７号公報（以
下、先行技術２と称する）には、ＣＭＯＳインバータ回
路を用いたバッファ回路にこの出力インピーダンスを制
御する回路を付加し、複数のバッファ回路の同時動作を
検出しその出力インピーダンスを大きくすることで、Ｌ
ＳＩと外部負荷容量との間の大きい充電電流を抑制する
ようにした「出力バッファ回路」が開示されている。
下、先行技術２と称する）には、ＣＭＯＳインバータ回
路を用いたバッファ回路にこの出力インピーダンスを制
御する回路を付加し、複数のバッファ回路の同時動作を
検出しその出力インピーダンスを大きくすることで、Ｌ
ＳＩと外部負荷容量との間の大きい充電電流を抑制する
ようにした「出力バッファ回路」が開示されている。
【０００８】さらに、特開昭６２−２４９４４９号公報
（以下、先行技術３と称する）には、並列接続された複
数の出力回路セルの一つの遅延時間を他と異ならせて、
電源系の電位揺動によるノイズマージン不良を防止する
ようにした「半導体集積回路装置」が開示されている。
（以下、先行技術３と称する）には、並列接続された複
数の出力回路セルの一つの遅延時間を他と異ならせて、
電源系の電位揺動によるノイズマージン不良を防止する
ようにした「半導体集積回路装置」が開示されている。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のＣＭＯＳ半導体集積回路の出力バッファ回路では、
テスト時の圧縮動作によって発生する同時動作による誤
動作防止のための対策が施されているものの、回路規模
の拡大や消費電力の増大を伴うため、回路規模の小形
化、省電力化を望む集積回路の対策としてはあまり効果
的ではなかった。
来のＣＭＯＳ半導体集積回路の出力バッファ回路では、
テスト時の圧縮動作によって発生する同時動作による誤
動作防止のための対策が施されているものの、回路規模
の拡大や消費電力の増大を伴うため、回路規模の小形
化、省電力化を望む集積回路の対策としてはあまり効果
的ではなかった。
【００１０】この発明は上記の課題を解決するためにな
されたもので、簡単な回路構成でかつ低消費電力でテス
ト時の同時動作による誤動作を防止することのできるＣ
ＭＯＳ半導体集積回路の出力バッファ回路を提供するこ
とを目的とする。
されたもので、簡単な回路構成でかつ低消費電力でテス
ト時の同時動作による誤動作を防止することのできるＣ
ＭＯＳ半導体集積回路の出力バッファ回路を提供するこ
とを目的とする。
【００１１】先行技術１の発明は、評価オン、オフに応
じて駆動能力の異なる出力バッファを切替使用すること
で、複数の出力バッファ回路の同時動作時の誤動作を防
止するためのものであって、個々の出力バッファ回路に
２系統の出力バッファが必要であり、回路規模が拡大さ
れてしまい、本発明の目的に反する。また、先行技術２
の発明も同期動作検出回路等を必要とするので、先行技
術１と同様に回路規模が拡大されてしまう。さらに、先
行技術３の発明は、出力回路の並列数増大のために同時
動作を考慮して各出力回路セルの遅延時間を異なるよう
にしたものであって、テスト時の圧縮動作による同時動
作発生を考慮したものではなく、本願発明とは使用環境
が異なる。
じて駆動能力の異なる出力バッファを切替使用すること
で、複数の出力バッファ回路の同時動作時の誤動作を防
止するためのものであって、個々の出力バッファ回路に
２系統の出力バッファが必要であり、回路規模が拡大さ
れてしまい、本発明の目的に反する。また、先行技術２
の発明も同期動作検出回路等を必要とするので、先行技
術１と同様に回路規模が拡大されてしまう。さらに、先
行技術３の発明は、出力回路の並列数増大のために同時
動作を考慮して各出力回路セルの遅延時間を異なるよう
にしたものであって、テスト時の圧縮動作による同時動
作発生を考慮したものではなく、本願発明とは使用環境
が異なる。
【００１２】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、エンハンストメントトランジスタで構成
されるＣＭＯＳ半導体集積回路の出力バッファ回路にお
いて、制御電極に伝送信号が入力され、一方の被制御電
極が第１の基準電源ラインに接続される第１のＣＭＯＳ
トランジスタと、前記第１のＣＭＯＳトランジスタとは
逆特性で、制御電極が前記第１のＣＭＯＳトランジスタ
の制御電極に接続され、一方の被制御電極が第２の基準
電源ラインに接続され、他方の被制御電極が前記第１の
ＣＭＯＳトランジスタの他方の被制御電極に接続されて
入力インバータ回路の出力端とする第２のＣＭＯＳトラ
ンジスタと、前記第１のＣＭＯＳトランジスタとは同特
性で、制御電極が前記入力インバータ回路の出力端に接
続され、一方の被制御電極が第１の基準電源ラインに接
続される第３のＣＭＯＳトランジスタと、前記第３のＣ
ＭＯＳトランジスタとは逆特性で、制御電極が前記第３
のＣＭＯＳトランジスタの制御電極に接続され、一方の
被制御電極が第２の基準電源ラインに接続されて、前記
第３のＣＭＯＳトランジスタと共に出力インバータ回路
を構成する第４のＣＭＯＳトランジスタと、前記第３の
ＣＭＯＳトランジスタの他方の被制御電極と出力端子間
に接続される第１のトランスファゲートと、前記第４の
ＣＭＯＳトランジスタの他方の被制御電極と前記出力端
子間に接続される第２のトランスファゲートと、テスト
モードのオン時に前記第１及び第２のトランスファゲー
トに共に電圧降下を生じさせ、テストモードのオフ時に
前記第１及び第２のトランスファゲートを共に導通状態
にするテストモード制御手段とを具備して構成するよう
にした。
にこの発明は、エンハンストメントトランジスタで構成
されるＣＭＯＳ半導体集積回路の出力バッファ回路にお
いて、制御電極に伝送信号が入力され、一方の被制御電
極が第１の基準電源ラインに接続される第１のＣＭＯＳ
トランジスタと、前記第１のＣＭＯＳトランジスタとは
逆特性で、制御電極が前記第１のＣＭＯＳトランジスタ
の制御電極に接続され、一方の被制御電極が第２の基準
電源ラインに接続され、他方の被制御電極が前記第１の
ＣＭＯＳトランジスタの他方の被制御電極に接続されて
入力インバータ回路の出力端とする第２のＣＭＯＳトラ
ンジスタと、前記第１のＣＭＯＳトランジスタとは同特
性で、制御電極が前記入力インバータ回路の出力端に接
続され、一方の被制御電極が第１の基準電源ラインに接
続される第３のＣＭＯＳトランジスタと、前記第３のＣ
ＭＯＳトランジスタとは逆特性で、制御電極が前記第３
のＣＭＯＳトランジスタの制御電極に接続され、一方の
被制御電極が第２の基準電源ラインに接続されて、前記
第３のＣＭＯＳトランジスタと共に出力インバータ回路
を構成する第４のＣＭＯＳトランジスタと、前記第３の
ＣＭＯＳトランジスタの他方の被制御電極と出力端子間
に接続される第１のトランスファゲートと、前記第４の
ＣＭＯＳトランジスタの他方の被制御電極と前記出力端
子間に接続される第２のトランスファゲートと、テスト
モードのオン時に前記第１及び第２のトランスファゲー
トに共に電圧降下を生じさせ、テストモードのオフ時に
前記第１及び第２のトランスファゲートを共に導通状態
にするテストモード制御手段とを具備して構成するよう
にした。
【００１３】
【作用】上記構成によるＣＭＯＳ半導体集積回路の出力
バッファ回路では、出力インバータ回路を構成している
第３のＣＭＯＳトランジスタと出力端子との間、第４の
ＣＭＯＳトランジスタと出力端子との間にそれぞれ設け
られた第１、第２のトランスファゲートを、テストモー
ドオン時に共にオンして電圧降下を生じさせて出力振幅
を小さくするようにし、これによってＣＭＯＳ半導体集
積回路のテスター上での選別時に、並列して設けられた
複数の出力バッファ回路の同時動作制限数を緩和させて
いる。
バッファ回路では、出力インバータ回路を構成している
第３のＣＭＯＳトランジスタと出力端子との間、第４の
ＣＭＯＳトランジスタと出力端子との間にそれぞれ設け
られた第１、第２のトランスファゲートを、テストモー
ドオン時に共にオンして電圧降下を生じさせて出力振幅
を小さくするようにし、これによってＣＭＯＳ半導体集
積回路のテスター上での選別時に、並列して設けられた
複数の出力バッファ回路の同時動作制限数を緩和させて
いる。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１５】図１（ａ），（ｂ）はこの発明に係る出力
バッファ回路の構成を示すもので、（ａ）図において、
入力端子１はＰチャネルＭＯＳトランジスタ２及びＮチ
ャネルＭＯＳトランジスタ３の各ゲート電極に接続され
る。
バッファ回路の構成を示すもので、（ａ）図において、
入力端子１はＰチャネルＭＯＳトランジスタ２及びＮチ
ャネルＭＯＳトランジスタ３の各ゲート電極に接続され
る。
【００１６】上記ＰチャネルＭＯＳトランジスタ２及び
ＮチャネルＭＯＳトランジスタ３の各ドレイン電極は、
共にＰチャネルＭＯＳトランジスタ４及びＮチャネルＭ
ＯＳトランジスタ５の各ゲート電極に接続され、各ソー
ス電極はそれぞれＶＤＤ，ＧＮＤの電源ラインに接続さ
れる。
ＮチャネルＭＯＳトランジスタ３の各ドレイン電極は、
共にＰチャネルＭＯＳトランジスタ４及びＮチャネルＭ
ＯＳトランジスタ５の各ゲート電極に接続され、各ソー
ス電極はそれぞれＶＤＤ，ＧＮＤの電源ラインに接続さ
れる。
【００１７】上記ＰチャネルＭＯＳトランジスタ４のソ
ース電極はＶＤＤ電源ラインに接続され、ドレイン電極
は第１のトランスファゲート６の電流入力端に接続され
る。また、上記ＮチャネルＭＯＳトランジスタ５のドレ
イン電極は第２のトランスファゲート７の電流出力端に
接続され、ソース電極はＧＮＤ電源ラインに接続され
る。さらに、第１のトランスファゲート６の電流出力端
及び第２のトランスファゲート７の電流入力端は共に出
力端子８に接続される。
ース電極はＶＤＤ電源ラインに接続され、ドレイン電極
は第１のトランスファゲート６の電流入力端に接続され
る。また、上記ＮチャネルＭＯＳトランジスタ５のドレ
イン電極は第２のトランスファゲート７の電流出力端に
接続され、ソース電極はＧＮＤ電源ラインに接続され
る。さらに、第１のトランスファゲート６の電流出力端
及び第２のトランスファゲート７の電流入力端は共に出
力端子８に接続される。
【００１８】すなわち、上記の出力バッファ回路は、ト
ランジスタ２と３、トランジスタ４と５でそれぞれＣＭ
ＯＳインバータ回路を構成し、直列接続によって出力バ
ッファ機能を果たす。
ランジスタ２と３、トランジスタ４と５でそれぞれＣＭ
ＯＳインバータ回路を構成し、直列接続によって出力バ
ッファ機能を果たす。
【００１９】また、（ｂ）図において、テストモード入
力端子９は第１のＣＭＯＳインバータ回路１０の入力端
に接続され、その出力端（φ−（−は反転を表す）を出
力）は第１のトランスファゲート６のゲート電極に接続
される。さらに、インバータ回路１０の出力端は第２の
ＣＭＯＳインバータ回路１１の入力端に接続され、その
出力端（φを出力）は第２のトランスファゲート７のゲ
ート電極に接続される。
力端子９は第１のＣＭＯＳインバータ回路１０の入力端
に接続され、その出力端（φ−（−は反転を表す）を出
力）は第１のトランスファゲート６のゲート電極に接続
される。さらに、インバータ回路１０の出力端は第２の
ＣＭＯＳインバータ回路１１の入力端に接続され、その
出力端（φを出力）は第２のトランスファゲート７のゲ
ート電極に接続される。
【００２０】上記構成において、以下、図２及び図３を
参照してその動作を説明する。
参照してその動作を説明する。
【００２１】まず、通常の動作状態では、入力端子１に
与えられた信号は一対のトランジスタ２，３によってＧ
ＮＤ〜ＶＤＤ間で反転増幅され、さらにトランジスタ
４，５によってＧＮＤ〜ＶＤＤ間で反転出力される。
与えられた信号は一対のトランジスタ２，３によってＧ
ＮＤ〜ＶＤＤ間で反転増幅され、さらにトランジスタ
４，５によってＧＮＤ〜ＶＤＤ間で反転出力される。
【００２２】ここで、テストモード入力端子９にローレ
ベルのテストモード信号を入力し、テストモードをオン
にしたとする。このとき、第１のＣＭＯＳインバータ回
路１０の出力φ−はハイレベル、第２のＣＭＯＳインバ
ータ回路１１の出力φはローレベルとなる。よって、第
１のトランスファゲート６のＮチャネル側がオン、Ｐチ
ャネル側がオフになり、第２のトランスファゲート７の
Ｎチャネル側がオフ、Ｐチャネル側がオンになる。
ベルのテストモード信号を入力し、テストモードをオン
にしたとする。このとき、第１のＣＭＯＳインバータ回
路１０の出力φ−はハイレベル、第２のＣＭＯＳインバ
ータ回路１１の出力φはローレベルとなる。よって、第
１のトランスファゲート６のＮチャネル側がオン、Ｐチ
ャネル側がオフになり、第２のトランスファゲート７の
Ｎチャネル側がオフ、Ｐチャネル側がオンになる。
【００２３】この結果、トランスファゲート６，７には
電圧降下Ｖｔ（＝しきい値電圧）が生じる。したがっ
て、出力端子８の電圧は、図２に示すように、ＧＮＤ＋
Ｖｔ〜ＶＤＤ−Ｖｔの間で変化する。
電圧降下Ｖｔ（＝しきい値電圧）が生じる。したがっ
て、出力端子８の電圧は、図２に示すように、ＧＮＤ＋
Ｖｔ〜ＶＤＤ−Ｖｔの間で変化する。
【００２４】次に、テストモード入力端子９にハイレベ
ルのテストモード信号を入力し、テストモードをオフに
したとする。このとき、第１のＣＭＯＳインバータ回路
１０の出力φ−はローレベル、第２のＣＭＯＳインバー
タ回路１１の出力φはハイレベルとなる。よって、第１
のトランスファゲート６のＮチャネル側がオフ、Ｐチャ
ネル側がオンになり、第２のトランスファゲート７のＮ
チャネル側がオン、Ｐチャネル側がオフになる。
ルのテストモード信号を入力し、テストモードをオフに
したとする。このとき、第１のＣＭＯＳインバータ回路
１０の出力φ−はローレベル、第２のＣＭＯＳインバー
タ回路１１の出力φはハイレベルとなる。よって、第１
のトランスファゲート６のＮチャネル側がオフ、Ｐチャ
ネル側がオンになり、第２のトランスファゲート７のＮ
チャネル側がオン、Ｐチャネル側がオフになる。
【００２５】この結果、トランスファゲート６，７の入
出力端は導通状態となる。このため、出力端子８の電圧
は、図３に示すようにＧＮＤ〜ＶＤＤの間で変化する。
出力端は導通状態となる。このため、出力端子８の電圧
は、図３に示すようにＧＮＤ〜ＶＤＤの間で変化する。
【００２６】このように、上記構成による出力バッファ
回路では、テストモードがオフのときは、出力端子８の
電圧がＧＮＤ〜ＶＤＤの間で変化するが、テストモード
がオンのときはＰチャネルＭＯＳトランジスタ４、Ｎチ
ャネルＭＯＳトランジスタ５のドレイン電極にそれぞれ
接続されたトランスファゲート６，７により電圧降下Ｖ
ｔが生じ、出力端子８の電圧がＧＮＤ＋Ｖｔ〜ＶＤＤ−
Ｖｔの間で変化するので、振幅が小さくなる。
回路では、テストモードがオフのときは、出力端子８の
電圧がＧＮＤ〜ＶＤＤの間で変化するが、テストモード
がオンのときはＰチャネルＭＯＳトランジスタ４、Ｎチ
ャネルＭＯＳトランジスタ５のドレイン電極にそれぞれ
接続されたトランスファゲート６，７により電圧降下Ｖ
ｔが生じ、出力端子８の電圧がＧＮＤ＋Ｖｔ〜ＶＤＤ−
Ｖｔの間で変化するので、振幅が小さくなる。
【００２７】したがって、テスター上での選別時にテス
トモードをオンしたとき、出力端子８に流れる電流が小
さくなるので、同時動作の制限数を緩和することがで
き、これによって同時動作による誤動作を防止すること
ができる。この場合、全回路がＣＭＯＳ回路にて形成さ
れ、テストモード時の出力振幅を小さくすることから、
回路規模は極めて小さく、その低消費電力で実現でき
る。
トモードをオンしたとき、出力端子８に流れる電流が小
さくなるので、同時動作の制限数を緩和することがで
き、これによって同時動作による誤動作を防止すること
ができる。この場合、全回路がＣＭＯＳ回路にて形成さ
れ、テストモード時の出力振幅を小さくすることから、
回路規模は極めて小さく、その低消費電力で実現でき
る。
【００２８】尚、この発明は上記実施例に限定されるも
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、簡
単な回路構成でかつ低消費電力でテスト時の同時動作に
よる誤動作を防止することのできるＣＭＯＳ半導体集積
回路の出力バッファ回路を提供することができる。
単な回路構成でかつ低消費電力でテスト時の同時動作に
よる誤動作を防止することのできるＣＭＯＳ半導体集積
回路の出力バッファ回路を提供することができる。
【図１】この発明の一実施例によるＣＭＯＳ半導体集積
回路の出力バッファ回路の構成を示すブロック回路図で
ある。
回路の出力バッファ回路の構成を示すブロック回路図で
ある。
【図２】同実施例でテストモードをオンしたときの出力
電圧の振幅波形を示す波形図である。
電圧の振幅波形を示す波形図である。
【図３】同実施例でテストモードをオフしたときの出力
電圧の振幅波形を示す波形図である。
電圧の振幅波形を示す波形図である。
１ 入力端子 ２ ＰチャネルＭＯＳトランジスタ ３ ＮチャネルＭＯＳトランジスタ ４ ＰチャネルＭＯＳトランジスタ ５ ＮチャネルＭＯＳトランジスタ ６ 第１のトランスファゲート ７ 第２のトランスファゲート ８ 出力端子 ９ テストモード入力端子 １０ 第１のＣＭＯＳインバータ回路 １１ 第２のＣＭＯＳインバータ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (4)
- 【請求項１】 エンハンストメントトランジスタで構成
されるＣＭＯＳ半導体集積回路の出力バッファ回路にお
いて、 制御電極に伝送信号が入力され、一方の被制御電極が第
１の基準電源ラインに接続される第１のＣＭＯＳトラン
ジスタと、 前記第１のＣＭＯＳトランジスタとは逆特性で、制御電
極が前記第１のＣＭＯＳトランジスタの制御電極に接続
され、一方の被制御電極が第２の基準電源ラインに接続
され、他方の被制御電極が前記第１のＣＭＯＳトランジ
スタの他方の被制御電極に接続されて入力インバータ回
路の出力端とする第２のＣＭＯＳトランジスタと、 前記第１のＣＭＯＳトランジスタとは同特性で、制御電
極が前記入力インバータ回路の出力端に接続され、一方
の被制御電極が第１の基準電源ラインに接続される第３
のＣＭＯＳトランジスタと、 前記第３のＣＭＯＳトランジスタとは逆特性で、制御電
極が前記第３のＣＭＯＳトランジスタの制御電極に接続
され、一方の被制御電極が第２の基準電源ラインに接続
されて、前記第３のＣＭＯＳトランジスタと共に出力イ
ンバータ回路を構成する第４のＣＭＯＳトランジスタ
と、 前記第３のＣＭＯＳトランジスタの他方の被制御電極と
出力端子間に接続される第１のトランスファゲートと、 前記第４のＣＭＯＳトランジスタの他方の被制御電極と
前記出力端子間に接続される第２のトランスファゲート
と、 テストモードのオン時に前記第１及び第２のトランスフ
ァゲートに共に電圧降下を生じさせ、テストモードのオ
フ時に前記第１及び第２のトランスファゲートを共に導
通状態にするテストモード制御手段とを具備したことを
特徴とするＣＭＯＳ半導体集積回路の出力バッファ回
路。 - 【請求項２】 前記第１及び第３のＣＭＯＳトランジス
タはＰチャネル型であり、 前記第２及び第４のＣＭＯＳトランジスタはＮチャネル
型であり、 前記テストモード制御手段は、テストモード入力端子に
第１、第２のインバータ回路を直列に接続し、第１のイ
ンバータ回路の出力端を前記第１のトランスファゲート
の制御電極に接続し、第２のインバータ回路の出力端を
前記第２のトランスファゲートの制御電極に接続するよ
うにしたことを特徴とする請求項１記載のＣＭＯＳ半導
体集積回路の出力バッファ回路。 - 【請求項３】 前記第１、第２のインバータ回路はＣＭ
ＯＳ半導体で形成されることを特徴とする請求項２記載
のＣＭＯＳ半導体集積回路の出力バッファ回路。 - 【請求項４】 前記テストモード制御手段は、 前記第１のトランスファゲートの制御電極を、テストモ
ードがオンのときＮチャネル側がオン、Ｐチャネル側が
オフに、またテストモードがオフのときＮチャネル側が
オフ、Ｐチャネル側がオンになるようにテストモード入
力端子に接続し、 前記第２のトランスファゲートの制御電極を、テストモ
ードがオンのときＮチャネル側がオフ、Ｐチャネル側が
オンに、またテストモードがオフのときにＮチャネル側
がオン、Ｐチャネル側がオフになるようにテストモード
入力端子に接続するようにしたことを特徴とする請求項
１記載のＣＭＯＳ半導体集積回路の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280795A JPH07134158A (ja) | 1993-11-10 | 1993-11-10 | Ｃｍｏｓ半導体集積回路の出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280795A JPH07134158A (ja) | 1993-11-10 | 1993-11-10 | Ｃｍｏｓ半導体集積回路の出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134158A true JPH07134158A (ja) | 1995-05-23 |
Family
ID=17630077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280795A Withdrawn JPH07134158A (ja) | 1993-11-10 | 1993-11-10 | Ｃｍｏｓ半導体集積回路の出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07134158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453885B1 (ko) * | 1997-08-06 | 2005-01-17 | 삼성전자주식회사 | 칩 테스트를 위한 전압강하회로 |
| JP2005304025A (ja) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | 集積回路装置、高速出力回路、高速入力回路、及び入出力信号のスイング幅の変更方法 |
| CN113454475A (zh) * | 2019-02-15 | 2021-09-28 | 西门子股份公司 | 用于自动检验开关器件的方法和设备 |
-
1993
- 1993-11-10 JP JP5280795A patent/JPH07134158A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453885B1 (ko) * | 1997-08-06 | 2005-01-17 | 삼성전자주식회사 | 칩 테스트를 위한 전압강하회로 |
| JP2005304025A (ja) * | 2004-04-06 | 2005-10-27 | Samsung Electronics Co Ltd | 集積回路装置、高速出力回路、高速入力回路、及び入出力信号のスイング幅の変更方法 |
| CN113454475A (zh) * | 2019-02-15 | 2021-09-28 | 西门子股份公司 | 用于自动检验开关器件的方法和设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |