JPH07111299A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPH07111299A JPH07111299A JP5257106A JP25710693A JPH07111299A JP H07111299 A JPH07111299 A JP H07111299A JP 5257106 A JP5257106 A JP 5257106A JP 25710693 A JP25710693 A JP 25710693A JP H07111299 A JPH07111299 A JP H07111299A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- sealing layer
- circuit chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 103
- 238000007789 sealing Methods 0.000 claims abstract description 55
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 abstract description 8
- 230000008901 benefit Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 239000012774 insulation material Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 44
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 230000006698 induction Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 小型化や開発の容易性等の利点を損なうこと
なく誤動作を生じない混成集積回路を提供することにあ
り、また、ボンディングワイヤの状態を、それを固定し
た後で目視検査することができる混成集積回路を提供す
ることにある。 【構成】 複数の接続端子を有する配線パターンを備え
た回路基板と、その上に固定される複数の半導体集積回
路チップと、これら半導体集積回路チップと接続端子と
の間を電気的に接続するボンディングワイヤとを具備す
る混成集積回路において、各半導体集積回路チップとそ
れに接続されるボンディングワイヤ及び接続端子とを絶
縁性材料からなる第一の封止層で覆うと共に、これら複
数の半導体集積回路チップの内少なくとも一つの半導体
集積回路チップについてはその第一の封止層を更に導電
性材料からなる第二の封止層で被覆し、この第二の封止
層を回路基板の接地導体に接続する混成集積回路であ
る。
なく誤動作を生じない混成集積回路を提供することにあ
り、また、ボンディングワイヤの状態を、それを固定し
た後で目視検査することができる混成集積回路を提供す
ることにある。 【構成】 複数の接続端子を有する配線パターンを備え
た回路基板と、その上に固定される複数の半導体集積回
路チップと、これら半導体集積回路チップと接続端子と
の間を電気的に接続するボンディングワイヤとを具備す
る混成集積回路において、各半導体集積回路チップとそ
れに接続されるボンディングワイヤ及び接続端子とを絶
縁性材料からなる第一の封止層で覆うと共に、これら複
数の半導体集積回路チップの内少なくとも一つの半導体
集積回路チップについてはその第一の封止層を更に導電
性材料からなる第二の封止層で被覆し、この第二の封止
層を回路基板の接地導体に接続する混成集積回路であ
る。
Description
【0001】
【産業上の利用分野】本発明は、回路基板上に複数の半
導体集積回路チップ等を固定してなる混成集積回路に係
り、詳しくは、複数の接続端子を有する配線パターンを
備えた回路基板と、その上に固定される複数の半導体集
積回路チップと、これら半導体集積回路チップと接続端
子との間を電気的に接続するボンディングワイヤとを具
備する混成集積回路の改良に関する。
導体集積回路チップ等を固定してなる混成集積回路に係
り、詳しくは、複数の接続端子を有する配線パターンを
備えた回路基板と、その上に固定される複数の半導体集
積回路チップと、これら半導体集積回路チップと接続端
子との間を電気的に接続するボンディングワイヤとを具
備する混成集積回路の改良に関する。
【0002】
【従来の技術】混成集積回路は、複数の接続端子を有す
る配線パターンを備えた回路基板上に、複数の半導体集
積回路チップと、これら半導体集積回路チップと接続端
子との間を電気的に接続するボンディングワイヤとを配
設し、更に、半導体集積回路チップの表面やボンディン
グワイヤの接続を保護する等のため、例えば特開昭59
−200442号公報に開示されているゲル状シリコー
ン樹脂とゴム状シリコーン樹脂とにより、半導体集積回
路チップやボンディングワイヤを被覆封止して形成され
る。
る配線パターンを備えた回路基板上に、複数の半導体集
積回路チップと、これら半導体集積回路チップと接続端
子との間を電気的に接続するボンディングワイヤとを配
設し、更に、半導体集積回路チップの表面やボンディン
グワイヤの接続を保護する等のため、例えば特開昭59
−200442号公報に開示されているゲル状シリコー
ン樹脂とゴム状シリコーン樹脂とにより、半導体集積回
路チップやボンディングワイヤを被覆封止して形成され
る。
【0003】その為、混成集積回路は、半導体集積回路
チップを一つずつ回路基板上に搭載し、それをプリント
基板等の上に配置するのに比べ大幅に小型化が可能であ
り、それだけ半導体集積回路チップ間の容量ひいては信
号の遅延をする少なくすることができる。また、複合し
た機能を有する一つの大きい半導体集積回路チップを開
発するのではなく、それぞれの機能ごとに半導体集積回
路チップを開発し、また、場合によっては既存の半導体
集積回路チップを使用するので、開発が容易であり、そ
れだけ開発期間を短縮することができる。
チップを一つずつ回路基板上に搭載し、それをプリント
基板等の上に配置するのに比べ大幅に小型化が可能であ
り、それだけ半導体集積回路チップ間の容量ひいては信
号の遅延をする少なくすることができる。また、複合し
た機能を有する一つの大きい半導体集積回路チップを開
発するのではなく、それぞれの機能ごとに半導体集積回
路チップを開発し、また、場合によっては既存の半導体
集積回路チップを使用するので、開発が容易であり、そ
れだけ開発期間を短縮することができる。
【0004】しかしながら、回路基板上に複数の半導体
集積回路チップを近接に配置してそれらの搭載密度を向
上させた場合、隣合う半導体集積回路チップ間にノイズ
や静電誘導等が発生し、半導体集積回路チップが誤動作
する事があった。
集積回路チップを近接に配置してそれらの搭載密度を向
上させた場合、隣合う半導体集積回路チップ間にノイズ
や静電誘導等が発生し、半導体集積回路チップが誤動作
する事があった。
【0005】そこで、そのような複数の半導体集積回路
チップ間のノイズや静電誘導等の発生を防止するものと
して、特開昭56−70656号公報の半導体集積回路
チップや特開昭60−148158号公報の混成集積回
路が開示されている。
チップ間のノイズや静電誘導等の発生を防止するものと
して、特開昭56−70656号公報の半導体集積回路
チップや特開昭60−148158号公報の混成集積回
路が開示されている。
【0006】特開昭56−70656号公報には、金属
配線層上にパシベーション膜及び遮へい膜を配置し、こ
れにより静電気の帯電を防止し高い遮へい効果が得られ
る半導体集積回路チップ(半導体集積回路装置)が開示
されている。
配線層上にパシベーション膜及び遮へい膜を配置し、こ
れにより静電気の帯電を防止し高い遮へい効果が得られ
る半導体集積回路チップ(半導体集積回路装置)が開示
されている。
【0007】しかしながら、この半導体集積回路チップ
を形成するためには、パシベーション膜の上に遮へい膜
を配置するための装置が必要であり、また、この半導体
集積回路チップを形成する工程はパシベーション膜のみ
を有する半導体集積回路チップのものと異なり複雑であ
る。更に、遮へい効果を半導体集積回路チップ自体に持
たせるため、遮へいが必要な半導体集積回路チップは全
て新たに形成しなければならず、混成集積回路に使用で
きる半導体集積回路チップの選択の幅が狭くなってしま
い、開発が容易でそれだけ開発期間を短縮することがで
きるという混成集積回路の利点を損なうことになってし
まう。
を形成するためには、パシベーション膜の上に遮へい膜
を配置するための装置が必要であり、また、この半導体
集積回路チップを形成する工程はパシベーション膜のみ
を有する半導体集積回路チップのものと異なり複雑であ
る。更に、遮へい効果を半導体集積回路チップ自体に持
たせるため、遮へいが必要な半導体集積回路チップは全
て新たに形成しなければならず、混成集積回路に使用で
きる半導体集積回路チップの選択の幅が狭くなってしま
い、開発が容易でそれだけ開発期間を短縮することがで
きるという混成集積回路の利点を損なうことになってし
まう。
【0008】特開昭60−148158号公報には、回
路基板上に複数の半導体集積回路チップを搭載し、少な
くとも一つの半導体集積回路チップの周囲に導体ランド
を設け、前記半導体集積回路チップの上を覆う金属キャ
ップを取り付け、複数の半導体集積回路チップ間のノイ
ズ等を防止する混成集積回路が開示されている。
路基板上に複数の半導体集積回路チップを搭載し、少な
くとも一つの半導体集積回路チップの周囲に導体ランド
を設け、前記半導体集積回路チップの上を覆う金属キャ
ップを取り付け、複数の半導体集積回路チップ間のノイ
ズ等を防止する混成集積回路が開示されている。
【0009】しかしながら、この方法では、むき出しの
ボンディングワイヤと金属キャップとの接触を防止する
ために、金属キャップを余裕を持った大きさに形成する
と共に精度良く位置決めして固定する必要があり、半導
体集積回路チップの搭載密度を上げることができず、ま
た、金属キャップの位置決めをするため製造工程が複雑
になる。また、金属からなる金属キャップは不透明であ
るから、ボンディングワイヤの状態を目視検査すること
ができない。その為、小型でそれだけ半導体集積回路チ
ップ間の容量を少なくすることができるという混成集積
回路の利点を損なうことになってしまう。
ボンディングワイヤと金属キャップとの接触を防止する
ために、金属キャップを余裕を持った大きさに形成する
と共に精度良く位置決めして固定する必要があり、半導
体集積回路チップの搭載密度を上げることができず、ま
た、金属キャップの位置決めをするため製造工程が複雑
になる。また、金属からなる金属キャップは不透明であ
るから、ボンディングワイヤの状態を目視検査すること
ができない。その為、小型でそれだけ半導体集積回路チ
ップ間の容量を少なくすることができるという混成集積
回路の利点を損なうことになってしまう。
【0010】
【発明が解決しようとする課題】そこで、本発明者ら
は、このような従来の混成集積回路における問題点に鑑
み、既存の半導体集積回路チップをそのまま搭載でき、
隣合う複数の半導体集積回路チップの間を近接に配置し
て小型化でき、しかも、ノイズや静電誘導等により誤動
作しない混成集積回路を開発すべく鋭意研究を重ねた結
果、回路基板の上に複数の半導体集積回路チップとボン
ディングワイヤとを配設する混成集積回路において、各
半導体集積回路チップ等を絶縁性材料からなる第一の封
止層で覆い、更にこの第一の封止層を導電性材料からな
る第二の封止層で被覆することで解決できることを見出
し、本発明を完成した。
は、このような従来の混成集積回路における問題点に鑑
み、既存の半導体集積回路チップをそのまま搭載でき、
隣合う複数の半導体集積回路チップの間を近接に配置し
て小型化でき、しかも、ノイズや静電誘導等により誤動
作しない混成集積回路を開発すべく鋭意研究を重ねた結
果、回路基板の上に複数の半導体集積回路チップとボン
ディングワイヤとを配設する混成集積回路において、各
半導体集積回路チップ等を絶縁性材料からなる第一の封
止層で覆い、更にこの第一の封止層を導電性材料からな
る第二の封止層で被覆することで解決できることを見出
し、本発明を完成した。
【0011】従って、本発明の目的は、開発の容易性や
小型化等の利点を損なうことなく誤動作を生じない混成
集積回路を提供することにある。また、ボンディングワ
イヤの状態を、それを固定した後で目視検査することが
できる混成集積回路を提供することにある。
小型化等の利点を損なうことなく誤動作を生じない混成
集積回路を提供することにある。また、ボンディングワ
イヤの状態を、それを固定した後で目視検査することが
できる混成集積回路を提供することにある。
【0012】
【課題を解決するための手段】すなわち、本発明は、複
数の接続端子を有する配線パターンを備えた回路基板
と、その上に固定される複数の半導体集積回路チップ
と、これら半導体集積回路チップと接続端子との間を電
気的に接続するボンディングワイヤとを具備する混成集
積回路において、各半導体集積回路チップとそれに接続
されるボンディングワイヤ及び接続端子とを絶縁性材料
からなる第一の封止層で覆うと共に、これら複数の半導
体集積回路チップの内少なくとも一つの半導体集積回路
チップについてはその第一の封止層を更に導電性材料か
らなる第二の封止層で被覆し、この第二の封止層を回路
基板の接地導体に接続する混成集積回路である。
数の接続端子を有する配線パターンを備えた回路基板
と、その上に固定される複数の半導体集積回路チップ
と、これら半導体集積回路チップと接続端子との間を電
気的に接続するボンディングワイヤとを具備する混成集
積回路において、各半導体集積回路チップとそれに接続
されるボンディングワイヤ及び接続端子とを絶縁性材料
からなる第一の封止層で覆うと共に、これら複数の半導
体集積回路チップの内少なくとも一つの半導体集積回路
チップについてはその第一の封止層を更に導電性材料か
らなる第二の封止層で被覆し、この第二の封止層を回路
基板の接地導体に接続する混成集積回路である。
【0013】本発明において、回路基板は、その上に積
層される複数の半導体集積回路チップを支持し、それら
複数の半導体集積回路チップの間又は半導体集積回路チ
ップと外部とを電気的に接続するための複数の接続端子
を有する配線パターンと、第二の封止層を接地するため
の接地導体とを備えていればよい。
層される複数の半導体集積回路チップを支持し、それら
複数の半導体集積回路チップの間又は半導体集積回路チ
ップと外部とを電気的に接続するための複数の接続端子
を有する配線パターンと、第二の封止層を接地するため
の接地導体とを備えていればよい。
【0014】回路基板上に固定される半導体集積回路チ
ップは、それぞれ固有の機能実現する電気回路を内部に
有し、それが既存のものであっても、パシベーション膜
及び遮へい膜を有するものであってもよい。
ップは、それぞれ固有の機能実現する電気回路を内部に
有し、それが既存のものであっても、パシベーション膜
及び遮へい膜を有するものであってもよい。
【0015】ボンディングワイヤは、半導体集積回路チ
ップの内部回路と回路基板の接続端子との間を電気的に
接続するものであり、通常用いられているものを使用で
きる。
ップの内部回路と回路基板の接続端子との間を電気的に
接続するものであり、通常用いられているものを使用で
きる。
【0016】第一の封止層は、シリコン系の樹脂やエポ
キシ系の樹脂等の絶縁性材料からなり、半導体集積回路
チップとそれに接続されるボンディングワイヤ及び接続
端子とを覆うものである。また、第一の封止層を形成す
るための材料として透明又は半透明の材料を使用すれ
ば、第一の封止層を形成した後に外観を検査してボンデ
ィングワイヤの不良を発見でき、歩留りを向上させるこ
とができる。しかも、この第一の封止層を設けた段階で
混成集積回路の機能等の検査を行い不良チップの発見を
すれば、容易にその半導体集積回路チップの交換を行う
ことができるので、更に歩留りを向上させることができ
る。
キシ系の樹脂等の絶縁性材料からなり、半導体集積回路
チップとそれに接続されるボンディングワイヤ及び接続
端子とを覆うものである。また、第一の封止層を形成す
るための材料として透明又は半透明の材料を使用すれ
ば、第一の封止層を形成した後に外観を検査してボンデ
ィングワイヤの不良を発見でき、歩留りを向上させるこ
とができる。しかも、この第一の封止層を設けた段階で
混成集積回路の機能等の検査を行い不良チップの発見を
すれば、容易にその半導体集積回路チップの交換を行う
ことができるので、更に歩留りを向上させることができ
る。
【0017】第二の封止層は、互いに隣接して配置され
る複数の半導体集積回路チップの内にノイズ等を発生す
るもの及びそのノイズ等より誤動作するものがある場
合、それらの間を遮蔽するために少なくともその一方に
設けられ、その為、当該半導体集積回路チップの第一の
封止層を被覆し、回路基板の接地導体に接続されるよう
に銅ペースト等の導電性材料を形成する。なお、銅ペー
ストは高いので必要な半導体集積回路チップのみを被覆
するようにすると安価に形成することができる。また、
この第二の封止層は、第一の封止層を形成してあるので
ボンディングワイヤ等は覆われており、また、ボンディ
ングワイヤは固定されているので高い位置決め精度を必
要としないので、滴下法や印刷等の簡単な方法で形成す
ることができる。
る複数の半導体集積回路チップの内にノイズ等を発生す
るもの及びそのノイズ等より誤動作するものがある場
合、それらの間を遮蔽するために少なくともその一方に
設けられ、その為、当該半導体集積回路チップの第一の
封止層を被覆し、回路基板の接地導体に接続されるよう
に銅ペースト等の導電性材料を形成する。なお、銅ペー
ストは高いので必要な半導体集積回路チップのみを被覆
するようにすると安価に形成することができる。また、
この第二の封止層は、第一の封止層を形成してあるので
ボンディングワイヤ等は覆われており、また、ボンディ
ングワイヤは固定されているので高い位置決め精度を必
要としないので、滴下法や印刷等の簡単な方法で形成す
ることができる。
【0018】なお、接地導体を半導体集積回路チップの
周りを囲うように形成し、第二の封止層が当該半導体集
積回路チップの周り全体において前記接地導体に接続す
るように形成すれば、当該半導体集積回路チップと他の
半導体集積回路チップとの間を効果的に遮蔽でき、その
効果を十分に発揮することができる。更に、半導体集積
回路チップの下の回路基板内に導体層と、前記導体層と
接地導体と接続し当該半導体集積回路チップの周りを囲
う層間接続電極とを形成し、半導体集積回路チップの下
面を遮蔽すれば、回路基板を介して当該半導体集積回路
チップに到達するノイズ等を防止することができる。
周りを囲うように形成し、第二の封止層が当該半導体集
積回路チップの周り全体において前記接地導体に接続す
るように形成すれば、当該半導体集積回路チップと他の
半導体集積回路チップとの間を効果的に遮蔽でき、その
効果を十分に発揮することができる。更に、半導体集積
回路チップの下の回路基板内に導体層と、前記導体層と
接地導体と接続し当該半導体集積回路チップの周りを囲
う層間接続電極とを形成し、半導体集積回路チップの下
面を遮蔽すれば、回路基板を介して当該半導体集積回路
チップに到達するノイズ等を防止することができる。
【0019】
【作用】本発明においては、半導体集積回路チップを被
覆するように第一の封止層を設け、更に、その第一の封
止層を被覆するように導電性材料からなる第二の封止層
を形成したため、半導体集積回路チップ自体に何ら格別
の処理をすることなく、当該半導体集積回路チップとそ
の他の半導体集積回路チップとの間を遮蔽することがで
きる。その為、既存の半導体集積回路チップをそのまま
搭載して混成集積回路を形成することができ、使用でき
る半導体集積回路チップの選択の幅は変わらない。
覆するように第一の封止層を設け、更に、その第一の封
止層を被覆するように導電性材料からなる第二の封止層
を形成したため、半導体集積回路チップ自体に何ら格別
の処理をすることなく、当該半導体集積回路チップとそ
の他の半導体集積回路チップとの間を遮蔽することがで
きる。その為、既存の半導体集積回路チップをそのまま
搭載して混成集積回路を形成することができ、使用でき
る半導体集積回路チップの選択の幅は変わらない。
【0020】半導体集積回路チップの上に第二の封止層
を被覆形成する前に、第一の封止層により各半導体集積
回路チップやボンディングワイヤ等を被覆固定したた
め、第二の封止層とボンディングワイヤ等との間にそれ
らの間の接触を防止するための隙間を設ける必要が無い
ので、隣合う複数の半導体集積回路チップの間を格別に
空ける必要がない。
を被覆形成する前に、第一の封止層により各半導体集積
回路チップやボンディングワイヤ等を被覆固定したた
め、第二の封止層とボンディングワイヤ等との間にそれ
らの間の接触を防止するための隙間を設ける必要が無い
ので、隣合う複数の半導体集積回路チップの間を格別に
空ける必要がない。
【0021】導電制材料からなる第二の封止層で必要な
半導体集積回路チップを被覆したため、当該半導体集積
回路チップは、外部にノイズを出さず、また、他の半導
体集積回路チップのノイズ等による誤動作を生じない。
また、当該半導体集積回路チップの周りを囲う接地導体
とその全体に接続されている第二の封止層とにより、導
電性材料で隙間なく当該半導体集積回路チップを包むこ
とができる。
半導体集積回路チップを被覆したため、当該半導体集積
回路チップは、外部にノイズを出さず、また、他の半導
体集積回路チップのノイズ等による誤動作を生じない。
また、当該半導体集積回路チップの周りを囲う接地導体
とその全体に接続されている第二の封止層とにより、導
電性材料で隙間なく当該半導体集積回路チップを包むこ
とができる。
【0022】なお、第二の封止層は、半導体集積回路チ
ップから混成集積回路の外部へのノイズ等の放出も防ぐ
ので、混成集積回路を搭載するシステムのノイズ低減対
策にも有効である。
ップから混成集積回路の外部へのノイズ等の放出も防ぐ
ので、混成集積回路を搭載するシステムのノイズ低減対
策にも有効である。
【0023】
【実施例】以下、添付図面を参照しながら、本発明の実
施例を説明する。
施例を説明する。
【0024】図1には、本発明の実施例に係る混成集積
回路が示されている。この混成集積回路は、複数の接続
端子7を有する配線パターンとパワー用半導体集積回路
チップ1aの周りを囲う接地導体5とが形成された回路
基板2上に、パワー用半導体集積回路チップ1aとコン
トロール用半導体集積回路チップ1bとを固着し、ボン
ディングワイヤ6でそれぞれの半導体集積回路チップ1
a,1bと前記配線パターンの接続端子7とを接続し、
それぞれの半導体集積回路チップ1a,1bの上には第
一の封止層3a,3bを形成し、更に、パワー用半導体
集積回路チップ1aの第一の封止層3aの上には、その
周り全体において前記接地導体5に接続するように導電
性の第二の封止層4を形成してなる。
回路が示されている。この混成集積回路は、複数の接続
端子7を有する配線パターンとパワー用半導体集積回路
チップ1aの周りを囲う接地導体5とが形成された回路
基板2上に、パワー用半導体集積回路チップ1aとコン
トロール用半導体集積回路チップ1bとを固着し、ボン
ディングワイヤ6でそれぞれの半導体集積回路チップ1
a,1bと前記配線パターンの接続端子7とを接続し、
それぞれの半導体集積回路チップ1a,1bの上には第
一の封止層3a,3bを形成し、更に、パワー用半導体
集積回路チップ1aの第一の封止層3aの上には、その
周り全体において前記接地導体5に接続するように導電
性の第二の封止層4を形成してなる。
【0025】第一の封止層3a,3bは、透明な絶縁性
材料であるシリコン樹脂を使用して、ディスペンス法で
それぞれの半導体集積回路チップ1a,1b上に形成し
た。そして、この第一の封止層3a,3bを形成した時
点でボンディングワイヤ6の状態を目視検査した所、ボ
ンディングワイヤ6同士の接触は無く、また、第一の封
止層3a,3bの表面から露出した部分も発見できなか
った。第二の封止層4は、銅ペーストを滴下法でパワー
用半導体集積回路チップ1aの上に落として形成した。
そして、接地導体5との接触状態を調べた所、パワー用
半導体集積回路チップ1aの周り全てにおいて接触して
おり、パワー用半導体集積回路チップ1aは、第二の封
止層4及び接地導体5によって隙間なく遮蔽することが
できた。
材料であるシリコン樹脂を使用して、ディスペンス法で
それぞれの半導体集積回路チップ1a,1b上に形成し
た。そして、この第一の封止層3a,3bを形成した時
点でボンディングワイヤ6の状態を目視検査した所、ボ
ンディングワイヤ6同士の接触は無く、また、第一の封
止層3a,3bの表面から露出した部分も発見できなか
った。第二の封止層4は、銅ペーストを滴下法でパワー
用半導体集積回路チップ1aの上に落として形成した。
そして、接地導体5との接触状態を調べた所、パワー用
半導体集積回路チップ1aの周り全てにおいて接触して
おり、パワー用半導体集積回路チップ1aは、第二の封
止層4及び接地導体5によって隙間なく遮蔽することが
できた。
【0026】このように形成した混成集積回路を動作さ
せたところ誤動作を生じることは無かった。
せたところ誤動作を生じることは無かった。
【0027】
【発明の効果】本発明によれば、半導体集積回路チップ
やボンディングワイヤ等を第一の封止層及び第二の封止
層で覆うことで、搭載する半導体集積回路チップに工夫
をこらすことなく、また、遮蔽のために隣合う複数の半
導体集積回路チップの間を格別に空ける必要もなく、同
一回路基板上に搭載される複数の半導体集積回路チップ
のノイズや静電誘導を防止し、開発の容易性や小型化等
の利点を損なうことなく誤動作を生じない混成集積回路
を提供することができる。
やボンディングワイヤ等を第一の封止層及び第二の封止
層で覆うことで、搭載する半導体集積回路チップに工夫
をこらすことなく、また、遮蔽のために隣合う複数の半
導体集積回路チップの間を格別に空ける必要もなく、同
一回路基板上に搭載される複数の半導体集積回路チップ
のノイズや静電誘導を防止し、開発の容易性や小型化等
の利点を損なうことなく誤動作を生じない混成集積回路
を提供することができる。
【0028】また、ノイズや静電誘導を防止したい半導
体集積回路チップをその周りを囲う接地導体と第二の封
止層とで被覆したため、導電性材料で隙間なく当該半導
体集積回路チップを包み、ノイズや静電誘導の防止効果
をより確実なものにすることができる。
体集積回路チップをその周りを囲う接地導体と第二の封
止層とで被覆したため、導電性材料で隙間なく当該半導
体集積回路チップを包み、ノイズや静電誘導の防止効果
をより確実なものにすることができる。
【0029】更に、第一の封止層に透明又は半透明の材
料を使用してボンディングワイヤ等を固定したため、第
二の封止層を形成する前に、目視検査でボンディングワ
イヤと半導体集積回路チップや接続端子との接触不良を
発見し修理することができるので、混成集積回路の歩留
りが向上する。
料を使用してボンディングワイヤ等を固定したため、第
二の封止層を形成する前に、目視検査でボンディングワ
イヤと半導体集積回路チップや接続端子との接触不良を
発見し修理することができるので、混成集積回路の歩留
りが向上する。
【図1】 本発明の実施例に係る混成集積回路の断面
図。
図。
【図2】 本発明の実施例に係る混成集積回路の上面一
部切りかき図。
部切りかき図。
1a:パワー用半導体集積回路チップ、1b:コントロ
ール用半導体集積回路チップ、2:回路基板、3a,3
b:第一の封止層、4:第二の封止層、5:接地導体、
6:ボンディングワイヤ、7:接続端子。
ール用半導体集積回路チップ、2:回路基板、3a,3
b:第一の封止層、4:第二の封止層、5:接地導体、
6:ボンディングワイヤ、7:接続端子。
Claims (3)
- 【請求項1】 複数の接続端子を有する配線パターンを
備えた回路基板と、その上に固定される複数の半導体集
積回路チップと、これら半導体集積回路チップと接続端
子との間を電気的に接続するボンディングワイヤとを具
備する混成集積回路において、各半導体集積回路チップ
とそれに接続されるボンディングワイヤ及び接続端子と
を絶縁性材料からなる第一の封止層で覆うと共に、これ
ら複数の半導体集積回路チップの内少なくとも一つの半
導体集積回路チップについてはその第一の封止層を更に
導電性材料からなる第二の封止層で被覆し、この第二の
封止層を回路基板の接地導体に接続したことを特徴とす
る混成集積回路。 - 【請求項2】 接地導体が回路基板上において第二の封
止層が配設される半導体集積回路チップの周りを囲うよ
うに形成され、第二の封止層が半導体集積回路チップの
周り全体において前記接地導体に接続されている請求項
第1項記載の混成集積回路。 - 【請求項3】 第一の封止層が透明又は半透明の絶縁性
材料で形成されている請求項第1項又は第2項に記載の
混成集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5257106A JPH07111299A (ja) | 1993-10-14 | 1993-10-14 | 混成集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5257106A JPH07111299A (ja) | 1993-10-14 | 1993-10-14 | 混成集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07111299A true JPH07111299A (ja) | 1995-04-25 |
Family
ID=17301819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5257106A Pending JPH07111299A (ja) | 1993-10-14 | 1993-10-14 | 混成集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07111299A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09260552A (ja) * | 1996-03-22 | 1997-10-03 | Nec Corp | 半導体チップの実装構造 |
JPH11340257A (ja) * | 1998-05-21 | 1999-12-10 | Hamamatsu Photonics Kk | 透明樹脂封止光半導体装置 |
JP2000243871A (ja) * | 1999-02-19 | 2000-09-08 | Towa Corp | 回路基板 |
JP2003502853A (ja) * | 1999-06-23 | 2003-01-21 | エリクソン インコーポレイテッド | マイクロエレクトロニクス組立体のemi遮蔽と熱制御の組合せのためのゲル構造体 |
JP2004006973A (ja) * | 2003-08-01 | 2004-01-08 | Kitagawa Ind Co Ltd | 電磁波シールド構造及び電磁波シールド方法 |
JP2004314292A (ja) * | 2003-03-20 | 2004-11-11 | Robert Bosch Gmbh | 制御された雰囲気を有する電気機械的システム及びこのシステムを製造する方法 |
JP2007081370A (ja) * | 2005-09-14 | 2007-03-29 | ▲イ▼統科技股▲分▼有限公司 | パッケージ構造およびそのパッケージ方法 |
JP2008288610A (ja) * | 2008-07-17 | 2008-11-27 | Taiyo Yuden Co Ltd | 回路モジュールの製造方法 |
JP2015228422A (ja) * | 2014-06-02 | 2015-12-17 | パナソニックIpマネジメント株式会社 | 半導体装置の製造方法および半導体装置 |
JP2019054216A (ja) * | 2017-09-19 | 2019-04-04 | 東芝メモリ株式会社 | 半導体装置 |
CN110277381A (zh) * | 2018-03-15 | 2019-09-24 | 三星电子株式会社 | 半导体封装件及其制造方法 |
CN113614907A (zh) * | 2019-04-05 | 2021-11-05 | 三菱电机株式会社 | 半导体装置以及其制造方法 |
-
1993
- 1993-10-14 JP JP5257106A patent/JPH07111299A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09260552A (ja) * | 1996-03-22 | 1997-10-03 | Nec Corp | 半導体チップの実装構造 |
JPH11340257A (ja) * | 1998-05-21 | 1999-12-10 | Hamamatsu Photonics Kk | 透明樹脂封止光半導体装置 |
JP2000243871A (ja) * | 1999-02-19 | 2000-09-08 | Towa Corp | 回路基板 |
JP2003502853A (ja) * | 1999-06-23 | 2003-01-21 | エリクソン インコーポレイテッド | マイクロエレクトロニクス組立体のemi遮蔽と熱制御の組合せのためのゲル構造体 |
US8018077B2 (en) | 2003-03-20 | 2011-09-13 | Robert Bosch Gmbh | Electromechanical system having a controlled atmosphere, and method of fabricating same |
JP2004314292A (ja) * | 2003-03-20 | 2004-11-11 | Robert Bosch Gmbh | 制御された雰囲気を有する電気機械的システム及びこのシステムを製造する方法 |
US9771257B2 (en) | 2003-03-20 | 2017-09-26 | Robert Bosch Gmbh | Electromechanical system having a controlled atmosphere, and method of fabricating same |
JP2004006973A (ja) * | 2003-08-01 | 2004-01-08 | Kitagawa Ind Co Ltd | 電磁波シールド構造及び電磁波シールド方法 |
JP2007081370A (ja) * | 2005-09-14 | 2007-03-29 | ▲イ▼統科技股▲分▼有限公司 | パッケージ構造およびそのパッケージ方法 |
JP2008288610A (ja) * | 2008-07-17 | 2008-11-27 | Taiyo Yuden Co Ltd | 回路モジュールの製造方法 |
JP2015228422A (ja) * | 2014-06-02 | 2015-12-17 | パナソニックIpマネジメント株式会社 | 半導体装置の製造方法および半導体装置 |
JP2019054216A (ja) * | 2017-09-19 | 2019-04-04 | 東芝メモリ株式会社 | 半導体装置 |
CN110277381A (zh) * | 2018-03-15 | 2019-09-24 | 三星电子株式会社 | 半导体封装件及其制造方法 |
CN110277381B (zh) * | 2018-03-15 | 2023-05-02 | 三星电子株式会社 | 半导体封装件及其制造方法 |
CN113614907A (zh) * | 2019-04-05 | 2021-11-05 | 三菱电机株式会社 | 半导体装置以及其制造方法 |
US12113029B2 (en) | 2019-04-05 | 2024-10-08 | Mitsubishi Electric Corporation | Semiconductor device and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11715701B2 (en) | Semiconductor device and method of inspecting the same | |
US6882542B2 (en) | Electronic apparatus | |
KR101046250B1 (ko) | 반도체 패키지의 전자파 차폐장치 | |
EP0202109A2 (en) | A semiconductor device having high resistance to electrostatic and electromagnetic induction | |
JPH07111299A (ja) | 混成集積回路 | |
TW201232745A (en) | Package module with EMI shielding | |
KR930004248B1 (ko) | 반도체소자패키지 및 반도체소자패키지 탑재배선회로기판 | |
KR970003910B1 (ko) | 외부 테이프 자동 접합(tab) 반도체 패키지 | |
JPS5854661A (ja) | 多層セラミツク半導体パツケ−ジ | |
JPH08330682A (ja) | 半導体部品実装型フレキシブルプリント基板 | |
JP3082579B2 (ja) | シールドケース | |
JP2734424B2 (ja) | 半導体装置 | |
US9281243B2 (en) | Chip scale package structure and manufacturing method thereof | |
EP0590598A1 (en) | Semiconductor photodiode comprising a light shielding layer | |
JP2870162B2 (ja) | 半導体装置およびその製造方法 | |
JPH05114776A (ja) | ベアチツプlsiの実装構造 | |
JPH06326218A (ja) | 半導体装置 | |
JPS58222546A (ja) | 半導体装置 | |
JPH1012675A (ja) | シールド付き表面実装部品 | |
JP2630294B2 (ja) | 混成集積回路装置およびその製造方法 | |
JP2000058695A (ja) | 半導体装置及びその製造方法 | |
JPH06163810A (ja) | ハイブリッドic面実装用リードブロック | |
JP3016663B2 (ja) | 半導体装置 | |
JPH03179796A (ja) | ハイブリッド集積回路 | |
JPS6239036A (ja) | ハイブリツドic |