JPH0697559B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0697559B2 JPH0697559B2 JP62241824A JP24182487A JPH0697559B2 JP H0697559 B2 JPH0697559 B2 JP H0697559B2 JP 62241824 A JP62241824 A JP 62241824A JP 24182487 A JP24182487 A JP 24182487A JP H0697559 B2 JPH0697559 B2 JP H0697559B2
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- check matrix
- circuit
- exclusive
- memory cell
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 208000011580 syndromic disease Diseases 0.000 claims description 33
- 239000013598 vector Substances 0.000 claims description 29
- 239000011159 matrix material Substances 0.000 claims description 26
- 239000011295 pitch Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は単一誤り検出訂正機能を有する半導体記憶装
置に関し、特にそのシンドローム発生回路の改良に関す
る。
置に関し、特にそのシンドローム発生回路の改良に関す
る。
今日の大型コンピュータからミニコンピュータまでの多
くのコンピュータでは主記憶の増大に伴い記憶素子の故
障が高くなったため、誤り訂正コード（ECC）が主記憶
装置に格納されることが多く、このような誤り訂正コー
ドの一例としてハミングコードが知られている。
くのコンピュータでは主記憶の増大に伴い記憶素子の故
障が高くなったため、誤り訂正コード（ECC）が主記憶
装置に格納されることが多く、このような誤り訂正コー
ドの一例としてハミングコードが知られている。
下記（１）式は、検査ビット数5,情報ビット数16のハミ
ング符号Ｘ＝（x1,x2,x3…x21）の検査行列を一例とし
て示す。なお、ハミング符号Ｘはベクトルであるが、ベ
クトル記号は省略する。
ング符号Ｘ＝（x1,x2,x3…x21）の検査行列を一例とし
て示す。なお、ハミング符号Ｘはベクトルであるが、ベ
クトル記号は省略する。
ここで、検査ビットx1,x2,x4,x8,x16の値は、シンドロ
ームHXT＝（SY0,SY1,SY2,SY3,SY4）Ｔ＝０、即ち、 x1x3x5x7x9x11x13x15x17x19x21＝SY0＝０ x2x3x6x7x10x11x14x15x18x19＝SY1＝０ x4x5x6x7x12x13x14x15x20x21＝SY2＝０ x8x9x10x11x12x13x14x15＝SY3＝０ x16x17x18x19x20x21＝SY4＝０ を満すように決められている。
ームHXT＝（SY0,SY1,SY2,SY3,SY4）Ｔ＝０、即ち、 x1x3x5x7x9x11x13x15x17x19x21＝SY0＝０ x2x3x6x7x10x11x14x15x18x19＝SY1＝０ x4x5x6x7x12x13x14x15x20x21＝SY2＝０ x8x9x10x11x12x13x14x15＝SY3＝０ x16x17x18x19x20x21＝SY4＝０ を満すように決められている。
第３図は、シンドロームHXTを計算するための従来のシ
ンドローム発生回路を示す。同図において、１は情報や
ビットや検査ビットのデータがストアされるメモリセ
ル、２は上記メモリセル１により構成されるメモリセル
アレイ、３はセレクタ信号S0,S1,S2,S3,S4に基づき、上
記（１）式の検査行列に対応するメモリセル１が選択さ
れるようにトランジスタ４の接続がなされたセレクタ、
５は各メモリセルに対応してセレクタ３の出力側に接続
された排他的論理和回路である。上記シンドローム発生
回路では、シンドロームHXT＝（SY0,SY1,SY2,SY3,SY4）
Ｔの各行の要素SYi（ｉ＝０〜４）は、セレクタ信号Si
（ｉ＝０〜４）を順次“H"とすることによって求められ
る。いま、シンドロームHXT＝０を満たすように検査ビ
ットx1,x2,x4,x8,x16を決めて対応するメモリセル１に
書き込んだ後、セレクタ信号Siを順次“H"にすることに
よってシンドロームHXTの各行の要素SYiを順番に求めて
いけば、情報ビットに誤りがない場合には、シンドロー
ムHXTの値は０となる。これに対して、例えば情報ビッ
トxiだけが誤っていた場合は、シンドロームHXTは検査
行列Ｈのｉ番目の列ベクトルとなる。検査行列の列ベク
トルはすべて異なっているので、シンドロームHXTの結
果から、逆に誤っていた情報ビットを知ることができ
る。例えばHXT＝（1,0,1,0,0）Ｔの場合は、x5が誤って
いることがわかる。
ンドローム発生回路を示す。同図において、１は情報や
ビットや検査ビットのデータがストアされるメモリセ
ル、２は上記メモリセル１により構成されるメモリセル
アレイ、３はセレクタ信号S0,S1,S2,S3,S4に基づき、上
記（１）式の検査行列に対応するメモリセル１が選択さ
れるようにトランジスタ４の接続がなされたセレクタ、
５は各メモリセルに対応してセレクタ３の出力側に接続
された排他的論理和回路である。上記シンドローム発生
回路では、シンドロームHXT＝（SY0,SY1,SY2,SY3,SY4）
Ｔの各行の要素SYi（ｉ＝０〜４）は、セレクタ信号Si
（ｉ＝０〜４）を順次“H"とすることによって求められ
る。いま、シンドロームHXT＝０を満たすように検査ビ
ットx1,x2,x4,x8,x16を決めて対応するメモリセル１に
書き込んだ後、セレクタ信号Siを順次“H"にすることに
よってシンドロームHXTの各行の要素SYiを順番に求めて
いけば、情報ビットに誤りがない場合には、シンドロー
ムHXTの値は０となる。これに対して、例えば情報ビッ
トxiだけが誤っていた場合は、シンドロームHXTは検査
行列Ｈのｉ番目の列ベクトルとなる。検査行列の列ベク
トルはすべて異なっているので、シンドロームHXTの結
果から、逆に誤っていた情報ビットを知ることができ
る。例えばHXT＝（1,0,1,0,0）Ｔの場合は、x5が誤って
いることがわかる。
以上のように、従来の半導体記憶装置のシンドローム発
生回路は、上記（１）式に示されるように０以外のｌ桁
の２進数を大きさ順に並べた形の検査行列を用いてシン
ドロームを求めるように構成しているため、１個のメモ
リセル１に対し１個の排他的論理和回路５が必要とな
り、言い換えれば排他的論理和回路５をメモリセル１の
ピッチと同一ピッチで配置しなければならないので、メ
モリの大容量化のためにメモリセル面積を縮小したとき
に排他的論理和回路５のピッチ条件が厳しくなるという
問題があった。
生回路は、上記（１）式に示されるように０以外のｌ桁
の２進数を大きさ順に並べた形の検査行列を用いてシン
ドロームを求めるように構成しているため、１個のメモ
リセル１に対し１個の排他的論理和回路５が必要とな
り、言い換えれば排他的論理和回路５をメモリセル１の
ピッチと同一ピッチで配置しなければならないので、メ
モリの大容量化のためにメモリセル面積を縮小したとき
に排他的論理和回路５のピッチ条件が厳しくなるという
問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、シンドロームを計算するための排他的論理和
回路のピッチ条件が緩和される半導体記憶装置を提供す
ることを目的とする。
たもので、シンドロームを計算するための排他的論理和
回路のピッチ条件が緩和される半導体記憶装置を提供す
ることを目的とする。
この発明に係る半導体記憶装置は、同じ行の要素が両方
とも１ではない２つの列ベクトルから成る組が複数個配
列され、各列ベクトルの値はすべて異なりかつ零ではな
い検査行列を用いてシンドロームを計算するようにして
いる。
とも１ではない２つの列ベクトルから成る組が複数個配
列され、各列ベクトルの値はすべて異なりかつ零ではな
い検査行列を用いてシンドロームを計算するようにして
いる。
この発明の半導体記憶装置によれば、検査行列のｋ番目
（ｋは奇数）と（ｋ＋１）番目の列ベクトルの各行の要
素が両方とも１となることはないので、排他的論理和回
路はメモリセル２個に１つのピッチで配置すればよく、
排他的論理和回路のピッチ条件が緩和される。
（ｋは奇数）と（ｋ＋１）番目の列ベクトルの各行の要
素が両方とも１となることはないので、排他的論理和回
路はメモリセル２個に１つのピッチで配置すればよく、
排他的論理和回路のピッチ条件が緩和される。
下記（２）式は、この発明の一実施例において使用され
る検査ビット数5,情報ビット数16の検査行列Ｈを示す。
る検査ビット数5,情報ビット数16の検査行列Ｈを示す。
ただし、第１列から第16列が情報ビットに対応し、第17
列から第21列が検査ビットに対応するように作成されて
いる。
列から第21列が検査ビットに対応するように作成されて
いる。
この（２）式で示されるような検査行列は、例えば次の
ようにして作成できる。まず、下記（３）式で示される
ように、ｋ番目（ｋは奇数）と（ｋ＋１）番目の列ベク
トルの同じ行の要素が両方とも１とならない検査行列
Ｈ′を作成する。
ようにして作成できる。まず、下記（３）式で示される
ように、ｋ番目（ｋは奇数）と（ｋ＋１）番目の列ベク
トルの同じ行の要素が両方とも１とならない検査行列
Ｈ′を作成する。
作成手順としては、検査ビット５ビットに対応させて、
20,21,22,23,24を２進数であらわした列ベクトルを１列
おきに並べる。次に、その列の隣りに、それぞれの行要
素の０と１を反転させた列ベクトルを並べる。10進数表
現による１から31（＝25−１）までの数のうち、前記の
10個の列ベクトルを10進数表現したときの数以外に含ま
れる奇数（この場合3,5,7,9,11,13,17,19,21,25,31）を
２進数で表わして１列おきに並べる。そして、この１列
おきに並べた11列の列ベクトルの隣りに、それぞれの行
要素の０と１を反転させた列ベクトルを並べる。ただ
し、31を２進数であらわしたときの列ベクトルの０と１
を反転させると、すべて０の要素をもった列ベクトルと
なるのでこの列ベクトルは省略する。以上のようにし
て、値がすべて異なる列ベクトルをもち、ｋ番目（ｋは
奇数）と（ｋ＋１）番目の列ベクトルの同じ行の要素が
両方とも１となることはない検査行列Ｈ′を作成する。
この検査行列Ｈ′から、上記（２）式で示されるような
検査ビット数5,情報ビット数16の検査行列Ｈは次のよう
にして作成できる。すなわち、（３）式で示される検査
行列Ｈ′の最初の10列の列ベクトルの中から20,21,22,2
3,24の列ベクトルだけを選んで、（２）式で示される検
査行列Ｈの最後の５列に配置し、こうして検査行列Ｈの
検査ビットの部分を対角行列とする。つぎに検査行列
Ｈ′の残り21列の列ベクトルから31を２進数表現した列
ベクトルを除いた10組の隣り合う列ベクトルの中から、
任意に８組の列ベクトルを選んで、検査行列Ｈの残り16
列の列ベクトルを作成する。このようにして作成された
検査行列Ｈは、各列の列ベクトルの値がすべて異なるの
で単一誤り訂正可能である。
20,21,22,23,24を２進数であらわした列ベクトルを１列
おきに並べる。次に、その列の隣りに、それぞれの行要
素の０と１を反転させた列ベクトルを並べる。10進数表
現による１から31（＝25−１）までの数のうち、前記の
10個の列ベクトルを10進数表現したときの数以外に含ま
れる奇数（この場合3,5,7,9,11,13,17,19,21,25,31）を
２進数で表わして１列おきに並べる。そして、この１列
おきに並べた11列の列ベクトルの隣りに、それぞれの行
要素の０と１を反転させた列ベクトルを並べる。ただ
し、31を２進数であらわしたときの列ベクトルの０と１
を反転させると、すべて０の要素をもった列ベクトルと
なるのでこの列ベクトルは省略する。以上のようにし
て、値がすべて異なる列ベクトルをもち、ｋ番目（ｋは
奇数）と（ｋ＋１）番目の列ベクトルの同じ行の要素が
両方とも１となることはない検査行列Ｈ′を作成する。
この検査行列Ｈ′から、上記（２）式で示されるような
検査ビット数5,情報ビット数16の検査行列Ｈは次のよう
にして作成できる。すなわち、（３）式で示される検査
行列Ｈ′の最初の10列の列ベクトルの中から20,21,22,2
3,24の列ベクトルだけを選んで、（２）式で示される検
査行列Ｈの最後の５列に配置し、こうして検査行列Ｈの
検査ビットの部分を対角行列とする。つぎに検査行列
Ｈ′の残り21列の列ベクトルから31を２進数表現した列
ベクトルを除いた10組の隣り合う列ベクトルの中から、
任意に８組の列ベクトルを選んで、検査行列Ｈの残り16
列の列ベクトルを作成する。このようにして作成された
検査行列Ｈは、各列の列ベクトルの値がすべて異なるの
で単一誤り訂正可能である。
第１図は、上記（２）式の検査行列Ｈを用いてシンドロ
ームを計算するように構成されたシンドローム発生回路
である。同図において、メモリセルアレイ２内に配列さ
れる第１番目から第16番目のメモリセル１には情報ビッ
トx1,x2…x16のデータがそれぞれストアされ、第17番目
から第21番目のメモリセル１には検査ビットx17,x18…x
21のデータがそれぞれストアされる。セレクタ３は、セ
レクタ信号S0,S1,S2,S3,S4に基づき、上記（２）式の検
査行列Ｈに対応するメモリセル１が選択されるようにト
ランジスタ４の接続がなされている。セレクタ３により
選択されたメモリセル１のデータが入力される排他的論
理和回路５は、シンドロームHXTのｉ行目の要素SYiを計
算するとき、情報ビットx1〜x16のうち、xk（ｋは奇
数）とxk+1のどちらか一方しか必要としないので、情報
ビットx1〜x16のデータがストアされているメモリセル
１に対してはメモリセル２個に対し排他的論理和回路５
が１個割り当てられ、また検査ビットx17〜x21のデータ
がストアされているメモリセルx17〜x21に対しては５個
のメモリセル１に対し排他的論理和回路５が１個割り当
てられる。
ームを計算するように構成されたシンドローム発生回路
である。同図において、メモリセルアレイ２内に配列さ
れる第１番目から第16番目のメモリセル１には情報ビッ
トx1,x2…x16のデータがそれぞれストアされ、第17番目
から第21番目のメモリセル１には検査ビットx17,x18…x
21のデータがそれぞれストアされる。セレクタ３は、セ
レクタ信号S0,S1,S2,S3,S4に基づき、上記（２）式の検
査行列Ｈに対応するメモリセル１が選択されるようにト
ランジスタ４の接続がなされている。セレクタ３により
選択されたメモリセル１のデータが入力される排他的論
理和回路５は、シンドロームHXTのｉ行目の要素SYiを計
算するとき、情報ビットx1〜x16のうち、xk（ｋは奇
数）とxk+1のどちらか一方しか必要としないので、情報
ビットx1〜x16のデータがストアされているメモリセル
１に対してはメモリセル２個に対し排他的論理和回路５
が１個割り当てられ、また検査ビットx17〜x21のデータ
がストアされているメモリセルx17〜x21に対しては５個
のメモリセル１に対し排他的論理和回路５が１個割り当
てられる。
このように構成されたシンドローム発生回路において、
既述の（２）式に示された検査行列ＨのシンドロームHX
T＝（SY0,SY1,SY2,SY3,SY4）Ｔの各要素SYi（ｉ＝0,1,
2,3,4）は、セレクタ信号Si（ｉ＝0,1,2,3,4）を順番に
高電位にすることによって求められる。すなわち、いず
れかのセレクタ信号Siに高電位が与えられると、そのセ
レクタ信号Siの信号線に接続されたトランジスタ４が導
通してメモリセル１が選択され、そのメモリセル１にス
トアされているデータの排他的論理和が排他的論理和回
路５により求められる。こうして、セレクタ信号Siを順
番に高電位にしていくことによってシンドロームHXTの
各行の要素が順番に算出されていって、シンドロームHX
Tが求められる。
既述の（２）式に示された検査行列ＨのシンドロームHX
T＝（SY0,SY1,SY2,SY3,SY4）Ｔの各要素SYi（ｉ＝0,1,
2,3,4）は、セレクタ信号Si（ｉ＝0,1,2,3,4）を順番に
高電位にすることによって求められる。すなわち、いず
れかのセレクタ信号Siに高電位が与えられると、そのセ
レクタ信号Siの信号線に接続されたトランジスタ４が導
通してメモリセル１が選択され、そのメモリセル１にス
トアされているデータの排他的論理和が排他的論理和回
路５により求められる。こうして、セレクタ信号Siを順
番に高電位にしていくことによってシンドロームHXTの
各行の要素が順番に算出されていって、シンドロームHX
Tが求められる。
以上のように、このシンドローム発生回路では、上記
（２）式の検査行列Ｈを用いてシンドロームを求めるよ
うにしているため、シンドロームHXTのｉ行目の要素SYi
を計算するとき、情報ビットx1〜x16のうちxk（ｋは奇
数）とxk+1のどちらか一方しか必要としないので、排他
的論理和回路５はメモリセル２個のピッチに１つ配置す
ればよく、排他的論理和回路５のピッチ条件が緩和され
る。
（２）式の検査行列Ｈを用いてシンドロームを求めるよ
うにしているため、シンドロームHXTのｉ行目の要素SYi
を計算するとき、情報ビットx1〜x16のうちxk（ｋは奇
数）とxk+1のどちらか一方しか必要としないので、排他
的論理和回路５はメモリセル２個のピッチに１つ配置す
ればよく、排他的論理和回路５のピッチ条件が緩和され
る。
なお、上記実施例では、シンドロームHXTの各行の要素S
Yi（ｉ＝０〜４）を計算するとき、セレクタ回路３を用
いて時分割でSYiを順番に計算していくように構成して
いるが、第２図に示すように、シンドロームHXTの各行
の要素SYiが同時に求められるような構成を採用しても
よい。すなわちこのシンドローム発生回路では、各要素
SYi（ｉ＝０〜４）に対応して排他的論理和回路5a,5b,5
c,5d,5eの直列回路体が合計５列設けられており、メモ
リセルアレイ２の各メモリセル１からデータが読み出さ
れたときに、各列の排他的論理和回路5a,5b,5c,5d,5eに
よりシンドロームHXTの各行の要素SYiが並行して求めら
れるように構成されている。
Yi（ｉ＝０〜４）を計算するとき、セレクタ回路３を用
いて時分割でSYiを順番に計算していくように構成して
いるが、第２図に示すように、シンドロームHXTの各行
の要素SYiが同時に求められるような構成を採用しても
よい。すなわちこのシンドローム発生回路では、各要素
SYi（ｉ＝０〜４）に対応して排他的論理和回路5a,5b,5
c,5d,5eの直列回路体が合計５列設けられており、メモ
リセルアレイ２の各メモリセル１からデータが読み出さ
れたときに、各列の排他的論理和回路5a,5b,5c,5d,5eに
よりシンドロームHXTの各行の要素SYiが並行して求めら
れるように構成されている。
以上のように、この発明の半導体記憶装置によれば、同
じ行の要素が両方とも１ではない２つの列ベクトルから
成る組が複数個配列され、各列ベクトルの値は全て異な
りかつ零ではない検査行列を用いてシンドロームを計算
するように構成しているため、シンドロームを計算する
ための排他的論理和回路を隣り合う２個のメモリセルに
対し１個ずつ割り当てて排他的論理和回路のピッチをメ
モリセルのピッチの２倍にでき、半導体記憶装置の大容
量化を図るためにメモリセル面積を縮小した場合にも、
排他的論理和回路のレイアウトを容易に行なえるという
効果が得られる。
じ行の要素が両方とも１ではない２つの列ベクトルから
成る組が複数個配列され、各列ベクトルの値は全て異な
りかつ零ではない検査行列を用いてシンドロームを計算
するように構成しているため、シンドロームを計算する
ための排他的論理和回路を隣り合う２個のメモリセルに
対し１個ずつ割り当てて排他的論理和回路のピッチをメ
モリセルのピッチの２倍にでき、半導体記憶装置の大容
量化を図るためにメモリセル面積を縮小した場合にも、
排他的論理和回路のレイアウトを容易に行なえるという
効果が得られる。
第１図は、この発明の一実施例に係るシンドローム発生
回路を示す図、第２図はこの発明の他の実施例に係るシ
ンドローム発生回路を示す図、第３図は従来のシンドロ
ーム発生回路を示す図である。 図において、１はメモリセル、２はメモリセルアレイ、
３はセレクタ、５は排他的論理和回路である。 なお、各図中同一符号は同一または相当部分を示す。
回路を示す図、第２図はこの発明の他の実施例に係るシ
ンドローム発生回路を示す図、第３図は従来のシンドロ
ーム発生回路を示す図である。 図において、１はメモリセル、２はメモリセルアレイ、
３はセレクタ、５は排他的論理和回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】同じ行の要素が両方とも１ではない２つの
列ベクトルから成る組が複数個配列され、各列ベクトル
の値はすべて異なりかつ零ではない検査行列を用いてシ
ンドロームを計算することを特徴とする半導体記憶装
置。 - 【請求項２】前記検査行列の検査ビット部が対角行列と
なっていることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241824A JPH0697559B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体記憶装置 |
| US07/247,293 US4939733A (en) | 1987-09-24 | 1988-09-22 | Syndrome generator for Hamming code and method for generating syndrome for Hamming code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62241824A JPH0697559B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482396A JPS6482396A (en) | 1989-03-28 |
| JPH0697559B2 true JPH0697559B2 (ja) | 1994-11-30 |
Family
ID=17080040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62241824A Expired - Lifetime JPH0697559B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4939733A (ja) |
| JP (1) | JPH0697559B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718481B2 (ja) * | 1988-12-19 | 1998-02-25 | 株式会社リコー | ロングディスタンスコードの誤り訂正装置 |
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