JPH0696007A - Ｄｍａ転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はメモリ上の転送制御情報に従ってＤ
ＭＡ転送を行うディスクリプタ構成のＤＭＡ転送方式に
関し、現在の転送制御情報に基づくＤＭＡ転送が終了後
の、後続の転送制御情報の読み込み時間の短縮ができる
ことを目的とする。 【構成】 複数の転送制御情報を転送制御情報記憶手段
１８に予め記憶しておき、ＤＭＡ制御手段１４が制御用
記憶手段１６に上記転送制御情報を個別に読み込み、Ｄ
ＭＡ転送要求が発生したとき、制御用記憶手段１６に読
み込んだ転送制御情報に基づいてＤＭＡ転送を行うＤＭ
Ａ転送方式において、ＤＭＡ制御手段１４は、制御用記
憶手段１６に記憶されている現在の転送制御情報の後続
の転送制御情報を、転送制御情報記憶手段１８から前も
ってプリフェッチ手段１７に読み込み、現在の転送制御
情報に基づくＤＭＡ転送が終了したときに、上記後続の
転送制御情報をプリフェッチ手段１７から制御用記憶手
段１６に取り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＭＡ転送方式に係り、
特に、メモリ上の転送制御情報に従ってＤＭＡ（ダイレ
クトメモリアクセス）転送を行うディスクリプタ構成の
ＤＭＡ転送方式に関する。

【０００２】近年、コンピュータシステムの高速化に伴
い、データ転送を行う際のメモリアクセス時間の短縮
と、中央処理装置（ＣＰＵ）の負荷軽減が要求されてい
る。このため、ディスクリプタ構成のＤＭＡ転送方式が
用いられているが、転送制御情報を読み込む時間の短縮
が必要とされている。

【０００３】

【従来の技術】図８は、従来のＤＭＡ転送方式の構成図
を示す。図８に示すように、ＣＰＵ１１、入力出力装置
１２、転送データを記憶するＲＡＭ２８、ＤＭＡ転送を
行うための転送制御情報を記憶するＲＡＭ２９、及びＤ
ＭＡ転送の制御を行うＤＭＡ制御装置４４が、データバ
ス１、アドレスバス２、コントロールバス３で接続され
ている。

【０００４】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図８では、番地“０００
０”Ｈ（Ｈは１６進表示を示す）から４バイトずつ連続
して記憶されている状態を示している。

【０００５】ＤＭＡ制御装置４４は、転送制御情報をＲ
ＡＭ２９から読み込む制御レジスタ４６と、ＤＭＡ転送
の制御、及び制御レジスタ４６の制御を行うＤＭＡ制御
回路４５とからなる。

【０００６】次に図８のＤＭＡ転送方式のＤＭＡ制御装
置４４の動作について説明する。図９はＤＭＡ制御装置
４４のＤＭＡ制御回路４５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。

【０００７】ステップ３０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定する。次のステップ３０２では、ＲＡＭ２９のＩ番地
から転送制御情報４バイトを制御レジスタ４６に読み込
む。

【０００８】次のステップ３０３〜ステップ３０５で
は、ステップ３０２で制御レジスタ４６に読み込んだ転
送制御情報に基づいて、ＤＭＡ転送を行う。ステップ３
０３では、ＣＰＵ１１、又は入出力装置１２からＤＭＡ
転送要求が有るかを調べ、ＤＭＡ転送要求が有るとき、
次のステップ３０４に進む。ステップ３０４では、ＣＰ
Ｕ１１、又は入力出力装置１２からＤＭＡ転送要求を受
けて、制御レジスタ４６に保持している転送制御情報に
基づいて、入出力装置１２とＲＡＭ２８との間でＤＭＡ
転送を実行する。

【０００９】次のステップ３０５では、制御レジスタ４
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ３０６へ進み、終了しないとき
は、ステップ３０３へ戻り、ＤＭＡ転送を続ける。

【００１０】ステップ３０６では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ３０７
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。

【００１１】ステップ３０７の終了後、ステップ３０２
へ戻り、次の転送制御情報に基づくＤＭＡ転送を行う。
ＤＭＡ制御装置４４は、全ての転送制御情報に基づくＤ
ＭＡ転送が終了するまで、このフローチャートに示す動
作を続ける。

【００１２】図１０はＤＭＡ制御装置４４の動作タイミ
ングチャートを示す。図１０（Ａ）は転送制御情報を制
御レジスタ４６に読み込むタイミングを示し、図１０
（Ｂ）は転送終了後のステータスをＲＡＭ２９に書き出
すタイミングを示す。また、図１０（Ｃ）は、ＣＰＵ、
又は入出力装置１２からのＤＭＡ転送要求のタイミング
を示し、図１０（Ｄ）はデータバス上に現れる有効なデ
ータのタイミングを示している。

【００１３】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図９のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ４６に読み込んで
いる。

【００１４】次の状態（２）では、ＤＭＡ転送要求が生
じるのを待っている。次の状態（３）では、ＤＭＡ転送
要求により入出力装置１２とＲＡＭ２８との間の１回目
のＤＭＡ転送を行う。同様に状態（５）では２回目のＤ
ＭＡ転送、状態（７）では３回目のＤＭＡ転送を行う。
また、状態（４）、状態（６）では、状態（２）と同様
に、ＤＭＡ転送要求が生じるのを待っている。

【００１５】“００００”Ｈ番地からの転送制御情報に
よるＤＭＡ転送は、状態（７）の３回目で終了し、状態
（８）では、転送終了後のステータスをＲＡＭ２９の
“００００”Ｈ番地 に書き出している。

【００１６】次の状態（９）では、“０００４”Ｈ番地
からの４バイトの転送制御情報を制御レジスタ４６に読
み込んでいる。このとき、すでにＤＭＡ転送要求が生じ
ているが、転送制御情報を制御レジスタ４４に読み込み
中なので、ＤＭＡ転送は行えない。

【００１７】次の状態（１０）では、生じているＤＭＡ
転送要求により、制御レジスタ４６に保持されている転
送制御情報に基づいてＤＭＡ転送を行う。状態（１０）
では、１回のＤＭＡ転送でＤＭＡ転送が終了している。
次の状態（１１）では、ＤＭＡ転送終了後のステータス
をＲＡＭ２９の“０００４”Ｈ番地 に書き出してい
る。

【００１８】

【発明が解決しようとする課題】しかるに、従来のＤＭ
Ａ転送方式では、上記のように、現在の転送制御情報に
基づくＤＭＡ転送が終了しないと、後続の転送制御情報
をＤＭＡ制御装置に読み込みことができず、転送制御情
報をＤＭＡ制御装置に読み込む時間が必ず必要となり、
ＤＭＡ転送の時間短縮の妨げとなるという問題点があっ
た。

【００１９】本発明は、上記の点に鑑みてなされたもの
で、現在の転送制御情報に基づくＤＭＡ転送が終了後
の、後続の転送制御情報の読み込み時間の短縮ができる
ＤＭＡ転送方式を提供することを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、複数の転送制御情報を転送制御情報
記憶手段１８の連続する番地に予め記憶しておき、ＤＭ
Ａ制御手段１４が制御用記憶手段１６に上記転送制御情
報を個別に読み込み、ＤＭＡ転送要求が発生したとき、
上記制御用記憶手段１６に読み込んだ転送制御情報に基
づいてＤＭＡ転送を行う。

【００２１】ＤＭＡ制御手段１４に設けられたプリフェ
ッチ手段１７には、上記制御用記憶手段１６に記憶され
ている現在の転送制御情報の後続の転送制御情報が、転
送制御情報記憶手段１８から前もって読み込まれる。現
在の転送制御情報に基づくＤＭＡ転送が終了したとき
に、上記後続の転送制御情報を上記プリフェッチ手段１
７から上記制御用記憶手段１６に取り込む。

【００２２】

【作用】本発明のＤＭＡ制御手段１４は、制御用記憶手
段１６に記憶されている現在の転送制御情報の後続の転
送制御情報を前もってプリフェッチ手段１７に読み込
み、現在の転送制御情報に基づくＤＭＡ転送が終了した
ときに、前もって読み込んだ後続の転送制御情報を制御
用記憶手段１６に取り込む。このため、後続の転送制御
情報の読み込み時間の短縮を可能とする。

【００２３】

【実施例】図２は本発明の第１実施例の構成図を示す。
同図中、図８と同一構成部分には同一符号を付し、適宜
説明を省略する。図２に示すように、ＣＰＵ１１、入力
出力装置１２、転送データ記憶手段１３であるＲＡＭ２
８、転送制御情報記憶手段１８であるＲＡＭ２９、及び
ＤＭＡ制御手段１４であるＤＭＡ制御装置２４が、デー
タバス１、アドレスバス２、コントロールバス３で接続
されている。

【００２４】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図２では、番地“０００
０”Ｈから４バイトずつ連続して記憶されている状態を
示している。

【００２５】ＤＭＡ制御装置２４は、制御用記憶手段１
６である制御レジスタ２６、プリフェッチ手段１７であ
るフェッチ回路２７、及び制御部１５であるＤＭＡ制御
回路２５とからなる。なお、制御レジスタ２６、フェッ
チ回路２７は、共に４バイトの記憶容量を持つ。また、
ＤＭＡ制御回路２５はＤＭＡ転送の制御、制御レジスタ
２６、及びフェッチ回路２７の制御を行う。

【００２６】次に図２のＤＭＡ転送方式のＤＭＡ制御装
置２４の動作について説明する。図３はＤＭＡ制御装置
２４のＤＭＡ制御回路２５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。

【００２７】ステップ１０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定する。次のステップ１０２〜ステップ１０４では、制
御レジスタ２６に転送制御情報の４バイトを読み込む。
ステップ１０２では、フェッチ回路２７に次に読み込む
べき転送制御情報が保持されているかどうかを調べ、転
送制御情報が保持されておらず、フェッチ回路が空の場
合は、ステップ１０３へ進み、転送制御情報が保持され
ている場合は、ステップ１０４へ進む。

【００２８】ステップ１０３では、ＲＡＭ２９のＩ番地
から、次に読み込むべき後続の転送制御情報４バイトを
制御レジスタ２６に読み込む。ステップ１０４では、フ
ェッチ回路２７から、次に読み込むべき転送制御情報４
バイトを制御レジスタ２６に取り込む。

【００２９】このフェッチ回路２７から制御レジスタ２
６への転送制御情報の取り込みに掛かる時間は、ＲＡＭ
２９から制御レジスタ２６に転送制御情報を読み込む時
間に比べて極めて短い。従って、前もってフェッチ回路
２７に次に読み込みべき転送制御情報を保持しておくこ
とで、転送制御情報の制御レジスタ２６への読み込み時
間を短縮することができる。

【００３０】次のステップ１０５〜ステップ１０９で
は、ステップ１０３、又はステップ１０４で制御レジス
タ２６に読み込んだ転送制御情報に基づいて、ＤＭＡ転
送を行い、且つ、ＤＭＡ要求が無いときに、フェッチ回
路２７に、後続の転送制御情報を読み込む。

【００３１】ステップ１０５では、ＣＰＵ１１、又は入
出力装置１２からＤＭＡ転送要求が有るかを調べ、ＤＭ
Ａ転送要求が有るとき、次のステップ１０８に進み、Ｄ
ＭＡ転送要求が無いときは、ステップ１０６へ進む。

【００３２】ステップ１０８では、ＣＰＵ１１、又は入
力出力装置１２からＤＭＡ転送要求を受けて、制御レジ
スタ２６に保持している転送制御情報に基づいて、入出
力装置１２とＲＡＭ２８との間でＤＭＡ転送を実行す
る。

【００３３】次のステップ１０９では、制御レジスタ２
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ１１０へ進み、終了しないとき
は、ステップ１０５へ戻り、ＤＭＡ転送を続ける。

【００３４】ステップ１０５でＤＭＡ転送要求が無いと
きは、ステップ１０６でフェッチ回路２７に転送制御情
報を読み込む空きがあるかどうかを調べる。フェッチ回
路２７に空きが無いときはステップ１０５へ戻り、ＤＭ
Ａ転送要求を待つ。

【００３５】フェッチ回路２７に空きがあるときは、ス
テップ１０７で、ＲＡＭ２９のＩ＋４番地から記憶され
ている後続の転送制御情報をフェッチ回路２７に読み込
む。この際、転送制御情報４バイト全部を必ずしも一度
に読み込まず、ＤＭＡ転送要求の無い時間で読み込める
バイト数の転送制御情報を読み込み、読み込めなかった
分は、次の機会に読み込む。ステップ１０７が終わる
と、ステップ１０５へ戻る。

【００３６】ステップ１１０では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ１１１
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。

【００３７】ステップ１１１の終了後、ステップ１０２
へ戻り、次の転送制御情報に基づくＤＭＡ転送を行う。
ＤＭＡ制御装置２４は、全ての転送制御情報に基づくＤ
ＭＡ転送が終了するまで、このフローチャートに示す動
作を続ける。

【００３８】上記のように、ＤＭＡ転送要求がないと
き、ステップ１０６、ステップ１０７で、前もって後続
の転送制御情報をＲＡＭ２９からフェッチ回路２７に読
み込んでおき、ステップ１０４で、フェッチ回路２７か
ら制御レジスタ２６に、上記後続の転送制御情報を極め
て短時間で取り込むため、転送制御情報を制御レジスタ
２６に読み込む時間を大幅に短縮することができる。

【００３９】図４はＤＭＡ制御装置２４の動作タイミン
グチャートを示す。図４（Ａ）は転送制御情報を制御レ
ジスタ２６に読み込むタイミングを示し、図４（Ｂ）は
転送終了後のステータスをＲＡＭ２９に書き出すタイミ
ングを示す。また、図４（Ｃ）は、フェッチ回路２７に
後続の転送制御情報を読み込む空きが有るかどうかを示
し、図４（Ｄ）は、ＣＰＵ１１、又は入出力装置１２か
らのＤＭＡ転送要求のタイミングを示す。また、図４
（Ｅ）はデータバス１上に現れる有効なデータのタイミ
ングを示している。

【００４０】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図３のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ２６に読み込む次
の状態（２）では、ＤＭＡ転送要求が無いので、ＲＡＭ
２９の“０００４”Ｈ番地からの後続の転送制御情報４
バイトのうちの２バイトを、フェッチ回路２７に読み込
む。次の状態（３）では、ＤＭＡ転送要求により、“０
０００”Ｈ番地からの４バイトの転送制御情報に基づ
き、入出力装置１２とＲＡＭ２８との間の１回目のＤＭ
Ａ転送を行う。

【００４１】次の状態（４）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００４”Ｈ番地からの４バイ
トの転送制御情報のうち、状態（２）で読み込めなかっ
た残りの２バイトを、フェッチ回路２７に読み込む。こ
の読み込みで、フェッチ回路２７には、４バイトの転送
制御情報が記憶されて、空きがなくなる。

【００４２】次の状態（５）では“００００”Ｈ番地か
らの４バイトの転送制御情報に基づく２回目のＤＭＡ転
送、状態（７）では３回目のＤＭＡ転送を行う。また、
状態（６）では、ＤＭＡ転送要求が生じるのを待ってい
る。

【００４３】“００００”Ｈ番地からの転送制御情報４
バイトに基づくＤＭＡ転送は、状態（７）の３回目で終
了し、状態（８）では、転送終了後のステータスをＲＡ
Ｍ２９の“００００”Ｈ番地 に書き出している。

【００４４】次の状態（９）では、状態（２）、及び
（４）でフェッチ回路２７に読み込み保持してある後続
の転送制御情報４バイトを、制御レジスタ２６に取り込
む。ＲＡＭ２９から転送制御情報を制御レジスタ２６に
読み込むのに比べて、フェッチ回路２７から制御レジス
タ２６への転送制御情報の取り込みは、極めて短時間で
行える。

【００４５】次の状態（１０）では、生じているＤＭＡ
転送要求により、制御レジスタ２６に保持されている
“０００４”Ｈ番地からの転送制御情報４バイトに基づ
いてＤＭＡ転送を行う。状態（１０）では、１回のＤＭ
Ａ転送でＤＭＡ転送が終了している。次の状態（１１）
では、ＤＭＡ転送終了後のステータスをＲＡＭ２９の
“０００４”Ｈ番地 に書き出している。

【００４６】上記のように、第１実施例のＤＭＡ転送方
式では、ＤＭＡ転送要求が無いときに、フェッチ回路２
７に前もって後続の転送制御情報を読み込んでおき、現
在の転送制御情報に基づくＤＭＡ転送の終了後に、フェ
ッチ回路２７から制御レジスタ２６に、この前もって読
み込んだ後続の転送制御情報を取り込む。このため、転
送制御情報を制御レジスタ２６に読み込む時間を大幅に
短縮することができる。従って、ＤＭＡ転送の所要時間
を短縮することができる。

【００４７】なお、フェッチ回路２７の記憶容量は、第
１実施例の値に限られず、より大きな記憶容量とするこ
とも可能である。

【００４８】図５は本発明の第２実施例の構成図を示
す。同図中、図２と同一構成部分には同一符号を付し、
適宜説明を省略する。図５に示すように、ＣＰＵ１１、
入力出力装置１２、転送データ記憶手段１３であるＲＡ
Ｍ２８、転送制御情報記憶手段１８であるＲＡＭ２９、
及びＤＭＡ制御手段であるＤＭＡ制御装置３４が、デー
タバス１、アドレスバス２、コントロールバス３で接続
されている。

【００４９】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図５では、番地“０００
０”Ｈから４バイトずつ連続して記憶されている状態を
示している。

【００５０】ＤＭＡ制御装置３４は、制御用記憶手段１
６である制御レジスタ３６、プリフェッチ手段１７を構
成するフェッチ回路３７とＦＩＦＯ（ファーストインフ
ァーストアウト）３８、及び制御部１５であるＤＭＡ制
御回路３５とからなる。なお、制御レジスタ３６、フェ
ッチ回路３７は、共に４バイトの記憶容量を持ち、ＦＩ
ＦＯ３８は８バイトの記憶容量を持つ。また、ＤＭＡ制
御回路３５はＤＭＡ転送の制御、制御レジスタ３６、フ
ェッチ回路３７、及びＦＩＦＯ３８の制御を行う。

【００５１】次に図５のＤＭＡ転送方式のＤＭＡ制御装
置３４の動作について説明する。図６はＤＭＡ制御装置
３４のＤＭＡ制御回路３５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。

【００５２】第２実施例のＤＭＡ制御装置３４では、Ｉ
とＪの２つのアドレスポインタを持っており、Ｉは現在
の転送制御情報の番地を示し、Ｊは次にＦＩＦＯ３８に
読み込むべき転送制御情報の番地を示す。

【００５３】ステップ２０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定し、アドレスポインタＪに後続の転送制御情報の番地
の“０００４”Ｈを設定する。次のステップ２０２〜ス
テップ２０６では、制御レジスタ３６に転送制御情報の
４バイトを読み込む。

【００５４】ステップ２０２では、フェッチ回路３７に
次に読み込むべき後続の転送制御情報が保持されている
かどうかを調べ、転送制御情報が保持されておらず、フ
ェッチ回路が空の場合は、ステップ２０３へ進み、転送
制御情報が保持されている場合は、ステップ２０５へ進
む。

【００５５】ステップ２０３では、ＦＩＦＯ３８に次に
読み込むべき後続の転送制御情報が保持されているかど
うかを調べ、転送制御情報が保持されておらず、ＦＩＦ
Ｏ３８が空の場合は、ステップ２０６へ進み、転送制御
情報が保持されている場合は、ステップ２０４へ進む。

【００５６】フェッチ回路３７、ＦＩＦＯ３８が共に空
のときは、ステップ２０６で、ＲＡＭ２９のＩ番地か
ら、次に読み込むべき後続の転送制御情報４バイトを制
御レジスタ２６に読み込む。

【００５７】フェッチ回路３７に転送制御情報が保持さ
れている場合は、ステップ２０５で、フェッチ回路３７
から次に読み込むべき後続の転送制御情報４バイトを制
御レジスタ３６に取り込む。

【００５８】ＦＩＦＯ３８に後続の転送制御情報が保持
されている場合は、ステップ２０４で、ＦＩＦＯ３８か
ら次に読み込むべき後続の転送制御情報４バイトをフェ
ッチ回路３７に取り込み、その後、ステップ２０５で、
フェッチ回路３７から上記後続の転送制御情報４バイト
を制御レジスタ３６に取り込む。

【００５９】ＦＩＦＯ３８からフェッチ回路３７への転
送制御情報の取り込みに掛かる時間、及び、フェッチ回
路２７から制御レジスタ２６への転送制御情報の取り込
みに掛かる時間は、ＲＡＭ２９から制御レジスタ２６に
転送制御情報を読み込む時間に比べて極めて短い。従っ
て、前もって、ＦＩＦＯ３８、フェッチ回路２７に次に
読み込みべき後続の転送制御情報を保持しておくこと
で、転送制御情報の制御レジスタ３６への読み込み時間
を短縮することができる。

【００６０】次のステップ２０７〜ステップ２１５で
は、ステップ２０６、又はステップ２０５で制御レジス
タ３６に読み込んだ転送制御情報に基づいて、ＤＭＡ転
送を行う。且つ、ＤＭＡ要求が無いときに、ＦＩＦＯ３
８に、後続の転送制御情報を読み込み、フェッチ回路３
７が空のときは、ＦＩＦＯ３８に保持している転送制御
情報をフェッチ回路３７に取り込む。

【００６１】ステップ２０７では、ＣＰＵ１１、又は入
出力装置１２からＤＭＡ転送要求が有るかを調べ、ＤＭ
Ａ転送要求が有るとき、次のステップ２１４に進み、Ｄ
ＭＡ転送要求が無いときは、ステップ２０８へ進む。

【００６２】ステップ２１４では、ＣＰＵ１１、又は入
力出力装置１２からＤＭＡ転送要求を受けて、制御レジ
スタ３６に保持している転送制御情報に基づいて、入出
力装置１２とＲＡＭ２８との間でＤＭＡ転送を実行す
る。

【００６３】次のステップ２１５では、制御レジスタ３
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ２１６へ進み、終了しないとき
は、ステップ２０７へ戻り、ＤＭＡ転送を続ける。

【００６４】ステップ２０７でＤＭＡ転送要求が無いと
きは、ステップ２０８でＦＩＦＯ３８に後続の転送制御
情報を読み込む空きがあるかどうかを調べる。ＦＩＦＯ
３８に空きが無いときはステップ２０７へ戻り、ＤＭＡ
転送要求を待つ。

【００６５】ＦＩＦＯ３８に空きがあるときは、ステッ
プ２０９で、ＲＡＭ２９のＪ番地から記憶されている、
次にＦＩＦＯ３８に読み込むべき後続の転送制御情報を
ＦＩＦＯ３８に読み込む。この際、転送制御情報４バイ
ト全部を必ずしも一度に読み込まず、ＤＭＡ転送要求の
無い時間で読み込めるバイト数の転送制御情報を読み込
み、読み込めなかった分は、次の機会に読み込む。ステ
ップ２０９が終わると、ステップ２１０へ進む。

【００６６】ステップ２１０では、Ｊ番地からの転送制
御情報４バイトを全て読み込めたかどうかを判断し、全
て読み込めたときは、ステップ２１１で、アドレスポイ
ンタＪが次に読み込むべき番地を示すようにアドレスポ
インタＪを４進めた後、ステップ２１２へ進み、４バイ
ト読み込めていないときは、ステップ２１２へ進む。

【００６７】ステップ２１２では、フェッチ回路３７
に、次に制御レジスタ３６に読み込むべき後続の転送制
御情報が保持されているかどうかを調べ、転送制御情報
が保持されている場合は、ステップ２０７へ戻り、転送
制御情報が保持されておらず、フェッチ回路が空の場合
は、ステップ２１３へ進む。

【００６８】ステップ２１３では、ＦＩＦＯ３８に、４
バイトで１組の転送制御情報が１組以上保持されている
ときは、ＦＩＦＯ３８からフェッチ回路３７に後続の転
送制御情報４バイトを取り込む。ステップ２１３が終わ
ると、ステップ２０７へ戻る。

【００６９】ステップ２１６では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ２１７
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。

【００７０】ステップ２１８では、次に制御レジスタ３
６に読み込むべき転送制御情報の番地を示すアドレスポ
インタのＩと、次にＦＩＦＯ３８に読み込む転送制御情
報の番地を示すべきアドレスポインタＪを比較する。

【００７１】アドレスポインタＪの値がアドレスポイン
タＩの値より大きいときは、Ｊは正しい番地を示してい
るので、そのままステップ２０２へ戻り、アドレスポイ
ンタＪの値がアドレスポインタＩの値以下のときは、ス
テップ２１９で、アドレスポインタＪの値をＩ＋４とし
て正しい番地を示すようにした後、ステップ２０２へ戻
る。

【００７２】ステップ２１８、又は２１９の終了後、ス
テップ２０２へ戻り、後続の転送制御情報に基づくＤＭ
Ａ転送を行う。ＤＭＡ制御装置３４は、全ての転送制御
情報に基づくＤＭＡ転送が終了するまで、このフローチ
ャートに示す動作を続ける。

【００７３】上記のように、ＤＭＡ転送要求がないとき
に、制御レジスタ３６に記憶されている現在の転送制御
情報の後続の転送制御情報を、前もってステップ２０９
で、ＲＡＭ２９からＦＩＦＯ３８に読み込んでおく。

【００７４】この後、ステップ２１３、又はステップ２
０４で、ＦＩＦＯ３８に読み込んだ転送制御情報をフェ
ッチ回路３７に取り込む。そしてこの後、ステップ２０
５で、フェッチ回路３７から制御レジスタ３６に、上記
後続の転送制御情報を極めて短時間で取り込むため、転
送制御情報を制御レジスタ３６に読み込む時間を大幅に
短縮することができる。

【００７５】図７はＤＭＡ制御装置３４の動作タイミン
グチャートを示す。図７（Ａ）は転送制御情報を制御レ
ジスタ３６に読み込むタイミングを示し、図７（Ｂ）は
転送終了後のステータスをＲＡＭ２９に書き出すタイミ
ングを示す。また、図７（Ｃ）は、フェッチ回路３７が
空で空いており、後続の転送制御情報をＦＩＦＯ３８か
ら取り込めるかどうかを示し、図７（Ｄ）は、ＦＩＦＯ
３８に、後続の転送制御情報をＲＡＭ２９より読み込
む、空きの領域が有るかどうかを示している。また、図
７（Ｅ）は、ＣＰＵ１１、又は入出力装置１２からのＤ
ＭＡ転送要求のタイミングを示し、図７（Ｆ）はデータ
バス１上に現れる有効なデータのタイミングを示してい
る。

【００７６】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図６のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ３６に読み込む 次の状態（２）では、ＤＭＡ転送要求が無いので、ＲＡ
Ｍ２９の“０００４”Ｈ番地からの後続の転送制御情報
４バイトを、ＦＩＦＯ３８に読み込み、この後、すぐ
に、ＦＩＦＯ３８に読み込んだ転送制御情報をフェッチ
回路３７に取り込む。ＦＩＦＯ３８からフェッチ回路３
７に、この転送制御情報を取り込んだ時点で、フェッチ
回路３７は空き無しとなる。

【００７７】次の状態（３）では、ＤＭＡ転送要求によ
り、制御レジスタ３６に記憶された“００００”Ｈ番地
からの４バイトの転送制御情報に基づき、入出力装置１
２とＲＡＭ２８との間の１回目のＤＭＡ転送を行う。次
の状態（４）では、ＤＭＡ転送要求が無いので、ＲＡＭ
２９の“０００８”Ｈ番地からの４バイトの転送制御情
報のうち、２バイトを、ＦＩＦＯ３８に読み込む。

【００７８】次の状態（５）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく２回目のＤＭＡ
転送を行う。次の状態（６）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００８”Ｈ番地からの４バイ
トの転送制御情報のうち、状態（４）で読み込めなかっ
た残りの２バイトを、ＦＩＦＯ３８に読み込む。

【００７９】次の状態（７）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく３回目のＤＭＡ
転送を行う。次の状態（８）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００Ｃ”Ｈ番地からの４バイ
トの転送制御情報のうち、２バイトを、ＦＩＦＯ３８に
読み込む。

【００８０】次の状態（９）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく４回目のＤＭＡ
転送を行う。次の状態（１０）では、ＤＭＡ転送要求が
無いので、ＲＡＭ２９の“０００Ｃ”Ｈ番地からの４バ
イトの転送制御情報のうち、状態（８）で読み込めなか
った残りの２バイトを、ＦＩＦＯ３８に読み込む。この
読み込み終了時点で、ＦＩＦＯには後続２組の転送制御
情報８バイトが記憶されて、ＦＩＦＯ３８には、空きの
領域がなくなる。

【００８１】次の状態（１１）では、“００００”Ｈ番
地からの４バイトの転送制御情報に基づく５回目のＤＭ
Ａ転送を行う。“００００”Ｈ番地からの転送制御情報
４バイトに基づくＤＭＡ転送は、状態（１１）の５回目
で終了し、状態（１２）では、転送終了後のステータス
をＲＡＭ２９の“００００”Ｈ番地 に書き出してい
る。

【００８２】次の状態（１３）では、状態（２）でフェ
ッチ回路３７に取り込み保持してある後続の転送制御情
報４バイトを、制御レジスタ３６に取り込む。ＲＡＭ２
９から転送制御情報を制御レジスタ３６に読み込むのに
比べて、フェッチ回路３７から制御レジスタ３６への転
送制御情報の取り込みは、極めて短時間で行える。

【００８３】次の状態（１４）では、ＤＭＡ転送要求が
生じるのを待っている。次の状態（１５）では、生じた
ＤＭＡ転送要求により、制御レジスタ３６に保持されて
いる転送制御情報（“０００４”Ｈ番地からの転送制御
情報４バイト）に基づいてＤＭＡ転送を行う。状態（１
５）では、１回のＤＭＡ転送でＤＭＡ転送が終了してい
る。次の状態（１６）では、ＤＭＡ転送終了後のステー
タスをＲＡＭ２９の“０００４”Ｈ番地 に書き出して
いる。

【００８４】次の状態（１７）では、ＦＩＦＯ３８に保
持してある後続の転送制御情報（“０００８”Ｈ番地か
らの転送制御情報４バイト）をフェッチ回路３７に取り
込み、その直後にフェッチ回路３７の転送制御情報を制
御レジスタ３６に取り込む。従って、次に制御レジスタ
３６に読み込むべき、“０００８”Ｈ番地からの転送制
御情報４バイトが、極めて短時間に制御レジスタ３６に
読み込める。

【００８５】上記のように、第２実施例のＤＭＡ転送方
式では、ＤＭＡ転送要求が無いときに、現在制御レジス
タ３６に記憶されている転送制御情報の後続の転送制御
情報を、ＦＩＦＯ３８に前もって読み込んでおき、その
後、ＦＩＦＯ３８に読み込んだ転送制御情報をフェッチ
回路３７に取り込む。

【００８６】その後、現在の転送制御情報に基づくＤＭ
Ａ転送の終了後に、フェッチ回路３７から制御レジスタ
３６に、この前もって読み込んだ転送制御情報を極めて
短時間で取り込む。このため、転送制御情報を制御レジ
スタ３６に読み込む時間を大幅に短縮することができ
る。従って、ＤＭＡ転送の所要時間を短縮することがで
きる。

【００８７】なお、フェッチ回路３７、ＦＩＦＯ３８の
記憶容量は、第２実施例での記憶容量に限られず、より
大きな記憶容量とすることも可能である。

【００８８】

【発明の効果】上述の如く、本発明によれば、ＤＭＡ制
御手段は、制御用記憶手段に記憶されている現在の転送
制御情報の後続の転送制御情報を前もってプリフェッチ
手段に読み込み、現在の転送制御情報に基づくＤＭＡ転
送が終了したときに、前もって読み込んだ後続の転送制
御情報を制御用記憶手段に取り込むため、現在の転送制
御情報に基づくＤＭＡ転送が終了後の、後続の転送制御
情報の読み込み時間の短縮ができる等の特長を有する。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１実施例の構成図である。

【図３】第１実施例のＤＭＡ制御装置の動作フローチャ
ートである。

【図４】第１実施例のＤＭＡ制御装置のタイミングチャ
ートである。

【図５】本発明の第２実施例の構成図である。

【図６】第２実施例のＤＭＡ制御装置の動作フローチャ
ートである。

【図７】第２実施例のＤＭＡ制御装置のタイミングチャ
ートである。

【図８】従来のＤＭＡ転送方式の構成図である。

【図９】従来のＤＭＡ制御装置の動作フローチャートで
ある。

【図１０】従来のＤＭＡ制御装置のタイミングチャート
である。

【符号の説明】

１ データバス ２ アドレスバス ３ コントロールバス １１ 中央処理装置（ＣＰＵ） １２ 入出力装置 １３ 転送データ記憶手段 １４ ＤＭＡ制御手段 １５ 制御部 １６ 制御用記憶手段 １７ プリフェッチ手段 １８ 転送制御情報記憶手段 ２４ ＤＭＡ制御装置 ２５ ＤＭＡ制御回路 ２６ 制御レジスタ ２７ フェッチ回路 ２８ ＲＡＭ ２９ ＲＡＭ ３４ ＤＭＡ制御装置 ３５ ＤＭＡ制御回路 ３６ 制御レジスタ ３７ フェッチ回路 ３８ ＦＩＦＯ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の転送制御情報を転送制御情報記憶
   手段（１８）の連続する番地に予め記憶しておき、ＤＭ
   Ａ制御手段（１４）が制御用記憶手段（１６）に上記転
   送制御情報を個別に読み込み、ＤＭＡ転送要求が発生し
   たとき、上記制御用記憶手段（１６）に読み込んだ転送
   制御情報に基づいてＤＭＡ転送を行うＤＭＡ転送方式に
   おいて、 ＤＭＡ制御手段（１４）は、上記制御用記憶手段（１
   ６）に記憶されている現在の転送制御情報の後続の転送
   制御情報が転送制御情報記憶手段（１８）から前もって
   読み込まれるプリフェッチ手段（１７）を有し、 現在の転送制御情報に基づくＤＭＡ転送が終了したとき
   に、上記後続の転送制御情報を上記プリフェッチ手段
   （１７）から上記制御用記憶手段（１６）に取り込む構
   成としたことを特徴とするＤＭＡ転送方式。
2. 【請求項２】 前記プリフェッチ手段（１７）は、複数
   の転送制御情報を記憶することを特長とする請求項１記
   載のＤＭＡ転送方式。
3. 【請求項３】 前記ＤＭＡ制御手段（１４）は、ＤＭＡ
   転送要求が発生しないときに、前記後続の転送制御情報
   を転送制御情報記憶手段（１８）から前もってプリフェ
   ッチ手段（１７）に読み込むことを特徴とする請求項１
   記載のＤＭＡ転送方式。